KR19980048596A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자 분리막, 게이트 전극 및 소오스/드레인 접합 영역이 형성된 반도체 기판을 제공하는 단계; 전체 상부에 제 1 절연막을 형성하는 단계; 드레인 영역이 노출되도록 비트 라인 콘택을 형성하는 단계; 비트 라인 콘택의 양측 내벽에 제 1 스페이서를 형성하는 단계; 제 1 절연막 상에 비트 라인 콘택을 통해 드레인 영역과 콘택되는 비트 라인을 형성하는 단계; 전체 상부에 제 2 절연막을 형성하는 단계; 소오스 영역이 노출되도록 저장 전극용 콘택을 형성하는 단계; 저장 전극용 콘택의 양측 내벽에 제 2 스페이서를 형성하는 단계; 제 2 절연막 상에 저장 전극용 콘택을 통하여 소오스 영역과 콘택되는 저장 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서, 상기 제 1 및 제 2 스페이서는 산화막 및 질화막을 순차적으로 증착한 후에 블랭킷 식각하여 형성하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 초고집적 반도체 소자에서 워드 라인, 비트 라인 및 저장 전극 사이를 효과적으로 분리하는 반도체 소자의 제조 방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 제조 방법을 도 1A 내지 도 1C를 참조하여 설명하면 다음과 같다.
도 1A를 참조하면, 소자 분리막이 형성된 반도체 기판(1) 상에 제 1 폴리실리콘막을 증착 및 패터닝하여 게이트 전극(2), 즉, 워드 라인을 형성한 후, 게이트 전극(2)의 양측에 저농도 불순물을 이온 주입하고, 공지의 방법으로 게이트 전극(2)의 측벽에 게이트 스페이서(3)를 형성한다. 이어서 게이트 전극(2)의 양측 기판(1) 영역에 고농도 불순물을 이온 주입하여 저도핑 드레인(light doped drain) 구조를 갖는 소오스/드레인 접합 영역을 형성한다. 그리고 나서, 전체 상부에 제 1 절연막(4)을 소정 두께로 증착하고, 드레인 영역이 노출되도록 비트 라인 콘택을 형성한 후, 전체 상부에 소정 두께의 제 1 산화막(5)을 증착한다.
도 1B 를 참조하면, 제 1 산화막(5)을 블랭킷 식각(Blanket etch)하여 비트 라인 콘택의 양측 내벽에 제 1 스페이서(5')을 형성한 후, 전체 상부에 제 2 폴리실리콘막을 증착 및 패터닝하여 비트 라인 콘택을 통해 드레인 영역과 콘택되는 비트 라인(6)을 형성한다.
도 1C 를 참조하면, 전체 상부에 제 2 절연막(7)을 증착하고, 소오스 영역이 노출되도록 마스크 및 식각 공정을 실시하여 저장 전극영 콘택을 형성한다. 이어서, 제 1 스페이서(5')의 형성 방법과 동일한 방법으로 저장 전극용 콘택의 양측 내벽에 제 2 스페이서(8)를 형성한다. 그리고 나서, 전체 상부에 제 3 폴리실리콘막을 증착 및 패터닝하여 저장 전극(9)을 형성한다.
그러나, 상기와 같은 종래 기술은, 반도체 소자의 집적도가 증가함에 따라, 게이트와 비트 라인 사이 및 게이트와 저장 전극 사이에 누설 전류가 발생되는 문제점이 있었다.
따라서, 상기와 같이 누설 전류가 발생되는 문제점을 해결하기 위하여 본 발명은 산화막 스페이서 대신에 산화막과 질화막으로 이루어진 스페이서를 형성함으로써, 절연 효과를 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
도 1A 내지 도 1C는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도 2A 내지 도 2D는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
*도면의 주요부분에 대한 부호의 설명*
11:반도체 기판12:게이트 전극
13:게이트 스페이서14:제 1 절연막
15:제 1 산화막16:제 1 질화막
17:비트 라인 콘택 스페이서18:비트 라인
19:제 2 절연막20:제 2 산화막
21:제 2 질화막22:저장 전극용 콘택 스페이서
23:저장 전극
상기와 같은 목적은, 소자 분리막, 게이트 전극 및 소오스/드레인 접합 영역이 형성된 반도체 기판을 제공하는 단계; 전체 상부에 제 1 절연막을 형성하는 단계; 드레인 영역이 노출되도록 비트 라인 콘택을 형성하는 단계; 비트 라인 콘택의 양측 내벽에 비트 라인 콘택 스페이서를 형성하는 단계; 제 1 절연막 상에 비트 라인 콘택을 통해 드레인 영역과 콘택되는 비트 라인을 형성하는 단계; 전체 상부에 제 2 절연막을 형성하는 단계; 소오스 영역이 노출되도록 저장 전극용 콘택을 형성하는 단계; 저장 전극용 콘택의 양측 내벽에 저장 전극용 콘택 스페이서를 형성하는 단계; 제 2 절연막 상에 저장 전극용 콘택을 통해 소오스 영역과 콘택되는 저장 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서, 상기 비트 라인 콘택 스페이서 및 저장 전극용 콘택 스페이서는 산화막 및 질화막을 순차적으로 증착한 후에 블랭킷 식각하여 형성하는 것을 특징으로 하는 본 발명에 따른 반도체 소자의 제조 방법에 의하여 달성된다.
본 발명에 따르면, 게이트와 비트 라인 사이 및 게이트와 저장 전극 사이에 산화막과 질화막으로 이루어진 스페이서를 형성함으로써, 절연 효과를 향상시킬 수 있다.
[실시예]
이하, 도 2A 내지 도 2D 를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2A 를 참조하면, 소자 분리막이 형성된 반도체 기판(11) 상에 제 1 폴리실리콘막을 증착 및 패터닝하여 게이트 전극(12)을 형성한다. 이어서, 게이트 전극(12)의 양측에 저농도 불순물을 이온 주입하고, 공지의 방법으로 게이트 전극(12)의 양측벽에 게이트 스페이서(13)를 형성한 상태에서, 게이트 전극(12)의 양측 기판(11) 영역에 고농도 불순물 영역을 주입하여 저도핑 드레인 구조를 갖는 소오스/드레인 접합 영역을 형성한다. 그리고 나서, 전체 상부에 제 1 절연막(14)을 증착하고, 드레인 영역이 노출되도록 마스크 및 식각 공정으로 비트 라인 콘택을 형성한 후, 전체 상부에 제 1 산화막(15) 및 제 1 질화막(16)을 순차적으로 형성한다.
도 2B 를 참조하면, 제 1 산화막(15) 및 제 1 질화막(16)을 블랭킷 식각하여 비트 라인 콘택의 양측 내벽에 제 1 산화막(15) 및 제 1 질화막(16)으로 이루어진 비트 라인 콘택 스페이서(17)를 형성한다. 그리고 나서, 전체 상부에 제 2 폴리실리콘막을 증착 및 패터닝하여 비트 라인 콘택을 통해 드레인 영역과 콘택되는 비트 라인(18)을 제 1 절연막(14) 상에 형성한다. 이때, 비트 라인 콘택 스페이서(17)는 산화막 및 질화막으로 구성되어 있기 때문에 게이트 전극(12)과 비트 라인(18) 사이의 절연 효과가 향상된다.
도 2C 를 참조하면, 전체 상부에 소정 두께의 제 2 절연막(19)을 형성하고, 마스크 및 식각 공정으로 실시하여 소오스 영역이 노출되도록 저장 전극용 콘택을 형성한 상태에서, 전체 상부에 제 2 산화막(20) 및 제 2 질화막(21)을 순차적으로 형성한다.
도 2D 를 참조하면, 제 2 산화막(20) 및 제 2 질화막(21)을 블랭킷 식각하여 저장 전극용 콘택의 양측 내벽에 저장 전극용 콘택 스페이서(22)를 형성하고, 전체 상부에 제 3 폴리실리콘막의 증착 및 식각 공정을 실시하여 저장 전극용 콘택을 통해 소오스 영역과 콘택되는 전장 전극(23)을 제 2 절연막(19) 상에 형성한다.
이상에서와 같이, 본 발명의 반도체 소자의 제조 방법은 게이트 전극과 비트 라인 사이 및 게이트 전극과 저장 전극 사이에 산화막과 질화막으로 이루어진 스페이서를 형성함으로써, 절연 효과를 향상시켜 폴리2 및 폴리3 콘택 형성시 공정 마진을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (1)
- 소자 분리막, 게이트 전극 및 소오스/드레인 접합 영역이 형성된 반도체 기판을 제공하는 단계; 전체 상부에 제 1 절연막을 형성하는 단계; 드레인 영역이 노출되도록 비트 라인 콘택을 형성하는 단계; 상기 비트 라인 콘택의 양측 내벽에 비트 라인 콘택 스페이서를 형성하는 단계; 상기 제 1 절연막 상에 비트 라인 콘택을 통해 드레인 영역과 콘택되는 비트 라인을 형성하는 단계; 전체 상부에 제 2 절연막을 형성하는 단계; 소오스 영역이 노출되도록 저장 전극용 콘택을 형성하는 단계; 저장 전극용 콘택의 양측 내벽에 저장 전극용 콘택 스페이서를 형성하는 단계; 및 제 2 절연막 상에 저장 전극용 콘택을 통하여 소오스 영역과 콘택되는 저장 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서,상기 비트 라인 콘택 스페이서 및 저장 전극용 콘택 스페이서는 산화막 및 질화막을 순차적으로 증착한 후에 블랭킷 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960067199A KR19980048596A (ko) | 1996-12-18 | 1996-12-18 | 반도체 소자의 제조 방법 |
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| KR (1) | KR19980048596A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113629145A (zh) * | 2020-05-09 | 2021-11-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
1996
- 1996-12-18 KR KR1019960067199A patent/KR19980048596A/ko not_active Application Discontinuation
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