KR930009476B1 - 반도체장치의 자기정렬 콘택 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도 내지 제 9 도는 본 발명의 자기정렬 콘택에 의해 반도체 장치에 콘택을 형성하는 공정단계를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드산화막
3 : 게이트 산화막 3') : 실리콘 산화막
4 : 게이트전극 4': 도전층
5 : 제 1 절연막 6 : 감광막
7 : 산화막 스페이서 7': 산화막
8 : 실리콘 질화막 9 : 제 2 절연막
10 : 감광막 11 : 캐패시터 전극
11': 도전층 12 : 감광막
14 : LDD(Lightly Doped Drain) 영역 15 : N+ 영역
본 발명은 고집적 반도체 장치의 자기정렬 콘택(Self-Aligned Contact) 제조방법에 관한 것으로, 특히 소정의 전극용 도전층을 다른 소오스 및 드레인 도전층에 자기정렬 콘택시키는 공정과정에서 도전층 주변에 절연막을 적정두께를 유지하기 위해 그 상부에 실리콘 질화막을 형성하여 습식식각 배리어층으로 사용함으로써 실리콘기판을 보호하는 반도체 장치의 자기정렬 콘택 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따른 설계룰(Design Rule) 및 단위 셀(Cell) 면적의 축소는 제조공정상의 여유치를 감소시키게 한다. 특히 한정된 면적에 셀(Cell)을 고밀도로 집적할 때 최소의 면적으로 이용할 필요성이 있다.
고집적 반도체 제조공정중 설계룰이 Sub-㎛급 이상인 소자에 대한 공정에서 콘택식각 방법은 도전층 배선과 콘택에 의해 형성되는 다른 도전층 배선 사이에 층간 단락방지를 위하여 설계여유도(Margin)를 두고 있으나, Sub-㎛급 이하로 내려감에 따라 도전층 배선 예를들어 게이트전극과 콘택간의 간격(Spacing)을 설계여유도가 없이 공정하는 자기정렬 콘택의 도입이 필수적으로 요구된다.
그러나, 자기정렬 콘택 식각공정인 제 2 도전층 콘택식각시 제 1 도전층과 제 2 도전층 사이의 절연막 두께의 불균일로 인하여 절연막의 과다식각에 따른 누설전류의 증가 및 도전층간의 단락현상이 일어날 가능성이 있어 상기의 누설전류 증가 및 단락의 방지를 위하여 적당한 두께의 절연막의 유지가 필요하게 된다. 또한 적당한 두께의 절연막을 유지하는데 기인하는 심한 기복의 구조는 후속 공정, 특히, 절연막 증착, 식각 및 노광 공정의 어려움을 가중시키게 된다.
따라서 본 발명은 상기한 문제점을 해결하는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은 상기 제 1 도전층 상부에 소정의 얇은 절연막층을 형성하고 LDD(Lightly Doped Drain) 공정을 위한 게이트전극 측벽의 스페이서 산화막(Sidewall Spacer Oxide)과 확산층 형성공정 후 얇은 실리콘 질화막을 증착하여 습식식각시 식각배리어층으로 사용하고 상기의 실리콘 질화막 상부에 제 2 절연막(예를들어 실리콘 산화막)을 소정의 두께로 증착한 후, 자기정렬 콘택마스크를 형성하여 건식식각으로 제 2 절연막을 2/3정도 부분식각하고, 습식식각으로 나머지 1/3의 제 2 절연막을 식각하는데, 상기 실리콘 질화막을 식각배리어층으로 사용하고, 그후에 상기의 실리콘 질화막과 그 하층의 얇은 제 1 절연막은 건식식각으로 제거하여 콘택홀을 형성한다.
본 발명에 의하면 하층의 도전층 배선(예를들어 게이트전극) 상부에 소정의 절연막을 유지시켜 자기정렬 콘택에 형성되는 상층 도전층(예를들어 캐패시터 전극 ) 배선과의 단락을 방지할 수 있으며 게이트전극부의 단차를 최소화시켜 단차에 따른 후속 공정의 어려움을 배제시킬 수 있다.
이하 본 발명을 첨부된 제 1 도 내지 제 9 도의 도면을 참고하여 상세히 설명하기로 한다.
제 1 도는 공지의 기술로 실리콘 기판(1)에 필드산화막(2) 및 게이트 산화막(3)을 형성한 후 게이트전극용 도전층(4')(예를들어 폴리실리콘 또는 폴리사이드 박막)과, 제 1 절연막(5)를 순차적으로 증착한 후 게이트 전극 배선 형성을 위하여 감광막 마스크(6)를 형성한 상태의 단면도이다.
제 2 도의 공지의 기술로 상기의 제 1 절연막(5) 및 게이트전극용 도전층(4')을 순차적으로 건식식각하여 게이트전극(4)를 형성하고 실리콘 기판(1) 내측으로 N-불순물을 주입하여 LDD(Lightly Doped Drain)(14)를 형성한 다음, 게이트전극(4) 및 제 1 절연막(5)의 측벽부에 산화막을 형성하기 위하여 전체적으로 산화막(7')을 소정 두께 중착한 상태의 단면도이다.
제 3 도는 상기의 산화막(7')를 건식식각하여 게이트전극(4)의 측벽에 산화막 스페이서(7)를 형성하고(이때 노출되는 게이트 산화막(3)도 식각된다) N+ 불순물을 이온주입할 때 실리콘 기판(1)의 노출된 부분이 손상되는 것을 막기 위하여 실리콘 산화막(3')을 다시 형성하는데 두께는 약 100~200Å 정도로 성장시킨다. 그후 공정으로 LDD 영역(14) 내측으로 N+ 불순물을 주입시켜서 소오스 및 드레인용 N+ 영역(15)을 형성하고 전체적으로 얇은 실리콘 질화막(8)을 증착 형성시킨다. 이때 실리콘 질화막(8)은 후속 공정으로 나중에 형성되는 제 2 절연막을 습식식각할 때 식각배리어층으로 사용되어지며 본 발명에서 중요한 공정단계 중의 하나이다.
제 4 도는 상기 공정 이후에 콘택영역을 제외한 부분에서 콘택영역과 접속되는 도전층과의 단락을 안정적으로 방지하여 그 도전층의 패턴형성시 하층에 손상을 주지 않게 할 정도의 소정 두께의 제 2 절연막(9)(예를들어 실리콘 산화막)를 형성한 다음, 감광막(10)을 도포한 후 콘택영역(20)의 감광막(10)을 제거하여 콘택마스크(10A)를 형성한 상태의 단면도이다. 여기서 주지할 것은 상기 콘택마스크(10A)의 내측 가장자리가 게이트전극 상부에 배열되도록 하여 게이트전극간에 콘택마스크를 배열할 때와 같이 잘못배열 유효거리(Misalignment tolerance)와 절연두께 등을 고려하지 않아도 되므로 게이트전극간의 간격을 좁힐 수 있다.
제 5 도는 콘택영역(20)을 구성하기 위하여 감광막(10)의 도포와 제거로 콘택마스크(10A)를 형성시킨 후 노출된 영역의 제 2 절연막(9)을 소정 두께[예를들어 제 2 절연막(9)의 2/3 두께]를 건식식각으로 제거한 공정 단계로 본 발명인 자기정렬 콘택 형성의 제 1 단계 공정인 부분 건식식각 공정의 단면도이다. 상기와 같은 건식식각은 임계 치수(Critiacl Dimension)를 유지하는 목적도 포함한다.
제 6 도는 본 발명인 자기정렬 콘택 형성의 제 2 단계 공정인 습식식각 단계로 부분 건식식각 후 콘택영역(20A)에 남아 있는 제 2 절연막(9)의 나머지[예를들어 제 2 절연막(9)의 1/3 두께]를 BOE(Buffered Oxide Etchant) 또는 HF 용액에서 습식식각으로 모두 등방성 식각한 상태를 보여준다. 상기의 등방성 식각은 후속 공정시 형성되는 단차를 완화시키는 역할을 하게 된다. 본 공정 단계에서 실리콘 질화막(8)은 BOE 및 HF 용액에서 습식식각 속도가 일반적인 제 2 절연막(9)에 비해 매우 느린 특성을 갖고 있어 본 습식식각 공정때 식각배리어층으로 이용된다. 따라서 게이트전극(4) 상부의 제 1 절연막(5)은 실리콘 질화막(8)에 의하여 상기 습식식각시 보호되어진다.
제 7 도는 상기에서 콘택영역(20A)의 제 2 절연막(9)이 부분 건식식각과 습식식각을 통하여 제거된 후 노출된 실리콘 질화막(8)과 그 하부의 실리콘 산화막(3')을 식각하는 단계로 실리콘 질화막(8)과 실리콘 산화막(3')을 같은 식각속도를 갖게 하는 건식식각 조건에서 식각을 하여 완전히 제거함으로써 콘택영역(20A)을 개구시켜 콘택홀(21)을 형성하는 공정의 단면도이다. 이때 실리콘 질화막(8)과 실리콘 산화막(3')의 식각비를 1 : 1로 한다.
상기의 제 5 도 내지 제 7 도는 콘택홀(21)을 형성하기 위해 건식-습식-건식식각 방법에 의한 자기정렬 콘택 형성공정을 순서적으로 보여주는 것으로 본 발명의 중요한 공정단계중의 하나이다.
제 8 도는 상기의 제 7 도에서 콘택마스크(10A)를 게거한 후 캐패시터 전극용 도전층(11')을 증착 형성하고 도전층(11')을 패턴하기 위한 감광막 마스크(12)을 형성시킨 상태의 단면도이다. 제 9 도는 상기의 캐패시터 전극용 도전층(11')을 건식식각하여 캐패시터 전극(11)을 형성하고 감광막 마스크(12)를 제거한 상태의 단면도로서 이후에 예정된 공정단계로 소정의 소자를 제조한다.
상기한 바와 같이, 본 발명은 상기의 공정단계 및 구조를 통하여 하층 도전층 배선(예를들어 게이트전극)의 상부에 적당한 두께의 절연막을 유지시켜 콘택영역에 형성되는 상층도전층과 하층도전층간의 단락을 방지하며, 게이트전극 상부의 단차를 완하시켜 단차에 따른 후속 공정의 어려움을 완화시키는 공정상의 장점을 갖고 잇다. 또한 본 발명은 콘택홀을 형성하는 식각단계에서 실리콘 질화막과 그 하부의 실리콘 산화막의 두께가 상당히 얇아서 건식식각시 식각 깊이 조절이 매우 용이한 장점도 갖고 있다.
Claims (5)
- 실리콘 기판(1) 상부에 필드 산화막(2)과 게이트 산화막(3)을 형성한 후 게이트전극용 도전층(4')과 제 1 절연막(5)을 순차적으로 형성하는 단계와, 마스크 패턴 공정으로 게이트전극(4)을 형성하고 노출된 실리콘 기판(1) 상부에 실리콘 산화막(31) 얇게 형성하고 이온주입 공정으로 실리콘 기판(1) 내측으로 LDD영역(14)을 형성하는 단계와, 산화막(7')을 전체적으로 증착하고 건식식각으로 게이트전극(4) 측벽에 산화막 스페이서(7)를 형성한 다음 상기 산화막 스페이서(7) 형성시 노출된 실리콘 기판(1) 표면에 실리콘 산화막(3')을 형성한 단계와, 상기 실리콘 산화막(3') 하부의 LDD영역(14)과 그 하부의 실리콘 기판(1)으로 소오스 및 드레인용 확산영역을 형성하는 단계와, 상기 게이트전극과는 절연되고 게이트전극간의 소오스 및 드레인용 확산영역에 소정의 도전층을 접속하는 반도체 장치의 콘택 제조 방법에 있어서, 상기 소오스 및 드레인용 확산영역을 형성하는 단계후에 게이트전극 및 확산영역 상부의 실리콘 산화막(3') 상부에 실리콘 질화막(8)을 형성한 다음, 실리콘 질화막(8) 상부에 제 2 절연막(9)을 형성하는 단계와, 상기 제 2 절연막(9) 상부에 감광막(10)을 도포한 다음, 콘택영역(20)의 감광막(10)을 제거하여 콘택마스크(10A)를 형성하는 단계와, 상기 콘택마스크(10A) 하부의 노출된 제 2 절연막(9)을 소정 두께 건식식각으로 제거한 다음 남아있는 콘택영역의 제 2 절연막(9)을 습식식각으로 완전히 제거하여 실리콘 질화막(8)을 노출시키는 단계와, 상기 습식식각으로 노출된 실리콘 질화막(8)과 그 하부의 실리콘 산화막(3')을 건식식각하여 콘택홀(21)을 형성하는 단계와, 상기 콘택마스크(10A)를 제거한 후 전체적으로 도전층(11')을 증착하고 패턴공정으로 소정 부분 제거하여 소정의 전극을 형성하는 단계로 이루어져 상기 도전층(11')을 게이트전극(4)과는 절연시키되, 콘택홀(21)의 확산영역에 접속되어 자기정렬된 콘택을 형성하는 반도체 장치의 자기정렬 콘택 제조방법.
- 제 1 항에 있어서, 상기 콘택마스크(10A) 하부의 노출된 제 2 절연막(9)을 소정 두께 건식식각한 다음, 남아있는 제 2 절연막(9)을 습식식각으로 완전히 제거하여 실리콘 질화막(8)을 노출시키는 단계에서, 상기 콘택마스크(10A) 하부의 노출된 제 2 절연막(9)을 건식식각은 생략하고 습식식각으로 제거하여 실리콘 질화막(8)을 노출시키는 단계를 이루어지는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 제조방법.
- 제 1 항 또는 2 항에 있어서, 상기 제 2 절연막(9)을 습식식각으로 완전히 제거하여 실리콘 질화막(8)을 노출시키는 단계에서 습식식각은 BOE(Buffered Oxide Etchant) 또는 HF 용액에서 식각하는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 제조방법.
- 제 1 항에 있어서, 상기 실리콘 질화막(8) 상부에 제 2 절연막(9)을 형성하는 단계에서 제 2 절연막(9)은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 제조방법.
- 제 1 항에 있어서, 상기 콘택마스크(10A)를 제거한 후 전체적으로 도전층(11')을 증착하고 패턴공정으로 소정부분 제거하여 소정의 전극을 형성하는 단계에서, 상기 소정의 전극은 적층캐패시터 구조의 전하보존전극으로 형성하는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 제조방법.
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