KR100251983B1 - 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조공정중 캐패시터 형성방법에 관한 것으로, 특히 자기정렬된 포켓 이온주입에 의한 게이트전극 형성 후 남게 되는 잔류 스페이서를 유효 캐패시터로 사용하는 캐패시터 제조방법에 관한 것으로써 게이트전극을 형성하기 위한 감광막 패턴을 이용하여 저온공정에 의한 산화막스페이서를 형성하고 감광막을 차단막으로 하여 리액티브이온에칭(Reactive Ion Etching) 방법으로 자기 정렬된 게이트전극 측벽홀을 간단히 형성할 수 있고, 또한 이때 잔류하는 산화막스페이서를 캐패시터로 이용할 수 있게 하여 캐패시턴스를 증대시킨 것이다.
Description
제 1 도는 종래방법에 따른 캐패시터 형성 공정단면도,
제 2 도는 본 발명의 일 실시예에 따른 캐패시터 제조 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 게이트산화막
3 : 폴리실리콘막 4 : 산화막
5 : 질화막 6,26 : 감광막
7 : 산화막스페이서 9 : 층간절연막
19 : 전하저장전극 11 : 유전체막
12 : 플래이트전극 20 : 필드산화막
본 발명은 반도체 소자의 제조공정중 캐패시터 형성방법에 관한 것으로, 특히 자기정렬된 포켓 이온주입에 의한 게이트전극 형성 후 남게 되는 잔류 스페이서를 유효 캐패시터로 사용하는 캐패시터 제조방법에 관한 것이다.
범용의 반도체 메모리 소자인 디램(DRAM;Dynamic Random Access Memory)의 집적화와 관련해 중요한 요인으로는 셀(cell)의 면적 감소와 그에 따른 전하보존 용량 확보의 한계를 들 수 있다.
그러나, 반도체 집적회로의 고집적화를 달성하기 위해서 칩과 셀의 단위 면적 감소는 필연적이고, 이에 따라 일정수준 이상의 캐패시터 용량 확보를 위해 고도의 공정기술 개발과 아울러 소자의 신뢰성 확보는 절실한 해결과제가 되고 있다.
종래의 포켓 이온주입에 의한 게이트전극 형성방법 및 이후의 캐패시터 제조방법을 첨부된 도면 제 1 도 공정단면도를 통하여 살펴보면, 다음과 같다.
먼저, 제 1a 도는 실리콘기판(1)상에 게이트산화막(2)과 폴리 실리콘막을 소정의 패턴으로 증착 및 식각하여 게이트전극(3)을 형성한 후 제 1 불순물 이온주입영역을 형성한 상태의 단면도이다.
제 1b 도는 전체구조 상부에 산화막(4), 질화막(5) 및 감광막(6)을 순차적으로 형성한 상태의 단면도이다.
제 1c 도는 상기 질화막(5)이 드러날 때까지 감광막(6)을 식각한 상태의 단면도이다.
제 1d 도는 상기 질화막(5)과 산화막(4)의 측벽을 실리콘기판(1)이 드러날 때까지 식각한 다음, 제 2 불순물을 이온주입한 상태의 단면도이다.
제 1e 도는 상기 감광막(6), 질화막(5) 및 산화막(4)을 제거한 다음 게이트전극(3)의 측벽에 스페이서(7)를 형성한 후, 제 3 불순물 이온주입영역을 형성한 상태의 단면도이다.
이후 전체구조 상부에 층간절연막, 전하저장전극, 유전체막 및 플레이트전극을 형성하여 최종 캐패시터를 형성한다.
상기와 같이 이루어지는 종래의 캐패시터 형성방법은 스페이서를 이용하여 캐패시턴스를 어느 정도 증대시킬 수 있다.
그러나 상기 과정에서 언급된 바와 같이 산화막, 질화막, 감광막 등 절연층이 많아 공정이 복잡할뿐 아니라 게이트전극 측벽에 소정 패턴의 홀을 형성키 어려운 단점이 따랐다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 비교적 간단한 공정으로 게이트전극을 형성한 후 이때 형성된 스페이서를 이용하여 캐패시턴스를 증대시킬 수 있는 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 캐패시터 제조방법은 실리콘기판에 필드산화막, 게이트산화막,폴리실리콘막을 형성한 다음, 감광막을 차단막으로 상기 폴리실리콘막, 게이트산화막을 식각하여 게이트전극을 형성하되 상기 게이트전극 상부의 감광막은 남긴 후 상기 식각으로 드러난 실리콘기판에 제 1 불순물을 이온주입하는 단계와, 상기 감광막 및 게이트전극 측벽에 절연막스페이서를 형성하고 제 2 불순물을 이온주입하는 단계와, 전체구조 상부에 평탄화용 감광막을 도포하는 단계와, 상기 평탄화용 감광막을 에치백하여 상기 절연막스페이서의 상단이 드러나도록 하는 단계와, 상기 게이트전극 측벽부위의 절연막스페이서를 소정크기 식각하여 제거한 다음, 노출된 실리콘기판에 제 3 불순물을 이온 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제 2 도를 참조하여 본 발명을 상술한다.
본 발명은 게이트전극을 형성하기 위한 감광막 패턴을 이용하여 저온공정에 의한 산화막스페이서를 형성하고 감광막을 차단막으로 하여 RIE(Reactive Ion Etching;이하 RIE라 칭함) 방법으로 자기 정렬된 게이트전극 측벽홀을 간단히 형성할 수 있고, 또한 이때 잔류하는 산화막스페이서를 캐패시터로 이용할 수 있게 하여 캐패시턴스를 증대시킨 것이다.
이하, 첨부된 도면 제 2 도를 참조하여 본 발명을 상술한다.
도면 제 2a 도 내지 제 2g 도는 본 발명의 일 실시예의 캐패시터 제조 공정단면도를 나타낸다.
먼저, 제 2a 도는 실리콘기판(1)에 필드산화막(20), 게이트산화막(2), 폴리실리콘막을 형성한 다음, 감광막(6)을 차단막으로 상기 폴리실리콘막, 게이트산화막을 식각하여 게이트전극(3)을 형성한 후 제 1 불순물을 이온주입한 상태의 단면도이다. 이때 게이트전극(3) 상부의 감광막(6)은 게이트전극 형성후에도 스트립되지 않고 남게되고, 상기 패턴이 형성된 게이트 전극과 함께 이온주입시 자기정합 마스크 역할을 한다.
제 2b 는 상기 감광막(6) 및 게이트전극(3) 측벽에 450℃이하의 저온공정에 의해 산화막스페이서(7)를 형성하고 제 2 불순물을 이온주입한 상태의 단면도이다. 이때, 상기 저온공정은 측면확산을 최소화하기 위함이다.
제 2c 도는 전체구조 상부에 평탄화용 감광막(26)을 도포한 상태의 단면도이다.
제 2d 도는 상기 평탄화용 감광막(26)을 에치백(Etch Back)하여 상기 산화막스페이서(7)의 상단이 드러나도록한 상태의 단면도이다. 이때 상기 감광막(6)은 두번의 이온주입공정을 거쳐 경화(Hardening)되어 그대로 남게 된다.
제 2e 도는 상기 저온공정에 의한 산화막스페이서(7)의 게이트 전극 측벽부위를 RIE 방법으로 소정크기 식각하여 제거한 다음, 노출된 실리콘기판(1)에 제 3 불순물을 이온주입한 상태의 단면도이다. 이때, 상기 산화막스페이서(7) 식각시 평탄화용 감광막(26)을 식각정지층으로 하며, RIE 방법으로 식각함으로써 패턴의 미세선폭묘획도(Critical Dimension)를 높일 수 있다.
제 2f 도는 게이트전극(3) 상부의 감강막(5)과 평탄화용 감광막(26)을 제거한 상태의 단면도이다. 이때 게이트전극(3)에서 제 3 불순물 주입영역만큼 이격되어 잔류 산화막스페이서(8)가 존재하게 되는데 이 잔류 산화막스페이서는 이후의 캐패시터 형성시 유효표면적을 증대시키게 된다.
제 2g 도는 전체구조 상부에 층간절연막(9), 전하저장전극(10), 유전체막(11) 및 플레이트전극(12)을 순차적으로 형성하여 캐패시터를 완성한 상태의 단면도이다.
상기와 같이 이루어지는 본 발명의 캐패시터 제조방법은 저온 공정으로 산화막스페이서를 형성한 후 감광막을 차단막으로 하여 RIE방법으로 자기 정렬된 게이트전극 측벽홀을 간단히 형성할 수 있어 종래 다수의 절연막 형성공정에 비해 공정단순화 효과를 얻을 수 있다.
또한 이온주입후 잔류하는 스페이서를 캐패시터로 이용할 수 있게 하여 캐패시턴스 증대 효과를 얻을 수 있다.
Claims (4)
- 반도체 소자의 제조공정중 캐패시터 형성방법에 있어서,실리콘기판(1)에 필드산화막(20), 게이트산화막(2), 폴리실리콘막을 형성한 다음, 감광막(60)을 차단막으로 상기 폴리실리콘막, 게이트산화막(2)을 식각하여 게이트전극(3)을 형성하되 상기 게이트전극(3) 상부의 감광막(6)은 남긴 후 상기 식각으로 드러나 실리콘기판에 제 1 불순물을 이온주입하는 단계와,상기 감광막(6) 및 게이트전극(3) 측벽에 절연막스페이서(7)를 형성하고 제 2 불순물을 이온주입하는 단계와,전체구조 상부에 평탄화용 감광막(26)을 도포하는 단계와,상기 평탄화용 감광막(26)을 에치백하여 상기 절연막스페이서(7)의 상단이 드러나도록 하는 단계와,상기 게이트전극(3) 측벽부위의 절연막스페이서(7)를 소정크기 식각하여 제거한 다음, 노출된 실리콘기판(1)에 제 3 불순물을 이온주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 절연막스페이서(7)는 450℃이하의 저온공정에 의해 형성되는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 절연막스페이서(7)는 리액티브이온에칭(Reactive Ion Etching;RIE) 방법으로 식각하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 절연막스페이서(7)는 산화막으로 형성된 산화막스페이서인 것을 특징으로 하는 캐패시터 제조 방법.
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