KR0122752B1

KR0122752B1 - 반도체 소자의 콘택홀 형성 방법

Info

Publication number: KR0122752B1
Application number: KR1019940003900A
Authority: KR
Inventors: 이석희
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-02-28
Filing date: 1994-02-28
Publication date: 1997-11-26

Abstract

본 발명은 반도체 소자의 콘택홀 형성 방법에 있어서, 제1산화막(8)을 형성하고 예정된 콘택 부위 상부의 제1산화막(8)상에 감광막(9) 패턴을 형성하는 단계, 액상 증착법(LPD)을 이용하여 감광막(9)이 없는 부위의 제1산화막(8)상에 제2산화막(10)을 소정두께 만큼 선택적으로 증착하는 단계, 감광막(9)을 제거하고 예정된 콘택 부위의 제1산화막(8)을 식각하여 콘택부위를 오픈(open)시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 상대적으로 복잡한 SAC공정을 사용하지 않고도 콘택을 안정되게 확보할 수 있으며, 본 발명을 DRAM에 적용할 경우 비트라인 콘택홀과 전하저장전극 콘택홀에 동시에 플러그(plug : 콘택홀 매립 물질)를 형성할 수 있어 이후에 전하저장전극을 형성할시 공정마진 확보에 큰 효과가 있다.

Description

반도체 소자의 콘택홀 형성 방법

제1a도 내지 제1e도는 본 발명의 일실시예에 따른 DRAM 셀 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 필드산화막

3 : 게이트 산화막 4 : 워드라인용 폴리실리콘막

5, 8, 10, 13 : 산화막 6 : 산화막 스페이서

7 : 소오스/드레인 확산 영역 9 : 감광막

11 : 폴리실리콘막 12 : 비트라인

14 : BPSG막

본 발명은 고집적 반도체 소자의 콘택홀 형성 방법에 관한 것이다.

소자가 점차 고집적화됨에 따라 소자를 제조함에 있어 패턴의 초소 형상 크기(Minimum Feature Size)가 서브-할프 마이크론(Sub-half micron)으로 축소되어 콘택시 직접적인 콘택을 쓸 경우 포토리소그래피(photolithography) 작업중의 미스얼라인을 고려할 때 공정 마진이 거의 없어지고 도전층간의 브리지 발생 위험이 커지게 된다. 따라서 종래에는 자기정렬 콘택(Self aligned contact)방법을 사용하는데, 그 공정이 복잡하여 결함 발생 확률이 높으며 콘택 면적을 충분히 확보하기에는 부족하다.

상기와 같은 종래의 문제점을 해결하기 위하여 안출된 본 발명은 선택적인 증착이 가능한 산화막을 이용하여 콘택홀을 형성하는 반도체 소자의 콘택홀 형성 방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 콘택홀 형성 방법에 있어서, 제1산화막을 형성하고 예정된 콘택 부위 상부의 제1산화막상에 감광막 패턴을 형성하는 단계, 액상 증착법(LPD : Liquid Phase Deposition)을 이용하여 감광막이 없는 부위의 제1산화막상에 제2산화막을 소정두께 만큼 선택적으로 증착하는 단계, 감광막을 제거하고 예정된 콘택 부위의 제1산화막을 식각하여 콘택부위를 오픈(open)시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

본 발명에 적용되는 산화막 형성은 일반적인 화학기상증착법과 달리 액상 증착법(LPD)을 이용한 것으로, 그 반응은 다음과 같다.

H₂SiF₆+2H₂O --- 6HF+SiO₂↓ ……………………………………… (1)

H₃BO₃+4HF --- BF₄ ^-+H₃O⁺+2H₂O ……………………………… (2)

즉, 포화된 H₂SiF₆용액에 H₃BO₃를 첨가하면 H₃BO₃가 (1)식에서 발생하는 HF와 반응하여 SiO₂가 얻어지게 된다.

이 반응은 증착당시 하부층이 산화막과 감광막이 동시에 존재할때 산화막 위에서만 선택적으로 일어나 증착되는데 이 특성을 이용하여 콘택홀을 형성하였다.

제1a도 내지 제1e도는 본 발명의 일실시예에 따른 DRAM 셀 제조 공정도이다.

먼저, 제1a도는 실리콘 기판(1)의 예정된 부분에 필드산화막(2)을 형성하고 게이트 산화막(3)과 워드라인용 폴리실리콘막(4)과 산화막(5)을 증착하여 워드라인을 형성한 후 산화막 스페이서(6)를 형성하고 이온주입공정에 의해 소오스/드레인 확산 영역(7)을 형성한 상태의 단면도이다.

제1b는 웨이퍼 전체구조 상부에 산화막(8)을 소정 두께 만큼 증착하고 네가티브 감광막(9)을 도포한 다음 비트라인 콘택 마스크와 전하저장전극 콘택 마스크를 연속적으로 사용하여 패턴을 형성한 후의 단면도로서, 원래 콘택이 형성될 부위에는 패턴 형성후 감광막이 남아 있게 된다. 이때 콘택 마스크를 일반적인 마스크와 반대로 제작하면 포지티브 감광막을 사용할 수 있다.

제1c도는 상기 공정후 산화막의 액상 증착법(LPD)을 이용하여 감광막(9)이 없는 부위에 산화막(10)을 소정두께 만큼 선택적으로 증착한 후의 단면도이다.

감광막 부위와 산화막이 있는 부위에 증착 특성이 다르게 나오는 이유는 실록산(Siloxane) 저중합체(oligomers)가 가지는 반응성이 산화막의 경우와 감광막의 경우가 다르기 때문이다.

제1d도는 상기 공정후 감광막(9)을 제거하고 산화막(8)을 전면(blanket etch)하여 콘택부위를 오픈(open)하여 콘택홀을 형성하고, 인-시취(in-situ)로 불순물이 도핑된 폴리실리콘막(11)으로 콘택홀을 매립시킨 것을 도시한 것이다. 이때 폴리실리콘막을 콘택홀에 매립시키는 방법은 폴리실리콘막을 두껍게 증착한 후 에치 백(Etch Back)하거나 실리콘을 콘택홀 내에만 선택적으로 증착하는 방법을 사용할 수 있다.

제1e도는 상기 공정후 비트라인(12)을 형성하고 전체구조 상부에 산화막(13)과 BPSG막(14)를 증착한 후의 단면도이다.

이후에 전하저장전극을 콘택하고 유전막 및 플레이트 전극을 완성하여 캐패시터를 완성한다.

여기서, 전하저장전극 콘택홀을 형성하기 위한 식각공정시 식각해야할 높이가 줄어들어 공정의 부담이 줄게 되며, SAC(Self-Align Contact)방법을 사용하는 것에 비해 콘택 면적을 넓게 확보할 수 있으며, 미스얼라인에 대한 공정 마진(margin)도 많이 확보할 수 있다.

이상, 상기 설명과 같은 본 발명으로 콘택을 형성할 경우 상대적으로 복잡한 SAC공정을 사용하지 않고도 콘택을 안정되게 확보할 수 있으며, 본 발명을 DRAM에 적용할 경우 비트라인 콘택홀과 전하저장전극 콘택홀에 동시에 플러그(plug : 콘택홀 매립 물질)를 형성할 수 있어 이후에 전하저장전극을 형성할 시 공정마진 확보에 큰 효과가 있다.

Claims

반도체 소자의 콘택홀 형성 방법에 있어서, 제1산화막(8)을 형성하고 예정된 콘택 부위 상부의 제1산화막(8)상에 감광막(9) 패턴을 형성하는 단계, 액상 증착법(LPD)을 이용하여 감광막(9)이 없는 부위의 제1산화막(8)상에 제2산화막(10)을 소정두께 만큼 선택적으로 증착하는 단계, 감광막(9)을 제거하고 예정된 콘택 부위의 제1산화막(8)을 식각하여 콘택부위를 오픈(open)시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.