KR0144899B1 - 매몰 비트라인 디램 셀 및 그 제조방법 - Google Patents
매몰 비트라인 디램 셀 및 그 제조방법Info
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Abstract
매몰 비트라인 DRAM 셀 및 그 제조방법에 대해 개시되어 있다.
반도체기판에 형성된 돌출부를 갖는 활성영역, 상기 활성영역 이외의 영역에 형성된 소자분리막 및 상기 돌출부의 측면과 부분적으로 접하고, 상기 소자분리막에 매몰된 비트라인을 포함하는 것을 특징으로 한다.
따라서, 이중의 소자분리막 형성 및 비트라인 콘택을 형성하기 위한 사진공정을 생략할 수 있어 공정을 단순화할 수 있으며, 공정마진을 확보할 수 있다.
Description
제 1 도는 종래의 매몰 비트라인 디램 셀을 형성하기 위한 마스크패턴을 도시한 레이아웃도이다.
제 2 도는 상기 제 1 도의 X 방향의 수직 단면도이다.
제 3a 도 내지 제 3e 도는 상기 제 1 도의 y방향의 단면을 제조하는 개략적인 공정 순서도이다.
제 4 도는 본 발명에 의한 매몰 비트라인 디램 셀의 레이아웃도이다.
제 5a 도 내지 제 5c 도는 발명에 의한 매몰 비트라인 디램 셀의 수직 단면도로서, 상기 제 4 도의 X-X', Y-Y', Z-Z' 선을 각각 잘라본 단면도들이다.
제 6a 도 내지 제 10c 도는 본 발명에 의한 매몰 비트라인 디램 셀의 제조방법을 설명하기 위해 도시한 단면도들로서, 각 'a'도는 제 4 도의 X-X', 각 'b'도는 Y-Y', 각 'c'도는 Z-Z'선을 각각 잘라본 단면도들이다.
*도면의 주요부분에 대한 부호의 설명
100:반도체 기판102:필드 산화막
128:다결정실리콘132:게이트절연막
134,136:게이트 전극138,138':소오스, 드레인
140:절연막150:스토리지전극
160:유전체막170:플레이트전극
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 비트라인이 셀의 소자분리 영역에 매몰되어 형성된 매몰 비트라인 디램(Dynamic Random Access Memory; 이하 DRAM이라 칭함) 셀(cell) 및 그 제조방법에 관한 것이다.
반도체 메모리 장치의 집적도가 증가함에 따라, 평면적으로 각 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 셀 크기의 감소에 대응하여 커패시터의 유효면적을 확장시켜 셀 커패시턴스를 증가시키는 방법이 일반화되었으며, 이를 위해 실리콘 기판위로 여러 층을 쌓아 커패시터를 형성하는 적층형(stacked) 구조, 반도체 기판에 홈(trench)을 내어 커패시터를 형성하는 트렌치형(trench) 구조 및 이 두 구조를 조합한 셀 구조도 개발되었다.
그러나, 이러한 구조는 단위 셀 내에 트랜지스터, 소자분리영역, 비트라인 콘택(contact) 및 스토리지노드 콘택을 형성하여야 한다. 그러므로, 면적 및 공정상의 최소 룰(디자인 룰)이 필요하며, 셀 면적이 예를 들어, 0.5μ㎡이하로 매우 작은 경우, 이러한 구조를 구현하기는 매우 어렵다.
즉, 기존의 셀 구조에서는 트랜지스터, 소자분리영역, 비트라인콘택 및 스토리지 노드 콘택을 일정한 면적 위에 형성하며, 이를 위하여 각 소자의 최소 점유 면적과 스템(spep)별 공정의 선폭 및 선폭간의 거리의 공정능력 확보를 위한 디자인 룰이 필요하다. 또한, 기준의 구조는 비트 라인이 기판의 표면위로 노출되어 있어서, 사진식각 공정의 마진(margin)이 취약해 진다.
이러한 기술상의 문제를 해결하기 위한 방법으로, 비트라인을 적층형 셀의 소자분리 영역에 매립하는 매몰 비트라인(Buried Bit Line; 이하 BBL이라 칭함) 셀이 제안되었다. (참조문헌: Symposium on VLSI Technology, 제목: Buried Bit-Line Cell for 64MB DRAMs, 제안자: Y.Kohyama, T.Yamamoto, A.Sudo, T.Watanabe, and T.Tanaka, p. 17~18, 1991).
이 BBL구조는 작은 면적에 최대의 면적효율을 얻기 위하여 비트라인을 트렌치형 소자분리 영역에 매몰하는 것과, 비트라인 콘택을 측면으로 형성하는 것을 특징으로 하고 있다.
제 1 도 내지 제 3e 도는 종래의 BBL셀을 설명하기 위한 도면들이다.
제 1 도는 종래의 BBL셀을 형성하기 위한 마스크패턴의 일부를 도시한 레이아웃도로서, 도면 참조부호 2는 제1 필드산화막을, 3은 비트라인을, 4는 비트라인 콘택을, 5는 게이트전극을 6은 스토리지전극을 각각 형성하기 위한 마스크패턴을 나타낸다.
제 2 도는 상기 제 1 도의 X방향의 수직 단면도로서, 제 1 도의 마스크 패턴들에 의해 반도체기판에 필드산화막(2), 매몰 비트라인(3), 비트라인 측면 콘택(lateral contact, 4), 게이트전극(5) 및 스토리지전극(6)이 형성되어 있다.
제 2 도를 참조하면, 반도체기판 상에 소자분리영역을 한정하기위한 필드산화막(2)이 형성되어 있고, 비트라인(3)은 반도체기판의 표면아래 매몰되어 있으며, 드레인과 접촉하기 위한 비트라인 콘택(4)이 비트라인의 측면에 도출되어 있다.
제 3a 도 내지 제 3e 도는 상기 제 1 도의 y방향의 단면을 제조하기 위한 공정순서에 따른 단면도들이다.
제 3a 도를 참조하면, 통상적인 소자분리 방법인 선택적 산화(Local Oxidation of Silicon: LOCOS) 방법에 의해, 제1 필드산화막(제 2 도의 참조부호 2)을 형성한 후, 반도체기판(40) 상에 실리콘 질화막(14)을 마스크로 사용하여 트렌치를 형성한 다음, 제2 필드산화막(12)을 상기 트렌치의 내벽을 따라 형성한다.
제 3b 도를 참조하면, 제2 필드산화막(12)이 형성되어 있는 상기 결과물 상에, 포토레지스트를 도포한 다음, 패터닝하여 포토레시스트 패턴(16)을 형성함으로써, 측면 콘택이 형성될 부분을 한정한다.
제 3c 도를 참조하면, 상기 포토레지스트 패턴(16)을 식각 마스크로 사용하여, 상기 제2 필드산화막(12)을 식각함으로써 측면 콘택을 형성하고, 측면 콘택이 형성된 상기 결과물 전면에, 다결정실리콘을 증착하여 얇은 다결정실리콘층(17)을 형성한 다음, 비소(As) 이온을 주입하여 소오스 / 드레인(18)을 형성한다.
제 3d 도를 참조하면, 소오스 / 드레인(18)이 형성된 상기 결과물 전면에, 다결정실리콘 또는 내화금속 실리사이드와 같은 비트라인 물질을 증착하여, 상기 트렌치를 채우는 비트라인(20)을 형성한다.
제 3e 도를 참조하면, 비트라인(20)이 형성되어 있는 상기 기판상에, 제3 필드산화막(22)을 형성하고, 상기 실리콘 질화막(14)을 제거한다.
이후에, 트랜지스터의 게이트전극 및 커패시터가 통상적인 방법으로 형성된다.
상기 BBL 셀 구조에 의하면, 비트라인을 셀의 소자분리 영역에 매몰하여 형성함으로써 단차가 개선되고, 이에 따라 미세패턴 형성이 용이하게 되어 셀 면적 축소가 가능하다.
그러나, 상기 종래의 BBL 셀 구조는 첫째, 비트라인이 형성되는 트렌치형태의 소자분리 영역을 형성하고, 게이트가 지나가는 영역은 LOCOS방법을 이용하여 소자분리 영역을 형성하는, 이중 소자분리 공정을 이용하므로 공정이 복잡한 단점이 있다. 둘째, 비트라인을 형성하기 위한 사진공정과, 비트라인 콘택을 형성하기 위한 사진공정이 각각 필요하므로, 공정이 복잡해진다.
따라서, 본 발명의 목적은 공정의 단순화 및 공정마진을 확보할 수 있는 매몰 비트라인 DRAM 셀 구조를 제공함에 있다.
본 발명의 다른 목적은 상기 매몰 비트라인 DRAM 셀을 제조하는 데 그 적합한 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 매몰 비트라인 DRAM 셀은,
반도체기판에 형성된 탭을 갖는 활성영역;
상기 활성영역 이외의 영역에 형성된 소자분리막; 및
상기 탭의 측면과 부분적으로 접하고, 상기 소자분리막에 매몰된 비트라인을 포함하는 것을 특징으로 한다.
상기 탭에는 트랜지스터의 드레인이 형성되고, 상기 비트라인은 상기 활성영역의 길이 방향과 평행하도록 배치되는 것이 바람직하다.
상기 다른 목적을 달성하기 위하여 본 발명에 의한 매몰 비트라인 DRAM 셀 제조방법은,
반도체기판을 부분적으로 식각하여 돌출된 탭을 갖는 활성영역을 형성하는 제1 공정;
식각된 부분을 절연물질로 매립하여 소자분리막을 형성하는 제2 공정;
상기 소자분리막을 부분적으로 식각하여, 상기 탭의 측면을 노출시키는 트렌치를 형성하는 제3 공정;
상기 트렌치에 도전물질을 매립하여 비트라인을 형성하는 제4 공정;
및
상기 비트라인 상에 절연물질을 증착하는 제5 공정을 포함하는 것을 특징으로 한다.
상기 트렌치는 상기 활성영역의 길이방향과 평행하도록 형성되고, 상기 제1 공정 후, 상기 반도체기판을 산화시키는 공정을 더 포함하는 것이 바람직하다.
상기 제2 공정은, 활성영역이 형성되어 있는 결과물 전면에 절연물질을 도포하는 공정, CMP로 상기 절연물질을 에치백하여 활성영역의 표면을 노출시키는 공정으로 진행된다.
상기 제4 공정은, 트렌치가 형성되어 있는 결과물 전면에 도전물질을 증착하는 공정, 상기 활성영역의 표면 아래까지 상기 도전물질을 에치백하는 공정으로 진행된다.
상기 절연물질로는 실리콘산화물을 사용하고, 비트라인은 다결정실리콘, 금속 또는 실리사이드 중의 어느 한 물질로 형성할 수 있다.
상기 비트라인을 금속 또는 실리사이드로 형성할 경우에는, 비트라인을 형성하기 위한 물질을 도포하기 전에, 비트라인 콘택을 오믹 콘택(ohmic contact)으로 형성하기 위한 불순물 이온을 주입하는 공정을 실시하는 것이 바람직하다.
상기 제5 공정은, 비트라인이 형성되어 있는 결과물 전면에 절연물질을 도포하는 공정, 상기 활성영역의 측면이 노출되도록 상기 절연물질을 에치백하는 공정으로 진행된다.
본 발명에 따르면, 비트라인을 소자분리막에 형성하므로, 이중의 소자분리막 형성이 필요없으므로 공정을 단순화할 수 있으며, 비트라인 콘택을 비트라인에 자기정합적으로 형성할 수 있으므로, 비트라인 콘택을 형성하기 위한 사진공정을 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을, 그 일 실시예를 들어 더욱 상세히 설명하기로 한다.
(레이아웃)
제 4 도 내지 제 10c 도는 본 발명에 의한 매몰 비트라인 DRAM 셀의 구조 및 그 제조방법을 설명하기 위해 도시한 도면들이다.
제 4 도는 본 발명에 의한 매몰 비트라인 DRAM 셀을 제조하는 데에 사용되는 마스크 패턴을 도시한 레이아웃도이다.
제 4 도를 참조하면, 실선으로 한정된 부분(50)은 활성영역을 한정하기 위한 마스크패턴을, 일점쇄선으로 한정된 부분(52)은 비트라인을 형성하기 위한 마스크패턴을, 빗금으로 한정된 부분(54)은 게이트전극을 형성하기 위한 마스크 패턴을, 그리고 활성영역(50) 내에 X표로 한정된 부분(56)은 스토리지 노드 콘택을 형성하기 위한 마스크 패턴을 각각 나타낸다.
상기 레이아웃도에 의하면, 활성영역의 돌출부(T)는 비트라인과 기판과 접촉되도록 하고, 비트라인 콘택을 제외한 부분에서는 비트라인과 활성영역, 및 비트라인과 기판을 절연시키기 위하여, 소자분리 절연막이 남아 있도록 레이아웃되어 있다.
(구조)
제 5a 도는 상기 제 4 도의 X-X' 방향을 잘라 본 수직 단면도로서, 참조부호 100은 반도체 기판을, 102는 마스크 패턴에 의해 형성된 소자분리 영역을, 132는 게이트 절연막을, 134는 트랜지스터의 게이트를 136 및 140은 트랜지스터를 절연시키기 위한 제1 절연층 및 제2 절연층을, 138 및 138'은 트랜지스터의 소오스 및 드레인을, 150은 커패시터의 스토리지 전극을 160은 커패시터의 유전체막을, 그리고 170은 커패시터의 플레이트 전극을 각각 나타낸다.
제 5b 도는 상기 제 4 도의 Y-Y' 방향을 잘라 본 수직 단면도이고, 제 5c 도는 상기 제 4 도의 Z-Z' 방향을 잘라 본 수직 단면도이다.
제 5b 도 및 제 5c 도를 참조하여 상기 제 5a 도에서 소개되지 않은 참조부호만을 설명하면, 도면 참조부호 128은 상기 소자분리 영역내에 형성된 비트라인을, 130은 비트라인을 절연시키기 위한 절연층을 나타낸다.
상기 수직 구조에 의하면, 비트라인을 반도체기판의 표면아래에 매몰하여 형성하고, 비트라인 콘택을 측면으로 형성함으로써, 비트라인 콘택이 차지하는 면적을 없앨 수 있다. 또한, 비트라인 형성시 비트라인 콘택을 자기정합적으로 형성할 수 있으므로, 공정을 단순화할 수 있다.
(제조 공정)
제 6a 도 내지 제 10c 도를 참조하여 본 발명의 일 실시예에 의한 매몰 비트라인 DRAM 셀의 제조방법을 설명하기로 한다. 상기 도면들에 있어서, 각 'a'도는 제 4 도의 레이아웃도를 X-X' 방향, 각 'b'도는 Y-Y' 방향, 각 'c'도는 Z-Z' 방향으로 잘라본 수직 단면도들이다.
본 발명은 (a) 소자분리층 형성공정, (b) 비트라인 및 비트라인 콘택 형성공정, (c) 게이트 형성공정, (d) 소오스 및 드레인 형성공정, (e) 커패시터 형성공정으로 진행된다.
[실시예]
제 6a 도 내지 제 6c 도는 소자분리막(102)을 형성하는 공정을 도시한 단면도들이다.
이는, 반도체 기판(100) 상에 패드산화막(120)을 형성하는 제1 공정, 상기 패드산화막 상에 제1 절화막(122)을 적층하는 제2 공정, 상기 제1 질화막 상에 제1 감광막 패턴(도시되지 않음)을 형성하는 제3 공정, 상기 제1 감광막 패턴을 식각마스크로 하여 제1 질화막(122) 및 패드산화막(120)을 식각하여 소자분리 영역의 상기 반도체기판을 노출시키는 제4 공정, 노출된 부분의 반도체기판을 식각하여 제1 트렌치를 형성하는 제5 공정, 제1 트렌치를 절연물질로 매립하는 제6 공정, 및 결과물 전면에 물리적 - 화학적 연마(Chemical Mechanical Polisinig; 이하 CMP라 칭함)를 실시하여 평탄화하는 제7 공정으로 진행된다.
구체적으로, 상기 패드산화막(120)은 열산화 방법에 의해, 100 ~ 300Å 정도의 두께로 형성되고, 제1 질화막(122)은 1,000 ~ 수 천Å 정도의 두께로 형성된다.
상기 제1 감광막패턴(도시되지 않음)은 제 4 도의 활성영역용 마스크패턴(50)을 이용하여 형성되고, 상기 제1 트렌치는 3,000 ~ 5,000Å 정도의 깊이로 형성하는 것이 바람직하다.
상기 제1 트렌치를 형성하기 위하여 기판을 식각한 후에, 식각시 손상된 표면을 복구하기 위하여, 열산화 공정을 추가할 수도 있다.
상기 제1 트렌치를 매립하기 위하여, 예컨대 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 칭함) 방법으로, 실리콘 산화막을 6,000 ~ 15,000Å 정도의 두께로 증착한 후, 상기 제1 트렌치 내부에만 산화막이 형성되도록 하기 위하여, 제1 질화막이 표면이 드러날 때까지 결과물 전면에 반응성 이온식각 또는 CMP공정을 실시한다.
소자간의 분리특성을 개선하기 위하여 기판을 식각한 후, 채널저지(Channel stop)용 이온주입을 실시할 수도 있다.
제 6a 도 내지 제 6c 도의 공정에 의해, 실리콘이 남아 있는 부분이 소자가 형성될 활성영역이며, 실리콘을 트렌치형태로 식각하고 절연물질로 채워진 부분이 소자분리 영역이 된다.
제 7a 도 내지 제 7c 도는 비트라인 형성을 위한 사전식각 공정을 도시한 단면들이다.
이는, 소자분리막(102)이 형성된 결과물 상에, 비트라인 형성을 위한 제2 감광막 패턴(124)을 형성하는 제1 공정, 및 상기 제2 감광막 패턴(124)을 식각마스크로 하여, 상기 소자분리막(102)을 식각함으로써 제2 트렌치(126)를 형성하는 제2 공정으로 진행된다.
구체적으로, 소자분리막(102)이 형성된 결과물 상에 감광물질을 도포한 후, 제 4 도의 비트라인용 마스크패턴(52)을 이용하여 감광물질을 패터닝함으로써 제2 감광막 패턴(124)을 형성한다. 이어서, 상기 감광막 패턴(124)을 식각마스트로 하여, 상기 제1 트렌치의 내부에 매립된 산화막이 500 ~ 1,500Å 정도의 두께로 남을 때까지 식각함으로써 비트라인을 형성하기 위한 제2 트렌치(126)를 형성한다.
이때, 비트라인 콘택이 형성될 부분은 제 7b 도에 도시된 바와 같이, 활성영역의 돌출부(T) 측면의 노출된 부분이 된다. 또한, 상기 결과물로부터 제2 감광막패턴(124)을 제거한다.
제 8a 도 내지 제 8c 도는 비트라인(128)을 형성하는 공정을 도시한 단면도들이다.
이는, 제2 트렌치가 형성된 결과물 상에, 비트라인용 도전물질을 증착한 후 에치백하여 비트라인(128)을 형성하는 제1 공정, 비트라인이 형성된 결과물 상에 절연물질을 침적한 후 평탄화함으로써 제1 절연층(130)을 형성하는 제2 공정, 상기 제1 질화막(제 6a 도의 도면부호 122)을 제거하는 제3 공정 및 트랜지스터의 문턱전압 및 웰 형성을 위한 불순물 이온주입을 실행하는 제4 공정으로 진행된다.
구체적으로, 제2 트렌치가 형성된 결과물 상에, 예컨대 불순물이 도우프된 다결정실리콘을 증착한 다음, 1,000 ~ 2,000Å 정도의 두께만 남도록 에치백을 실시하여 상기 제2 트랜치의 일부를 채움으로써 비트라인(128)을 형성한다.
여기서, 활성영역의 비트라인(128)이 측면으로 만나는 부분이 비트라인 콘택이 되며, 별도의 사진식각 공정이 필요없이 비트라인 콘택이 상기 비트라인(128)에 자기정합(self align)적으로 형성된다.
또한, 상기 비트라인 콘택이 형성된 부분을 제외한 부분에서는, 비트라인과 활성영역이 제1 절연층(130)에 의해 분리되어 있다.
또한, 비트라인의 수직 방향으로는 절연물질(102)이 채워져 있어, 비트라인 콘택이 형성된 부분을 제외하고는, 비트라인은 실리콘과 제1 절연층(102)에 의해 분리되어 있으므로, 매몰 비트라인 구조를 형성한다.
비트라인(128)을 형성하기 위한 물질을, 금속계통 또는 실리사이드(silicide) 계통으로 사용할 경우에는, 비트라인 콘택을 오믹 콘택(ohmic contact)으로 형성하기 위하여, 비트라인 물질을 도포하기 전에 불순물이온을 주입하여야 하며, 본 발명의 실시예에서와 같이, 도우프된 다결정실리콘을 사용할 경우에는 이온주입을 진행하지 않아도 된다.
상기 제1 절연층이 형성된 결과물로부터 활성영역 상의 제1 질화막을 제거한 후, 패드산화막을 에치백한다. 이때, 패드산화막을 제거하기 전에 활성영역의 반도체기판에 트랜지스터의 문턱전압 및 웰을 형성하기 위해 이온주입을 실행하는 것이 바람직하다.
제 9a 도 내지 제 9c 도는 게이트전극(134)을 형성하는 공정을 도시한 단면도들이다.
이는, 제 8a 도 내지 제 8c 의 결과물 상에, 게이트절연층(132)을 형성하는 제1 공정, 상기 게이트절연층 상에 게이트전극 물질을 도포하는 제2 공정, 상기 게이트전극 물질 상에 제2 절연층(136)을 형성하는 제3 공정, 상기 제2 절연층, 게이트전극 물질 및 게이트산화막을 순차적으로 패터닝하는 제4 공정 및 소오스(138) 및 드레인(138')을 형성하는 제5 공정으로 진행된다.
구체적으로, 상기 게이트절연층(132)은, 예컨대 산화막을 30 ~ 150Å 정도의 두께로 형성하고, 게이트전극을 형성하기 위한 물질로는, 예컨대 다결정실리콘을 사용한다.
상기 제2 절연층(136)은, 후속공정에서 스토리지노드를 형성할 때, 스토리지노드와 게이트전극이 전기적으로 도통(short)되지 않을 정도의 두께로 형성하고, 제 4 도의 게이트전극용 마스크 패턴(54)을 이용하여 패터닝한다.
제 10a 도 내지 제 10c 도는 제3 절연층(140)을, 스토리지전극(150), 유전체막(160) 및 플레이트전극(170)을 형성하는 공정을 도시한 단면도들이다.
이는, 게이트전극이 형성되어 있는 결과물 상에, 예컨대 실리콘산화물과 같은 절연물질을 도포하여 제3 절연층을 형성하는 제1 공정, 상기 제3 절연층(140)을 부분적으로 식각하여 스토리지노드 콘택을 형성하는 제2 공정, 결과물 상에 도전물질을 증착함으로써 스토리지전극(150)을 형성하는 제3 공정, 상기 스트리지전극 상에 고유전물질을 도포함으로써 유전체막(160)을 형성하는 제4 공정, 및 상기 유전체막 상에 도전물질을 증착함으로써 플레이트전극(170)을 형성하는 제5 공정으로 진행된다.
구체적으로, 상기 제3 절연층(140)의 두께는, 트랜지스터의 동작특성과, 후속 공정에서 형성되는 스토리지노드와 게이트전극의 도통방지, 및 자기정합적으로 형성될 스토리지노드 콘택의 크기를 고려하여 결정한다.
제 4 도의 스토리지노드 콘택용 마스크 패턴(56)을 사용하여 상기 제3 절연층(140)을 부분적으로 식각함으로써, 스토리지노드 콘택이 형성될 부분만 실리콘이 노출되고, 나머지 부분은 절연막이 도포되어 있으므로, 게이트전극과 스토리지노드의 전기적 도통을 방지하고, 스토리지노드 콘택을 자기정합적으로 형성할 수 있다.
상기 스토리지노드의 형태를 여러가지로 형성함으로써 이중스택(Double Stack)구조, 핀(Fin)구조, 스프레드 스택(Spread Stack)구조, 박스(Box)구조 및 원통전극(Cylinder Electrode)구조 등의 구조로 된 커패시터를 포함하는 DRAM 셀을 구현할 수 있다.
상술한 바와 같이, 본 발명은 트렌치를 이용하여 소자분리 영역을 형성하고, 활성영역을 비트라인이 지나가는 방향의 양 쪽에 형성하고, 비트라인 콘택이 형성될 부분에 돌출부(화성 탭; active tap)을 형성함으로써, 비트라인과 트랜지스터의 드레인이 측면으로 연결되는 것을 특징으로 하고 있다.
따라서, 종래에 비해, 비트라인을 소자분리막에 형성하므로 이중의 소자분리막 형성이 필요없어 공정을 단수화할 수 있으며, 비트라인 콘택을 비트라인에 자기정합적으로 형성할 수 있으므로, 비트라인 콘택을 형성하기 위한 사진공정을 생략할 수 있어 공정을 단순화할 수 있으며, 공정마진을 확보할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
Claims (12)
- 반도체기판에 형성된 돌출부를 갖는 활성영역; 상기 활성영역 이외의 영역에 형성된 소자분리막; 및 상기 탭의 측면과 부분적으로 접하고, 상기 소자분리막에 매몰된 비트라인을 포함하는 것을 특징으로 하는 매몰 비트라인 DRAM 셀.
- 제 1 항에 있어서, 상기 돌출부에는 트랜지스터의 드레인이 형성되어 있는 것을 특징으로 하는 매몰 비트라인 DRAM 셀.
- 제 1 항에 있어서, 상기 비트라인은 상기 활성영역의 길이 방향과 평행하도록 배치되어 있는 것을 특징으로 하는 매몰 비트라인 DRAM 셀.
- 반도체기판을 부분적으로 식각하여 돌출부를 갖는 활성영역을 형성하는 제1 공정; 식각된 부분을 절연물질로 매립하여 소자분리막을 형성하는 제2 공정; 상기 소자분리막을 부분적으로 식각하여, 상기 돌출부의 측면을 노출시키는 트렌치를 형성하는 제3 공정; 상기 트렌치에 도전물질을 매립하여 비트라인을 형성하는 제4 공정; 및 상기 비트라인 상에 절연물질을 층작하는 제5 공정을 포함하는 것을 특징으로 하는 매몰 비트라인 DRAM 셀 제조방법.
- 제 4 항에 있어서, 상기 트렌치는 상기 활성영역의 길이방향과 평행하도록 형성되는 것을 특징으로 하는 매몰 비트라인 DRAM 셀 제조방법.
- 제 4 항에 있어서, 상기 제1 공정 후, 상기 반도체기판을 산화시키는 공정을 더 포함하는 것을 특징으로 하는 매몰 비트라인 DRAM 셀 제조방법.
- 제 4 항에 있어서, 상기 제2 공정은, 활성영역이 형성되어 있는 결과물 전면에 절연물질을 도포하는 공정, CMP로 상기 절연물질을 에치백하여 상기 활성영역의 표면을 노출시키는 공정으로 진행되는 것을 특징으로 하는 매몰 비트라인 DRAM 셀 제조방법.
- 제 4 항에 있어서, 상기 제4 공정은 트렌치가 형성되어 있는 결과물 전면에 도전물질을 증착하는 공정, 상기 활성영역의 표면 아래까지 상기 도전물질을 에치백하는 공정으로 진행되는 것을 특징으로 하는 매몰 비트라인 DRAM 셀 제조방법.
- 제 4 항에 있어서, 상기 비트라인은 다결정실리콘으로 형성하는 것을 특징으로 하는 매몰 비트라인 DRAM 셀 제조방법.
- 제 4 항에 있어서, 상기 비트라인은 금속 또는 실리사이드로 형성하는 것을 특징으로 하는 매몰 비트라인 DRAM 셀 제조방법.
- 제 10 항에 있어서, 상기 제4 공정 전, 결과물 전면에 불순물 이온주입을 실시하는 것을 특징으로 하는 매몰 비트라인 DRAM 셀 제조방법.
- 제 4 항에 있어서, 상기 제5 공정은 비트라인이 형성되어 있는 결과물 전면에 절연물질을 도포하는 공정, 상기 활성영역이 노출되도록 상기 절연물질을 에치백하는 공정으로 진행되는 것을 특징으로 하는 매몰 비트라인 DRAM 셀 제조방법.
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