JP3648463B2 - トレンチキャパシタを備えたメモリセル及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はトレンチキャパシタを備えたメモリセル及びその製造方法に関する。前記トレンチキャパシタはサブストレート中に配置されており、かつ例えばDRAM(dynamic random access memory)中で選択トランジスタと一緒になってDRAM−メモリセルを形成することができる。
【0002】
【従来の技術】
メモリ構成素子、例えばDRAMはセルフィールド及び制御周辺部からなり、その際、セルフィールド中に1つのメモリセルが配置されている。
【0003】
DRAM−チップはメモリセルのマトリックスを有し、前記のメモリセルは行と列との形で配置されており、かつワードラインとビットラインとにより制御される。データをメモリセルから読み出すか又はデータをメモリセルに書き込むことは適当なワードラインとビットラインとの活性化により実施される。
【0004】
通常、1つのDRAM−メモリセルは1つのキャパシタと接続する1つのトランジスタを有する。トランジスタは、特にチャンネルにより相互に隔てられた2つの拡散領域からなり、前記のチャンネルはゲートにより制御される。電流の流れる方向に依存して、一方の拡散領域がドレイン領域として、他方の拡散領域がソース領域として表される。
【0005】
拡散領域の一方はビットラインと接続し、他方はキャパシタと接続し、ゲートはワードラインと接続している。適当な電圧をゲートに印加することで、トランジスタはチャンネルにより拡散領域間の電流がスイッチオン及びスイッチオフされるように制御される。
【0006】
メモリ構成素子の小型化が進むことにより、集積密度は次第に高められる。集積密度の向上は、メモリセルあたり利用されるサブストレート表面積が次第に減少することを意味する。
【0007】
利用される面積を有効に使用するために、選択トランジスタはバーティカルトランジスタとしてトレンチ内でトレンチキャパシタの上方に作成することができる。1つのトレンチキャパシタ及び1つのバーティカルトランジスタを備えた先行技術のメモリセルは、米国特許第5177576号明細書に記載されている。トレンチキャパシタ又はトランジスタの他の実施態様は、米国特許第5208657号明細書及び米国特許第5744386号明細書に記載されている。しかしながら、前記の実施態様の場合、バーティカルトランジスタのゲートがワードラインに接続されかつバーティカルトランジスタのドレイン−コンタクトがビットラインに接続するという問題が生じる。小型化が進む場合、この2つの接続に関して位置調整精度の要求がさらに高まる。絶縁トレンチ(STI)の形成の際に、この場合にトレンチの上方領域内に配置されるバーティカルトランジスタがその機能を損なうために、トレンチキャパシタのトレンチに密接しすぎて形成するのは好ましくなく、さらに高価なサブストレート表面を浪費しないために、絶縁トレンチ(STI)はトレンチキャパシタのトレンチから遠ざけすぎるのも好ましくないという付加的問題が生じる。
【0008】
【発明が解決しようとする課題】
本発明の課題は、集積能力に関して改善した、1つのトランジスタを使用するための1つのトレンチを備えたメモリセル及びその製造方法を提供することであった。
【0009】
【課題を解決するための手段】
メモリセルに関する前記課題は、
サブストレートと、トレンチと、該トレンチ中に形成されているトレンチキャパシタと、該トレンチキャパシタの構成部材としてトレンチの下方領域中に配置されている導電性トレンチ充填物と、バーティカル選択トランジスタとを有するメモリセルであって、
前記トレンチは、下方領域、上方領域及びトレンチ開口部を有し、かつサブストレート中に配置されており、
前記バーティカル選択トランジスタは、トレンチの上方領域のレベル内に配置されており、かつ下側ドープ領域、上側ドープ領域、誘電性層及びゲート電極からなり、
下側ドープ領域がトレンチの上方領域のレベル内で、サブストレート中のトレンチの横側に配置されており、
上側ドープ領域がサブストレート中のトレンの上方領域のレベル内で下側ドープ領域の上方に配置されており、かつ
誘電性層がトレンチの上方に配置されておりかつ内部開口部を有するメモリセルにおいて、
内部開口部が誘電性層を貫通して延びており、かつ誘電性層はトレンチ開口部を越えて横方向に突出するように構成されたメモリセルにより解決される。
【0010】
この場合、バーティカルトランジスタはトレンチの横の側面に配置された下側ドープ領域、上側ドープ領域及びその間にあるチャンネル領域により形成される。上側及び下側ドープ領域の(通常は電界効果トランジスタの場合、ソース領域とドレイン領域との厚さが接合深さ(Junction-Tiefe)として表される)接合深さ及びチャンネル領域の厚さは、例えば絶縁トレンチに対する距離により決定される。内部開口部を有する誘電性層を配置することにより、トレンチひいては開口部により露出されたトレンチ充填物が接触のためにアクセス可能である。ここで例えばバーティカルトランジスタのゲート電極を接続できる。トレンチ開口部を越えて突出する誘電性層の本発明による配置によって、この誘電性層はエッチマスクとして例えば絶縁トレンチのエッチングの際のエッチングマスクとして使用できる。この処置はバーティカルトランジスタの接合深さがリソグラフィー工程によって定義されず、誘電性層を用いてトレンチに対して自己整合的に実施できるという利点を有する。
【0011】
本発明のもう一つの実施態様は、誘電性層をサブストレート内へ凹設することを想定する。サブストレート内への誘電性層の凹設は、基板表面上で後続する層のためにわずかなトポロジーが存在するという利点を有する。それにより、後続する層のコンフォーマリティ及び均一性が改善される。さらに、平坦な表面が後続するフォトリソグラフィーによる照射工程のためにはより適している、それというのもこの場合に焦点深度はわずかな範囲内を有するだけであるためである。
【0012】
本発明のもう一つの有利な実施態様は、誘電性層が上方縁部を有し、サブストレートは1つのサブストレート面を有し、誘電性層の上方縁部はサブストレート面と同じ高さに配置されることを想定する。同じ高さの配置により層の段は回避される。この配置は例えばCMP工程(化学機械研磨)により製造することができる。
【0013】
さらに、誘電性層の他に絶縁トレンチが配置され、前記絶縁トレンチが絶縁体で充填されていることが有利である。絶縁トレンチ(STI)は隣り合うメモリセルを相互に絶縁するという課題を有する。この場合、誘電性層は絶縁トレンチのエッチングのためのエッチングマスクとして使用できることが特に有利である。それにより絶縁トレンチの自己整合的形成が可能であり、その際、絶縁トレンチの位置は達成可能なリソグラフィーの精度によるのではなく、誘電性層の位置により定義される。
【0014】
本発明のもう一つの有利な実施態様は、誘電性層の側方に基板中にドープ領域が配置されていることを想定する。誘電性層の側方のドープ領域はビットラインと接続されており、このビットラインはドープ領域上に延在する。さらに、このドープ領域は上側ドープ領域と接続している。それにより、有利にビットラインの少ない接続抵抗及び有利に少ないビットライン容量を示すメモリセルのコンパクトな配置が可能となる。
【0015】
本発明のもう一つの実施態様は、誘電性層の下方にゲート電極が配置されていることが想定される。このゲート電極はこの場合例えばメモリセルの選択トランジスタを制御する課題を有する。この場合、ゲート電極は誘電性層の下側に有利に配置されているため、誘電性層の内部の内部開口部を通してワードラインコンタクトを用いてワードラインと接続することができる。
【0016】
方法に関して、本発明の課題は
サブストレート中にトレンチを作成し、その際、トレンチのエッチングのための第1のマスクをサブストレート上に作成し、
トレンチキャパシタをトレンチ中に作成し、
トレンチ中にゲート電極を備えたバーティカル選択トランジスタを作成し、
トレンチの断面よりも大きな断面を有する拡張部が露出するように第1のマスクを拡張し、
サブストレート及びトレンチ内に配置されたゲート電極を拡張部により露出した領域内で凹陥させ、その際、凹陥部が作成され、
誘電性層を前記凹陥部中に作成する、
工程を有するメモリセルの製造方法により解決される。
【0017】
本発明による方法により、トレンチキャパシタ用のトレンチのエッチングのために使用したマスクを拡張し、凹陥部のエッチングのために使用する。マスクの拡張は、他のフォトリソグラフィーによる工程を必要とせず、自己整合的にすでに生じたトレンチの周囲に凹陥部を作成する、自己整合によるプロセスであるという利点を有する。
【0018】
1つの方法工程で、ドーパントをゲート電極中へ及び凹陥部の範囲内の基板中へ導入する。このプロセス工程により有利に基板中に上側ドープ領域が作成され、これはバーティカルトランジスタのソース領域もしくはドレイン領域として使用され、ビット線と接続することができる。
【0019】
もう一つの方法工程は、誘電性層を凹陥部中に析出させ、異方性エッチング工程で誘電性層からなる側面の周辺ウェブを作成することを想定する。この方法工程により自己整合的に凹陥部中に誘電性層が作成され、この層は内部開口部を有しかつそれによりトーラスの形に似ている。これは、位置調節精度を内容とする他のリソグラフィー工程を回避することができるという利点を有する。
【0020】
もう一つの方法工程は、第2のマスクをサブストレート上に配置し、構造化し、サブストレートを第2のマスクが構造化されている範囲内で露出させることを想定する。この措置により、第1のマスクを、引き続き絶縁トレンチを作成することができる範囲内で構造化する。この場合、第1のマスクの除去が例えば基板表面の範囲及び誘電性層の範囲を露出させる。
【0021】
もう一つの方法工程において、第1のマスク、第2のマスク及び側面の周辺ウェブが絶縁トレンチのエッチングの際に共通のマスクを形成する。それにより、絶縁トレンチを露出したサブストレート表面内にエッチングし、その際、第2のマスクのフォトリソグラフィーの位置調節精度が絶縁トレンチの位置精度を決定せず、誘電性層により自己整合される絶縁トレンチはトレンチキャパシタのトレンチから距離を置かれており、かつ基板内へ導入される拡散領域に対して著しく正確に調節可能な距離を有する。これはの著しく正確な接合深さの調節を可能にする。
【0022】
本発明の他の実施態様は引用形式請求項に記載されている。
【0023】
【実施例】
本発明を図面を用いて次の実施例により詳説する。
【0024】
図面中で同じ符号は同じ又は機能的に同じ素子を表す。
【0025】
図1にはサブストレート2中に作成されているトレンチ3を有するメモリセル1が示されている。サブストレート2はこの実施例においてシリコンからなり、これはホウ素、リン又はヒ素でドーピングされていてもよい。トレンチ3は下方領域4と上方領域6とを有する。トレンチ3の上方領域6では絶縁カラー8が配置されている。この絶縁カラー8は通常は酸化ケイ素からなる。さらに、サブストレート2上に第1のマスク5が存在し、このマスク5はトレンチ3のエッチングのためのエッチマスクとして利用する。このエッチマスク5は例えば窒化ケイ素からなる。この場合ボトル状(bottle-shaped)に構成されたトレンチ3の下方領域内のトレンチ壁にはキャパシタ誘電体が設置されている。通常、トレンチキャパシタ中のキャパシタ誘電体は酸化ケイ素、窒化ケイ素又は酸窒化ケイ素又はこれらの材料の任意の組合せからなる。付加的に、トレンチ3は導電性トレンチ充填物10で充填されている。導電性充填物10は例えばドープされたシリコンからなる。この導電性充填物10は内側のキャパシタ電極として用いられ、外側のサブストレート2は外側のキャパシタ電極として用いられる。
【0026】
図1に示したトレンチキャパシタの作成のための製造方法は、サブストレート2上にハードマスクとして第1のマスク5を析出させることよりなり、この場合、第1のマスク5は通常窒化ケイ素からなる。第1のマスク5の製造のために、例えばLPCVD法(low pressure chemical vapour deposition)が使用される。第1のマスク5を引き続き構造化し、トレンチ3のエッチングのためのエッチマスクとして使用する。トレンチ3のエッチング後に、この内部にキャパシタ誘電体を設置し、これは例えば熱酸化及びCVD法により作成することができる。次の方法工程で絶縁カラー8をトレンチ3の上方領域6内に作成する。この絶縁カラー8は酸化ケイ素からなり、これは通常CVD法により設置される。導電性トレンチ充填物10はこの実施例の場合には高ドープされたポリシリコンからなり、通常は同様にCVD法によりトレンチ3内に析出させる。
【0027】
図2に関して、図1から出発して導電性充填物10及び絶縁カラー8を凹陥させ、その結果これらはトレンチ3の上方領域6から除去される。
【0028】
図3には、トレンチ3の上方領域6内で露出するサブストレート2の窒化を実施する。この場合、窒化物層31が生じ、これは後にドーパント用の拡散バリアとして利用され、かつ電気的にはトンネル抵抗として機能する。
【0029】
さらに(図4)はトレンチ3の上方領域6内で導電性層7を作成する。この導電性層7は例えばドープされたポリシリコンからなり、これは1つの製造方法においてCVDプロセスによりトレンチ中に析出平坦化され、引き続き凹陥させ、その結果、図4に示した充填高さが達成される。導電性層7上のトレンチ3の上方領域6内に絶縁性カバー層9を配置する。絶縁性カバー層9は例えば酸化ケイ素からなり、CVDプロセスで析出させ、平坦化し、トレンチ中に凹陥させることができる。
【0030】
図5に関して、窒化物層31をトレンチ3の上方領域6から除去する。この場合窒化物層31は導電性層7及び絶縁性カバー層9の領域内では維持される。窒化物層31の除去は湿式化学的プロセスを用いて熱いリン酸を使用して行うことができる。
【0031】
図6には、トレンチ3の上方領域6内で露出したサブストレート2上にゲート酸化物11が形成される。これは例えば酸素含有雰囲気を用いる熱的プロセス工程において実施することができる。
【0032】
引き続き(図7)ゲート電極12をトレンチ3の上方領域6内に作成する。これは例えばドープしたポリシリコンのCVD析出により実施することができる。引き続き、析出されたポリシリコン層をCMP工程で平坦化し、サブストレート表面までトレンチ3中を凹陥させる。
【0033】
図8に関して、エッチングプロセスでマスク5を拡張し、その結果、トレンチ3の上方及びサブストレート2の上方の第1のマスク5中に拡張部13が生じる。このマスク5は例えば窒化物からなるため、酸化ケイ素並びに窒化ケイ素もほぼ同じエッチ速度でエッチングするリン酸又はHFEG(HF:フッ酸、EG:エチレングリコール)を使用して実施することができる。
【0034】
図9に関して、拡張部13をサブストレート及びトレンチに移す凹陥プロセス工程を実施し、その際、凹陥部14が生じる。凹陥部14は例えば異方性エッチングプロセスで実施することができる。
【0035】
図10において下側ドープ領域15及び上側ドープ領域16を作成する。下側ドープ領域15はこの場合、高ドープされた導電性層7からドーパントを外方拡散させることにより生じる。下側ドープ領域15は後にバーティカルトランジスタの下方のソース−ドレイン領域として使用される。上側ドープ領域16は例えば気相ドーピングを用いて作成する。この場合、ドーパントがサブストレート2中に達し、上側ドープ領域16が作成される。通常熱処理工程を用いて実施する下側ドープ領域15の外方拡散の際に、同様に上側ドープ領域16を外方拡散させることができ、その際、ドーピングにより場合により生じる結晶転位は回復させることができる。この熱処理工程は酸化性で実施するのが最適である。
【0036】
図11に関して、誘電性層17をサブストレート上及び凹陥部14中に析出させる。誘電性層17は例えば窒化ケイ素からなり、CVD法を用いて作成することができる。
【0037】
図12に関して、異方性エッチングプロセスを実施し、その際、側面の周辺ウェブ18が作成される(スペーサ形成)。その際この側面の周辺ウェブは凹陥部14中に配置されており、トーラスの形に似たリング状の構造体を示す。
【0038】
図13において、2つの隣り合うメモリセルが示されている。さらに、第2のマスク19がサブストレート上に配置され、構造化される。このマスク19は例えばフォトレジストからなる。
【0039】
図14に関して、第1のマスク5を第2のマスク19を用いて構造化する。このために、例えば異方性エッチング工程を使用する。第1のマスク5及び側面の周辺ウェブ18は窒化ケイ素からなるため、第1のマスク5も側面の周辺ウェブ18の一部も除去される。このエッチングプロセスの際に、サブストレート表面36が露出する露出表面20が生じる。
【0040】
さらに(図15)絶縁トレンチ21を露出した領域20内でサブストレート内へエッチングする。この場合、第1のマスク5、第2のマスク19及び側面の周辺ウェブ18がエッチングマスクとして用いられる。このエッチングは、シリコンをエッチングしかつその際に窒化ケイ素及びフォトレジストに対して選択的である物質及び方法を用いて実施することができる。
【0041】
図16に関して、フォトレジストを除去し、引き続き絶縁トレンチ21の側壁を酸化させ、絶縁トレンチ21を絶縁トレンチ充填物22で充填する。このために、例えばHDP法(高密度プラズマCVD)を実施することができる。HDP法の際に、酸化ケイ素が絶縁トレンチ21中の絶縁トレンチ充填物22として充填される。引き続きサブストレート表面36をCMP法(化学機械研磨)を用いて平坦化する。
【0042】
図17に関して、第1のマスク5及び側面の周辺ウェブ18の一部を除去する。第1のマスク5及び側面の周辺ウェブ18が窒化ケイ素からなるため、これらを熱いリン酸を用いてエッチングすることができる。この場合、サブストレート表面36が露出する。引き続き拡散酸化物(Streuoxide)を露出したサブストレート表面36上に配置し、ドーパント注入を実施し、その際、ビットラインドープ領域24をサブストレート2中に作成する。引き続き拡散酸化物を再び除去する。
【0043】
図18中でビットライン25をビットラインドープ領域24上に作成する。ビットライン25はこの実施例において下方のビットライン層27と上方のビットライン層28とからなる。下方のビットライン層はこの場合例えば高ドープされたポリシリコンからなり、上方のビットライン層28は例えばドープされたポリシリコンよりもわずかな層抵抗を有するタングステンからなり、その結果ビットラインは全体として低オームに形成されている。引き続き絶縁カバー層26をビットライン25の周囲に作成する。絶縁カバー層26は例えば窒化ケイ素からなる。
【0044】
引き続き(図19)、絶縁層29をサブストレート上に配置する。この場合、この絶縁層29はビットライン25及び平坦化された表面を覆う。この絶縁層29は例えば高ドープされたシリケートガラス(DPSG)からなり、熱処理工程で流動化する。絶縁層29中へトレンチをエッチングし、その中にワードラインコンタクト30を配置する。この場合ワードラインコンタクト30はワードラインから絶縁層29を通過しかつ側面の周辺ウェブ18を通過しゲート電極12にまで延びる。
【図面の簡単な説明】
【図1】本発明による方法のための原型として引用するトレンチキャパシタの断面図
【図2】図1において示したトレンチキャパシタから凹陥プロセスにより得られたトレンチキャパシタの断面図
【図3】本発明によるメモリセルを作成するための1つの製造工程での、図1からのトレンチキャパシタの上側領域の断面図
【図4】本発明によるメモリセルを作成するための1つの製造工程での、図1からのトレンチキャパシタの上側領域の断面図
【図5】本発明によるメモリセルを作成するための1つの製造工程での、図1からのトレンチキャパシタの上側領域の断面図
【図6】本発明によるメモリセルを作成するための1つの製造工程での、図1からのトレンチキャパシタの上側領域の断面図
【図7】本発明によるメモリセルを作成するための1つの製造工程での、図1からのトレンチキャパシタの上側領域の断面図
【図8】本発明によるメモリセルを作成するための1つの製造工程での、図1からのトレンチキャパシタの上側領域の断面図
【図9】本発明によるメモリセルを作成するための1つの製造工程での、図1からのトレンチキャパシタの上側領域の断面図
【図10】本発明によるメモリセルを作成するための1つの製造工程での、図1からのトレンチキャパシタの上側領域の断面図
【図11】本発明によるメモリセルを作成するための1つの製造工程での、図1からのトレンチキャパシタの上側領域の断面図
【図12】本発明によるメモリセルを作成するための1つの製造工程での、図1からのトレンチキャパシタの上側領域の断面図
【図13】メモリセルの製造方法で図12で示したメモリセルに後続する1つの製造工程での、隣り合う2つのメモリセルの断面図
【図14】メモリセルの製造方法で図12で示したメモリセルに後続する1つの製造工程での、隣り合う2つのメモリセルの断面図
【図15】メモリセルの製造方法で図12で示したメモリセルに後続する1つの製造工程での、隣り合う2つのメモリセルの断面図
【図16】メモリセルの製造方法で図12で示したメモリセルに後続する1つの製造工程での、隣り合う2つのメモリセルの断面図
【図17】メモリセルの製造方法で図12で示したメモリセルに後続する1つの製造工程での、隣り合う2つのメモリセルの断面図
【図18】メモリセルの製造方法で図12で示したメモリセルに後続する1つの製造工程での、隣り合う2つのメモリセルの断面図
【図19】メモリセルの製造方法で図12で示したメモリセルに後続する1つの製造工程での、隣り合う2つのメモリセルの断面図
【符号の説明】
1 メモリセル、 2 サブストレート、 3 トレンチ、 4 下方領域 6 上方領域、 10 トレンチ充填物、 15 下側ドープ領域、 16 上側ドープ領域、 17,18 誘電性層、 32 トレンチキャパシタ、 33内部開口部、 34 トレンチ開口部
Claims (11)
- サブストレート(2)と、トレンチ(3)と、該トレンチ(3)中に形成されているトレンチキャパシタ(32)と、該トレンチキャパシタ(32)の構成部材としてトレンチ(3)の下方領域(4)中に配置されている導電性トレンチ充填物(10)と、バーティカル選択トランジスタとを有するメモリセルであって、
前記トレンチ(3)は、下方領域(4)、上方領域(6)及びトレンチ開口部を有し、かつサブストレート(2)中に配置されており、
前記バーティカル選択トランジスタは、トレンチ(3)の上方領域(6)のレベル内に配置されており、かつ下側ドープ領域(15)、上側ドープ領域(16)、誘電性層(17)及びゲート電極(12)からなり、
下側ドープ領域(15)がトレンチ(3)の上方領域(6)のレベル内で、サブストレート(2)中のトレンチ(3)の横側に配置されており、
上側ドープ領域(16)がサブストレート(2)中のトレンチ(3)の上方領域(6)のレベル内で下側ドープ領域(15)の上方に配置されており、かつ
誘電性層(17)がトレンチ(3)の上方に配置されておりかつ内部開口部(33)を有するメモリセルにおいて、
内部開口部(33)が誘電性層(17)を貫通して延びており、かつ誘電性層(17)はトレンチ開口部(34)を越えて横方向に突出することを特徴とするメモリセル。 - 誘電性層(17)がサブストレート(2)内へ凹設されている、請求項1記載のメモリセル。
- 誘電性層(17)が上方縁部(35)を有し、サブストレート(2)はサブストレート表面(36)を有し、かつ誘電性層(17)の上方縁部はサブストレート表面(36)と同じ高さに配置されている、請求項2記載のメモリセル。
- 絶縁トレンチ(21)が誘電性層(17)に接しており、前記絶縁トレンチ(21)は絶縁トレンチ充填物(22)で充填されている、請求項1から3までのいずれか1項記載のメモリセル。
- ドーピングされたトレンチ(24)がサブストレート(2)内に配置されており、誘電性層(17)に接している、請求項1から4までのいずれか1項記載のメモリセル。
- 誘電性層(17)の下方にゲート電極(12)が配置されている、請求項1から5までのいずれか1項記載のメモリセル。
- サブストレート(2)中にトレンチ(3)を作成し、その際、トレンチ(3)のエッチングのための第1のマスク(5)をサブストレート(2)上に作成し、
トレンチキャパシタ(32)をトレンチ(3)中に作成し、
トレンチ(3)中にゲート電極(12)を備えたバーティカル型選択トランジスタを作成し、
トレンチの断面よりも大きな断面を有する拡張部(13)が露出するように第1のマスク(5)を拡張し、
サブストレート(2)及びトレンチ(3)内に配置されたゲート電極(12)を拡張部(13)により露出した領域内で凹陥させ、その際、凹陥部(14)が形成され、
誘電性層(17)を前記凹陥部(14)中に形成させる、
工程を有するメモリセルの製造方法。 - ドーパントを凹陥部(14)の領域内でサブストレート(2)内へ導入し、上側ドープ領域(16)を形成させる、請求項7記載の方法。
- 誘電性層(17)を凹陥部(14)内に析出させ、異方性エッチングプロセスを用いて誘電性層(17)からなる側面の周辺ウェブ(18)を形成させる、請求項7又は8記載の方法。
- 第2のマスク(19)をサブストレート(2)上に配置しかつ構造化し、前記サブストレートを隣り合うトレンチキャパシタの間にある領域(20)を露出させる、請求項7から9までのいずれか1項記載の方法。
- 第1のマスク(5)、第2のマスク(19)及び側面の周辺ウェブ(18)が絶縁トレンチ(21)のエッチングの際に共通のエッチングマスクを形成する、請求項10記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10027913.9 | 2000-05-31 | ||
DE10027913A DE10027913A1 (de) | 2000-05-31 | 2000-05-31 | Speicherzelle mit einem Grabenkondensator |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002016148A JP2002016148A (ja) | 2002-01-18 |
JP3648463B2 true JP3648463B2 (ja) | 2005-05-18 |
Family
ID=7644818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001159367A Expired - Fee Related JP3648463B2 (ja) | 2000-05-31 | 2001-05-28 | トレンチキャパシタを備えたメモリセル及びその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6420239B2 (ja) |
EP (1) | EP1160855A3 (ja) |
JP (1) | JP3648463B2 (ja) |
KR (1) | KR100419926B1 (ja) |
DE (1) | DE10027913A1 (ja) |
TW (1) | TW515049B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6576944B2 (en) * | 2000-12-14 | 2003-06-10 | Infineon Technologies Ag | Self-aligned nitride pattern for improved process window |
DE10113187C1 (de) * | 2001-03-19 | 2002-08-29 | Infineon Technologies Ag | Verfahren zur Herstellung eines Grabenkondensators einer Speicherzelle eines Halbleiterspeichers |
US6552382B1 (en) * | 2002-09-30 | 2003-04-22 | Intelligent Sources Development Corp. | Scalable vertical DRAM cell structure and its manufacturing methods |
US6660581B1 (en) * | 2003-03-11 | 2003-12-09 | International Business Machines Corporation | Method of forming single bitline contact using line shape masks for vertical transistors in DRAM/e-DRAM devices |
US6998666B2 (en) | 2004-01-09 | 2006-02-14 | International Business Machines Corporation | Nitrided STI liner oxide for reduced corner device impact on vertical device performance |
US20050285175A1 (en) * | 2004-06-23 | 2005-12-29 | International Business Machines Corporation | Vertical SOI Device |
US7078756B2 (en) * | 2004-12-06 | 2006-07-18 | International Business Machines Corporation | Collarless trench DRAM device |
US7371645B2 (en) * | 2005-12-30 | 2008-05-13 | Infineon Technologies Ag | Method of manufacturing a field effect transistor device with recessed channel and corner gate device |
KR100733703B1 (ko) * | 2006-08-29 | 2007-06-28 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
KR20100040455A (ko) * | 2008-10-10 | 2010-04-20 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
FR3021524A1 (fr) | 2014-06-02 | 2015-12-04 | Small Bone Innovations Internat | Tige d'ancrage metacarpien, notamment pour une prothese trapezo-metacarpienne |
US11171200B2 (en) | 2019-09-26 | 2021-11-09 | Texas Instruments Incorporated | Integrated circuits having dielectric layers including an anti-reflective coating |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US302204A (en) * | 1884-07-15 | bibby | ||
DE905771C (de) * | 1941-11-18 | 1954-03-04 | Huettenwerk Huckingen A G | Verfahren zur Herstellung eines Grundiermittels aus Steinkohlenteerpech und organischen Loesungsmitteln |
DE852396C (de) * | 1951-06-02 | 1952-10-13 | Gussstahlwerk Bochumer Ver Ag | Ausbildung der Zungenvorrichtung von Weichen fuer rueckbare Gleise |
DE884785C (de) * | 1952-01-23 | 1953-07-30 | Albert Glemser | Durch Anschluss an die Wasserleitung betriebene Kolben-Waeschepresse |
US4672410A (en) * | 1984-07-12 | 1987-06-09 | Nippon Telegraph & Telephone | Semiconductor memory device with trench surrounding each memory cell |
US5208657A (en) | 1984-08-31 | 1993-05-04 | Texas Instruments Incorporated | DRAM Cell with trench capacitor and vertical channel in substrate |
US4864375A (en) * | 1986-02-05 | 1989-09-05 | Texas Instruments Incorporated | Dram cell and method |
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US5183774A (en) * | 1987-11-17 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device |
JPH01171266A (ja) * | 1987-12-25 | 1989-07-06 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
US4958212A (en) * | 1988-12-30 | 1990-09-18 | Texas Instruments Incorporated | Trench memory cell |
US5162250A (en) * | 1989-06-30 | 1992-11-10 | Texas Instruments, Incorporated | Method for interconnecting a filament channel transistor with a wordline conductor |
JPH0414868A (ja) | 1990-05-09 | 1992-01-20 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
KR940006679B1 (ko) * | 1991-09-26 | 1994-07-25 | 현대전자산업 주식회사 | 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 |
US5641694A (en) | 1994-12-22 | 1997-06-24 | International Business Machines Corporation | Method of fabricating vertical epitaxial SOI transistor |
US6207494B1 (en) * | 1994-12-29 | 2001-03-27 | Infineon Technologies Corporation | Isolation collar nitride liner for DRAM process improvement |
US5576566A (en) * | 1995-04-13 | 1996-11-19 | International Business Machines Corporation | Semiconductor trench capacitor cell having a buried strap |
US5937296A (en) * | 1996-12-20 | 1999-08-10 | Siemens Aktiengesellschaft | Memory cell that includes a vertical transistor and a trench capacitor |
US5915175A (en) * | 1997-06-27 | 1999-06-22 | Siemens Aktiengesellschaft | Mitigation of CMP-induced BPSG surface damage by an integrated anneal and silicon dioxide deposition |
US5831301A (en) * | 1998-01-28 | 1998-11-03 | International Business Machines Corp. | Trench storage dram cell including a step transfer device |
US6225158B1 (en) * | 1998-05-28 | 2001-05-01 | International Business Machines Corporation | Trench storage dynamic random access memory cell with vertical transfer device |
TW385542B (en) * | 1998-07-31 | 2000-03-21 | Siemens Ag | Method for making deep trench capacitor by two stage ion implantment |
DE19844997A1 (de) * | 1998-09-30 | 2000-04-13 | Siemens Ag | Vertikaler Feldeffekttransistor mit innenliegendem Gate und Herstellverfahren |
US6140175A (en) * | 1999-03-03 | 2000-10-31 | International Business Machines Corporation | Self-aligned deep trench DRAM array device |
TW439267B (en) * | 1999-11-29 | 2001-06-07 | Winbond Electronics Corp | Fabricating method of bottom electrode for buried type capacitor |
US6150670A (en) * | 1999-11-30 | 2000-11-21 | International Business Machines Corporation | Process for fabricating a uniform gate oxide of a vertical transistor |
TW426947B (en) * | 1999-12-09 | 2001-03-21 | Mosel Vitelic Inc | Method of producing trench capacitor |
DE10011889A1 (de) * | 2000-03-07 | 2001-09-20 | Infineon Technologies Ag | Speicherzelle mit Graben und Verfahren zu ihrer Herstellung |
DE10024876A1 (de) * | 2000-05-16 | 2001-11-29 | Infineon Technologies Ag | Vertikaler Transistor |
US6309924B1 (en) * | 2000-06-02 | 2001-10-30 | International Business Machines Corporation | Method of forming self-limiting polysilicon LOCOS for DRAM cell |
TW466684B (en) * | 2000-09-29 | 2001-12-01 | United Microelectronics Corp | Method for forming deep trench capacitor under shallow trench isolation structure |
-
2000
- 2000-05-31 DE DE10027913A patent/DE10027913A1/de not_active Ceased
-
2001
- 2001-04-27 EP EP01110456A patent/EP1160855A3/de not_active Withdrawn
- 2001-05-28 JP JP2001159367A patent/JP3648463B2/ja not_active Expired - Fee Related
- 2001-05-29 TW TW090112880A patent/TW515049B/zh not_active IP Right Cessation
- 2001-05-31 KR KR10-2001-0030336A patent/KR100419926B1/ko not_active IP Right Cessation
- 2001-05-31 US US09/871,010 patent/US6420239B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW515049B (en) | 2002-12-21 |
EP1160855A3 (de) | 2006-06-28 |
KR100419926B1 (ko) | 2004-02-25 |
JP2002016148A (ja) | 2002-01-18 |
US20020004271A1 (en) | 2002-01-10 |
DE10027913A1 (de) | 2001-12-13 |
US6420239B2 (en) | 2002-07-16 |
EP1160855A2 (de) | 2001-12-05 |
KR20010109198A (ko) | 2001-12-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040624 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040901 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040906 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041215 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050214 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |