KR20100040455A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 연결배선의 저항을 낮추고 반도체 기판과 같은 열팽창계수를 갖도록 할 수 있는 반도체 소자의 제조방법에 관한 것으로, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 다수의 비아를 통해 서로 연결된 하부 금속배선과 상부 금속배선을 포함한 반도체 기판 상에 질화막을 형성하는 단계와, 상기 반도체 기판의 TSV 영역에 트렌치를 형성하는 단계와, 상기 트렌치에 소정의 물질을 매립하여 실리콘막을 형성하는 단계와, 상기 실리콘막을 노출시키는 포토레지스트 패턴을 이용하여 노출된 상기 실리콘막에 불순물을 이온주입하는 단계와, 상기 실리콘막에 레이져 어닐링 공정을 선택적으로 수행하여 상기 실리콘막을 이루는 불순물만이 확산되는 단계를 포함하는 것을 특징으로 한다.
레이져 어닐링 공정, TSV
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 연결배선의 저항을 낮추고 반도체 기판과 같은 열팽창계수를 갖도록 할 수 있는 반도체 소자의 제조방법에 관한 것이다.
집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택에 대한 다양한 기술들이 개발되고 있다. 반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via;이하, TSV)를 이용한 구조가 제안되었다. TSV를 이용한 스택 패키지는 칩 내에 TSV를 형성해서 TSV에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이며, 그 제작 과정은 다음과 같다.
웨이퍼 레벨에서 각 칩의 소정 부위에 수직 홀을 형성하고 수직 홀의 표면에 절연막을 형성한다. 절연막 상에 씨드 실리콘막을 형성한 상태로, 수직 홀 내에 전해도금 공정을 통해 전해 물질, 즉, 금속을 매립해서 TSV를 형성한다. 이어서, 웨이퍼의 후면(backside)을 백그라인딩(back grinding)하여 TSV를 노출시킨다. 이후, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 TSV를 이용해서 수직으로 쌓아 올린다. 그런다음, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅해서 스택 패키지 제작을 완성한다.
하지만, 이와 같은 TSV를 이용한 스택 패키지에 있어서, 종래에는 수직 홀의 매립시, 전해 물질, 즉, 구리를 매립해서 TSV를 형성하였는데, 이 과정에서 열이 발생하게 되는데, 이는 실리콘과 구리의 열팽창 계수 차이로 크랙이 발생하고 접합 신뢰성이 크게 훼손시키는 요인으로 작용하게 된다.
따라서, 본 발명은 연결배선의 저항을 낮추고 반도체 기판과 같은 열팽창계수를 갖도록 할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 다수의 비아를 통해 서로 연결된 하부 금속배선과 상부 금속배선을 포함한 반도체 기판 상에 질화막을 형성하는 단계와, 상기 반도체 기판의 TSV 영역에 트렌치를 형성하는 단계와, 상기 트렌치에 소정의 물질을 매립하여 실리콘막을 형성하는 단계와, 상기 실리콘막을 노출시키는 포토레지스트 패턴을 이용하여 노출된 상기 실리콘막에 불순물을 이온주입하는 단계와, 상기 실리콘막에 레이져 어닐링 공정을 선택적으로 수행하여 상기 실리콘막을 이루는 불순물만이 확산되는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 레이져 어닐링 공정을 통하여 선택적으로 TSV 실리콘만 불순물이 환산되어 연결배선(interconnection line)의 저항을 낮추며, 동시에 실리콘 기판과 폴리실리콘 TSV 와 같은 열팽창계수를 갖도록 할 수 있는 효과를 가진다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
도 1a 내지 1f는 본 발명의 반도체 소자의 제조방법을 나타내는 도면으로, 공정 순서에 따라 도시되어있다.
우선, 도 1a를 참조하면, TSV 형성 영역들을 갖는 상부 금속배선(112)과 하부 금속배선(114)을 포함하는 반도체 기판(100) 상에 질화막(PE-nitride)(110)을 형성한다. 여기서, 상부 금속배선(112)과 하부 금속배선(114)은 다수의 비아(116)들로 연결되어 있다.
또한, 하부 금속배선(114)과 반도체 기판(100) 사이에는 PMD층(Pre Metal Dielectric Layer: 102)이 형성되어 있다. 그리고, 상부 금속배선(112)과 하부 금 속배선(114) 사이에는 제 1 IMD층(Inter Metal Dielectric Layer: 104)이 형성되어 있고, 제 1 IMD(104) 상부에는 제 2 IMD층(106)이 상부 금속배선(112)과 더불어 형성되어 있다.
이후, 포토레지스트를 노광 및 현상해서 TSV 형성 영역들을 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 식각마스크로 이용해서 노출된 TSV 형성 영역들을 식각하여 트렌치(120)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 식각 공정에 따라 식각마스크로 사용한 포토레지스트 패턴을 제거한다. 그리고, 전해 물질의 확산을 방지하기 위해 트렌치(120)의 표면에 절연막(122)을 형성하게 된다. 여기서, 절연막(122)은 고온의 건식 산화 및 습식 산화 공정에 의한 산화막 또는 질화막을 사용하여 형성한다.
그런다음, 절연막(122) 및 트렌치(120)를 포함한 반도체 기판(100) 전면에 폴리실리콘 또는 A-Si를 PECVD방법으로 증착하여 트렌치(120)를 매립한 후, 화학기계적연마(CMP) 공정을 통해 절연막(122)이 노출되도록 평탄화시켜 실리콘막(124)을 형성한다.
이후로, 도 1c에 도시된 바와 같이, 포토레지스트를 노광 및 현상해서 TSV 형성 영역들 즉, 실리콘막(124)을 노출시키는 포토레지스트 패턴(126)을 형성하고, 포토레지스트 패턴(126)을 이온주입 마스크로 이용해서 노출된 실리콘막(124) 내부에 불순물을 이온주입한다. 여기서, 불순물로 보론(Boron)과 같은 3족, 5족 원소를 사용할 수 있으며, 11B+ 15~350 KeV의 에너지로 이온주입 공정을 진행할 수 있다.
이어, 도 1d에 도시된 바와 같이, 액티베이션을 위해 레이져 어닐링(Eximer laser annealing) 공정을 실리콘막(124)에 수행하여 선택적으로 실리콘막(124)을 이루는 불순물만이 확산되도록 한다. 이때, 레이져 어닐링의 공정조건은 1000~1500nm의 파장, 2J/cm2~10J/cm2의 에너지이다.
여기서, 레이져 어닐링 공정은 종래의 RTP(Rapid thermal process)와 달리 실리콘막(124)만 선택적으로 어닐링이 가능하기 때문에 금속배선 및 산화막이 열화되지 않는다. 이를 통해, 하부 금속배선(114) 및 상부 금속배선(112)의 저항을 낮춤과 동시에, 종래의 TSV와 같은 CTE(Coefficient of thermal expension)을 가질 수 있다.
이후, 도 1e에 도시된 바와 같이, 상부 금속배선(112)이 형성된 부분의 질화막(110)과 절연막(122)을 선택적으로 식각하여 상부 금속배선(112)의 일부가 드러나는 패드 오픈부(130)를 형성한다.
이어서, 도 1f에 도시된 바와 같이, 패드 오픈부(130)에 금속을 매립하고, 잔여 포토레지스트를 제거하여 실리콘막(124)과 범프 패드(미도시)를 연결하기 위한 재배포층(Redistribution layer)(132)을 형성합니다.
이후, 도면에는 도시하지 않았지만 공지된 후속 공정을 실시하여 반도체 소자를 완성한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설 명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 1f는 본 발명의 반도체 소자의 제조방법을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체 기판 102: PMD층
104: 제 1 IMD층 106: 제 2 IMD층
110: 질화막 112: 상부 금속배선
114: 하부 금속배선 120: 트렌치
122: 절연막 124: 실리콘막
126: 포토레지스트 패턴 130: 패드 오픈부
132: 재배포층
Claims (8)
- 다수의 비아를 통해 서로 연결된 하부 금속배선과 상부 금속배선을 포함한 반도체 기판 상에 질화막을 형성하는 단계와,상기 반도체 기판의 TSV 영역에 트렌치를 형성하는 단계와,상기 트렌치에 소정의 물질을 매립하여 실리콘막을 형성하는 단계와,상기 실리콘막을 노출시키는 포토레지스트 패턴을 이용하여 노출된 상기 실리콘막에 불순물을 이온주입하는 단계와,상기 실리콘막에 레이져 어닐링 공정을 선택적으로 수행하여 상기 실리콘막을 이루는 불순물만이 확산되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 상부 금속배선이 형성된 부분의 질화막과 절연막을 선택적으로 식각하여 상기 상부 금속배선의 일부를 노출시키는 패드 오픈부를 형성하는 단계와,상기 패드 오픈부에 금속을 매립하여 재배포층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 반도체 기판은상기 하부 금속배선과 반도체 기판 사이에 형성된 PMD층과,상부 금속배선과 하부 금속배선 사이에 형성된 제 1 IMD층과,상기 제 1 IMD층 상부에 상기 상부 금속배선과 더불어 형성된 제 2 IMD층을 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 트렌치를 형성한 후,상기 트렌치의 표면에 절연막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 절연막은 산화막 또는 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 실리콘막은 폴리실리콘 또는 A-Si를 PECVD방법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 불순물 이온주입 단계는 3족 또는 5족 원소를 이용하여 11B+ 15~350 KeV의 에너지로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,레이져 어닐링의 공정조건은 1000~1500nm의 파장, 2J/cm2~10J/cm2의 에너지인 것을 특징으로 하는 반도체 소자의 제조방법.
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