KR101113327B1 - 관통전극을 갖는 반도체소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 관통전극을 갖는 반도체소자는, 기판과, 기판 내에 배치되는 관통전극과, 관통전극 및 기판 위에 배치되는 확산방지층과, 확산방지층 위에 배치되는 절연층과, 절연층 내에 배치되는 금속배선층과, 그리고 절연층 내에서 금속배선층과 관통전극 사이에 배치되며, 관통전극과 확산방지층이 접촉되지 않도록 관통전극의 단면적보다 넓은 단면적을 갖는 비아컨택을 구비한다.
관통전극, TSV(Through Silicon Via), 확산방지층, 구리 팽창

Description

관통전극을 갖는 반도체소자 및 그 제조방법{Semiconductor device having through via and method of fabricating the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 관통전극(TV; Through Via)을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
최근 작은 크기의 고기능성 휴대용 전자기기 수요의 급증에 따라 기존에 사용되던 수평구조의 2차원 칩의 크기를 줄이는 것은, 전기배선의 신호지연 증가로 한계에 도달하고 있는 실정이다. 이와 같은 문제를 해결하기 위해 칩들을 수직으로 적층한 후, 수평구조의 긴 신호배선을 짧은 수직배선으로 만들어 신호지연을 최소화하는 3차원 칩 적층기술이 최근 각광받고 있다. 3차원 칩을 제작하기 위해서는 다양한 공정 기술들이 필요한데, 일 예로 수직으로 적층되어 있는 웨이퍼들 또는 칩들 사이를 관통전극(through via)을 만들어 전기적으로 연결하는 관통전극 기술이 대표적인 기술이라고 할 수 있다.
도 1은 일반적인 관통전극을 갖는 반도체소자를 나타내 보인 단면도이다. 도 1을 참조하면, 실리콘과 같은 기판(102) 내에 관통전극(104)이 배치된다. 비록 도면상에는 관통전극(104)이 기판(102) 내에 삽입되어 있는 것으로 나타내었지만, 후 속 공정에서 기판(102)의 일부는 관통전극(104)이 드러나도록 제거될 수 있다. 일 예에서, 관통전극(104)은 구리(Cu)막으로 이루어진다. 관통전극(104) 및 기판(102) 위에는 절연층(106)이 배치되고 절연층(106) 내에는 비아컨택(108, 110) 및 금속배선층(112, 114)이 배치된다. 최하부의 비아컨택(108)은 관통전극(104)과 연결되도록 배치되고, 최상부의 금속배선층(114) 위에는 패시베이션(passivation)층(116)이 배치된다. 관통전극(104)과 절연층(106) 사이에는 확산방지막(118)이 배치된다. 이 확산방지막(118)은 관통전극(104)의 금속 성분, 예컨대 구리 원자나 구리 이온이 다른 반도체칩으로 확산되는 것을 방지하기 위한 것으로서, 통상적으로 질화막으로 형성한다.
확산방지막(118)을 질화막으로 형성하는 경우, 질화막의 증착시 공정온도는 대략 400℃이다. 그런데 이 온도에서는 관통전극(104)을 구성하는 구리(Cu)가 팽창하는 현상을 나타내는 것으로 알려져 있다. 따라서 후속 공정을 진행하는 과정에서의 구리(Cu)의 팽창과 수축 현상에 의해, 도면에서 "A"로 나타낸 바와 같이, 관통전극(104)과 확산방지막(118)이 접촉하고 있는 부분에서 두 막이 서로 이격되는 현상이 발생하고 있다. 또한 관통전극(104)과 확산방지막(118) 사이의 큰 응력으로 인해 확산방지막(118)에 크랙(crack)이 발생할 수 있으며, 이 크랙은 금속배선층(112, 114)까지 전파되어 소자의 안정성을 크게 저하시키는 원인으로 작용할 수 있다.
본 발명이 해결하고자 하는 과제는, 관통전극과 확산방지막이 이격되거나 확산방지막 내에 크랙이 발생하는 현상을 억제할 수 있도록 하는 관통전극을 갖는 반도체소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 상기와 같은 관통전극을 갖는 반도체소자를 제조하는 방법을 제공하는 것이다.
본 발명의 일 예에 따른 관통전극을 갖는 반도체소자는, 기판과, 기판 내에 배치되는 관통전극과, 관통전극 및 기판 위에 배치되는 확산방지층과, 확산방지층 위에 배치되는 절연층과, 절연층 내에 배치되는 금속배선층과, 그리고 절연층 내에서 금속배선층과 관통전극 사이에 배치되며, 관통전극과 확산방지층이 접촉되지 않도록 관통전극의 단면적보다 넓은 단면적을 갖는 비아컨택을 구비한다.
상기 관통전극은 구리막으로 이루어지고, 확산방지층은 질화막으로 이루어질 수 있다.
본 발명의 일 예에 따른 관통전극을 갖는 반도체소자의 제조방법은, 기판 내에 관통전극 형성을 위한 홀을 형성하는 단계와, 홀 내부가 채워지도록 금속막을 증착하는 단계와, 기판 표면이 노출되도록 금속막에 대한 평탄화를 수행하여 상호 절연된 관통전극들을 형성하는 단계와, 관통전극들 및 기판 위에 확산방지층을 형성하는 단계와, 확산방지층 위에 절연층을 형성하는 단계와, 절연층 및 확산방지층 의 일부를 제거하여 관통전극 표면과 관통전극을 둘러싸는 기판 표면을 노출시키는 비아컨택홀을 형성하는 단계와, 그리고 비아컨택홀을 도전막으로 채워 관통전극의 단면적보다 넓은 단면적을 갖는 비아컨택을 형성하는 단계를 포함한다.
상기 평탄화를 수행한 후 확산방지층을 형성하기 전에 관통전극에 대한 열처리를 수행하는 단계를 더 포함할 수 있다. 이 경우 상기 열처리는 확산방지층 형성시의 공정온도보다 높은 온도로 수행한다.
본 발명의 다른 예에 따른 관통전극을 갖는 반도체소자의 제조방법은, 기판 내에 관통전극 형성을 위한 홀을 형성하는 단계와, 홀 내부가 채워지도록 금속막을 증착하는 단계와, 기판 표면이 노출되도록 금속막에 대한 평탄화를 수행하여 상호 절연된 관통전극들을 형성하는 단계와, 상호 절연된 관통전극들에 대해 열처리를 수행하는 단계와, 열처리를 수행한 후에 관통전극들 및 기판 위에 확산방지층을 형성하는 단계와, 확산방지층 위에 절연층을 형성하는 단계와, 절연층 및 확산방지층의 일부를 제거하여 관통전극 표면과 관통전극을 둘러싸는 기판 표면을 노출시키는 비아컨택홀을 형성하는 단계와, 비아컨택홀을 도전막으로 채워 비아컨택을 형성하는 단계를 포함한다.
상기 상호 절연된 관통전극들에 대해 열처리를 수행하는 단계는, 확산방지층 형성시의 공정온도보다 높은 온도로 수행한다.
상기 관통전극은 구리막으로 형성하고, 상기 확산방지막은 질화막으로 형성할 수 있다. 이 경우 상기 구리막으로 이루어진 관통전극에 대한 열처리는 400℃ 내지 500℃의 온도에서 수행한다.
본 발명에 따르면, 금속배선층과 관통전극을 연결하는 비아컨태의 단면적을 관통전극의 단면적보다 넓게 형성함으로써, 관통전극과 금속배선층 사이의 접촉을 없앨 수 있으며, 그 결과 확산방지층 형성과정에서의 관통전극의 팽창 및 수축에 따른 관통전극과 확산방지층의 분리 현상이 발생되지 않는다. 또한 관통전극 형성을 위한 평탄화를 수행하고 확산방지층을 형성하기 전에 관통전극에 대한 열처리를 수행함으로써 후속 확산방지층 형성시 온도로 인한 관통전극의 팽창 및 수축의 정도를 감소시킬 수 있으며, 이에 따라 관통전극과 확산방지층이 분리되는 현상을 억제할 수 있다는 이점이 제공된다.
도 2는 본 발명의 일 예에 따른 관통전극을 갖는 반도체소자를 나타내 보인 단면도이다. 도 2를 참조하면, 실리콘과 같은 기판(202) 내에 관통전극(204)이 배치된다. 비록 도면상에는 관통전극(204)이 기판(202) 내에 삽입되어 있는 것으로 나타내었지만, 후속 공정에서 기판(202)의 일부는 관통전극(204)이 드러나도록 제거될 수 있다. 일 예에서, 관통전극(204)은 구리(Cu)막으로 이루어진다. 관통전극(204) 위에는 제1 비아컨택(208)이 배치되고, 제1 비아컨택(208) 주변의 기판(202) 위에는 확산방지막(218)이 배치된다. 확산방지막(218)은 관통전극(204)의 금속 성분, 예컨대 구리 원자나 구리 이온이 다른 반도체칩으로 확산되는 것을 억제하며, 일 예에서 질화막으로 이루어질 수 있다.
도면에서 "B"로 강조한 바와 같이, 관통전극(204)과 접하는 제1 비아컨 택(208)의 표면 단면적은 관통전극(204)의 단면적보다 크다. 즉 관통전극(204)의 상부 표면은 모두 제1 비아컨택(208)에 접촉되고, 따라서 확산방지막(218)과는 중첩되지 않는다. 따라서 열처리 과정에서 관통전극(204)을 구성하는 금속막의 팽창 및 수축에 의한 관통전극(204)과 확산방지막(218)의 분리 현상이 발생할 여지가 없다.
제1 비아컨택(208) 위에는 제1 금속배선층(212)이 배치된다. 따라서 관통전극(204)과 제1 금속배선층(212)은 제1 비아컨택(208)에 의해 전기적으로 연결된다. 제1 금속배선층(212) 위에는 제2 금속배선층(214)이 배치되는데, 제1 금속배선층(212)과 제2 금속배선층(214)은 그 사이에 배치되는 제2 비아컨택(210)에 의해 상호 전기적으로 연결된다. 제1 비아컨택(208), 제1 금속배선층(212), 제2 비아컨택(210), 및 제2 금속배선층(214)은 절연층(206)에 의해 둘러싸인다. 비록 도면상에는 절연층(206)이 단층 구조로 도시되어 있지만, 실질적으로는 복수의 다층 구조일 수도 있다는 것은 당연하다. 제2 금속배선층(214) 위에는 패시베이션층(216)이 배치된다.
도 3 내지 도 6은 본 발명의 일 예에 따른 관통전극을 갖는 반도체소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 3을 참조하면, 실리콘기판과 같은 기판(202)에 관통전극 형성을 위한 홀(hole)(203)을 형성한다. 다음에, 비록 도면에 나타내지는 않았지만, 장벽금속층(미도시)을, 예컨대 탄탈륨(Ta)막으로 형성한 후에 금속 시드(seed), 예컨대 구리(Cu) 시드를 증착한다. 구리(Cu) 시드의 증착은 스퍼터링(sputtering) 방법을 사용하여 수행할 수 있다. 다음에 구리(Cu) 시드를 이용하여 홀(203) 내부가 채워지도록 구리(Cu)막(205)을 증착한다. 구리(Cu)막(205)의 증착은 전기도금(electroplating) 방법을 사용하여 수행할 수 있다. 다음에 도면에서 화살표(301)로 나타낸 바와 같이, 구리(Cu)막(205)에 대한 열처리(annealing)를 수행하여 구리(Cu)막(205)의 특성을 개선시킨다. 열처리는 대략 100℃의 온도에서 수행한다.
도 4를 참조하면, 구리(Cu)막(205)에 대한 평탄화를 수행하여 기판(202)에 삽입된 형태의 관통전극(204)을 형성한다. 이에 따라 관통전극(204)은 인접하는 다른 관통전극과 격리되어 배치된다. 평탄화는 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing) 방법을 사용하여 수행할 수 있다. 다음에 기판(202) 및 관통전극(204) 위에 확산방지막(218)을 형성하고, 그 위에 절연층(206)을 형성한다. 확산방지막(218)은 대략 400℃의 공정온도에서 질화막을 증착함으로써 형성할 수 있다.
본 실시예에 있어서, 비록 도면에 나타내지는 않았지만, 관통전극(204)을 형성한 후 확산방지막(218)을 형성하기 전에 관통전극(204)에 대한 열처리를 수행할 수 있다. 이 열처리는 확산방지막(218) 증착시의 공정온도와 같거나 높은 온도로 수행한다. 일 예에서 확산방지막(218)으로 대략 400℃의 공정온도에서 증착되는 질화막을 사용할 경우 열처리는 대략 400℃ 내지 500℃의 온도에서 수행한다. 이와 같이 확산방지막(218)을 증착하기 전에 확산방지막(218) 증착시의 공정온도와 같거나 높은 온도로 열처리를 수행함으로써, 관통전극(204)은 팽창되었다가, 열처리가 종료되어 온도가 내려가면 다시 수축한다. 이때 상온 수준으로의 수축은 일어나지 않으며, 단지 일부 탄성적인 부분에 대해서만 수축되는 현상이 발생한다. 따라서 후속의 확산방지막(218) 형성시의 공정온도로 인해 관통전극(204)이 팽창되지만, 관통전극(204) 전체적인 팽창은 일어나지 않으며 이전에 수축이 이루어졌던 일부 탄성적인 부분에 대해서만 팽창이 일어난다. 또한 확산방지막(218)을 형성한 후에 수축 현상이 발생되더라도, 그 수축되는 정도는 미미해진다.
도 5를 참조하면, 절연층(206) 및 확산방지층(218)의 일부를 제거하여 관통전극(204)의 상부면을 노출시키는 비아컨택홀(207)을 형성한다. 이때 비아컨택홀(207)의 단면적(S2)은 관통전극(204)의 상부 노출면의 단면적(S1)보다 크게 형성되도록 한다. 이에 따라 비아컨택홀(207)을 통해 관통전극(204)의 상부면과 관통전극(204)을 둘러싸는 기판(202)의 일부 표면도 노출된다.
도 6을 참조하면, 비아컨택홀(207) 내부가 채워지도록 도전막을 증착한 후에 절연층(206) 표면이 노출되도록 평탄화를 수행하여 제1 비아컨택(212)을 형성한다. 도 5를 참조하여 설명한 바와 같이, 비아컨택홀(207)의 단면적이 관통전극(204)의 상부면 단면적보다 크게 형성되었으므로, 관통전극(212)에 접하는 제1 비아컨택(212) 하부면의 단면적이 관통전극(212)의 상부면 단면적보다 크게 되고, 그 결과 관통전극(204)과 확산방지막(218)은 상호 접하지 않게 된다. 이와 같이 제1 비아컨택(212)을 형성한 후에는, 도 2에 나타낸 바와 같이, 통상의 방법을 사용하여 제1 금속배선층(212), 제2 비아컨택(210), 제2 금속배선층(214), 절연층(206) 및 패시베이션층(216)을 형성한다.
도 7 내지 도 11은 본 발명의 다른 예에 따른 관통전극을 갖는 반도체소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 7을 참조하면, 실리콘기판과 같은 기판(302)에 관통전극 형성을 위한 홀(hole)(303)을 형성한다. 다음에, 비록 도면에 나타내지는 않았지만, 장벽금속층(미도시)을, 예컨대 탄탈륨(Ta)막으로 형성한 후에 금속 시드(seed), 예컨대 구리(Cu) 시드를 증착한다. 구리(Cu) 시드의 증착은 스퍼터링(sputtering) 방법을 사용하여 수행할 수 있다. 다음에 구리(Cu) 시드를 이용하여 홀(203) 내부가 채워지도록 구리(Cu)막(305)을 증착한다. 구리(Cu)막(305)의 증착은 전기도금(electroplating) 방법을 사용하여 수행할 수 있다.
도 8을 참조하면, 구리(Cu)막(305)에 대한 평탄화를 수행하여 기판(302)에 삽입된 형태의 관통전극(304)을 형성한다. 이에 따라 관통전극(304)은 인접하는 다른 관통전극과 격리되어 배치된다. 평탄화는 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing) 방법을 사용하여 수행할 수 있다. 다음에 도면에서 화살표(801)로 나타낸 바와 같이, 관통전극(304)에 대한 열처리(annealing)를 수행한다. 이 열처리는 후속의 확산방지막 증착시의 공정온도와 같거나 높은 온도로 수행한다. 일 예에서 확산방지막으로 대략 400℃의 공정온도에서 증착되는 질화막을 사용할 경우 열처리는 대략 400℃ 내지 500℃의 온도에서 수행한다. 이와 같이 확산방지막을 증착하기 전에 확산방지막 증착시의 공정온도와 같거나 높은 온도로 열처리를 수행함으로써, 관통전극(304)은 팽창되었다가, 열처리가 종료되어 온도가 내려가면 다시 수축한다. 이때 상온 수준으로의 수축은 일어나지 않으며, 단지 일부 탄성적인 부분에 대해서만 수축되는 현상이 발생한다. 따라서 후속의 확산방지 막(318) 형성시의 공정온도로 인해 관통전극(304)이 팽창되지만, 관통전극(304) 전체적인 팽창은 일어나지 않으며 이전에 수축이 이루어졌던 일부 탄성적인 부분에 대해서만 팽창이 일어난다. 또한 확산방지막(318)을 형성한 후에 수축 현상이 발생되더라도, 그 수축되는 정도는 미미하며, 그 결과 후속의 확산방지막과의 분리 현상의 발생이 억제된다.
도 9를 참조하면, 기판(302) 및 관통전극(304) 위에 확산방지막(318)을 형성하고, 그 위에 절연층(306)을 형성한다. 확산방지막(318)은 대략 400℃의 공정온도에서 질화막을 증착함으로써 형성할 수 있다. 확산방지막(318)을 대략 400℃의 공정온도로 진행함에 따라 관통전극(302)을 구성하는 구리(Cu)막의 팽창 및 수축 현상이 발생될 수 있지만, 관통전극(304) 전체적인 팽창은 일어나지 않으며 이전에 수축이 이루어졌던 일부 탄성적인 부분에 대해서만 팽창이 일어난다. 또한 수축 현상이 발생되더라도, 그 수축되는 정도는 미미하며, 그 결과 후속의 확산방지막과의 분리 현상의 발생이 억제된다.
도 10을 참조하면, 절연층(306) 및 확산방지층(318)의 일부를 제거하여 관통전극(304)의 상부면을 노출시키는 비아컨택홀(307)을 형성한다. 다음에 도 11에 나타낸 바와 같이, 비아컨택홀(307) 내부가 채워지도록 도전막을 증착한 후에 절연층(306) 표면이 노출되도록 평탄화를 수행하여 제1 비아컨택(312)을 형성한다. 제1 비아컨택(312)을 형성한 후에는, 통상의 방법을 사용하여 제1 금속배선층(312), 제2 비아컨택(310), 제2 금속배선층(314), 절연층(306) 및 패시베이션층(316)을 형성한다.
도 1은 일반적인 관통전극을 갖는 반도체소자를 나타내 보인 단면도이다.
도 2는 본 발명의 일 예에 따른 관통전극을 갖는 반도체소자를 나타내 보인 단면도이다.
도 3 내지 도 6은 본 발명의 일 예에 따른 관통전극을 갖는 반도체소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 7 내지 도 11은 본 발명의 다른 예에 따른 관통전극을 갖는 반도체소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.

Claims (9)

  1. 기판;
    상기 기판 내에 배치되는 관통전극;
    상기 관통전극 및 기판 위에 배치되는 확산방지층;
    상기 확산방지층 위에 배치되는 절연층;
    상기 절연층 내에 배치되는 금속배선층; 및
    상기 절연층 내에서 상기 금속배선층과 관통전극 사이에 배치되며, 상기 관통전극과 확산방지층이 접촉되지 않도록 상기 관통전극의 단면적보다 넓은 단면적을 갖는 비아컨택을 구비하는 관통전극을 갖는 반도체소자.
  2. 제1항에 있어서,
    상기 관통전극은 구리막으로 이루어지고, 상기 확산방지층은 질화막으로 이루어지는 관통전극을 갖는 반도체소자.
  3. 기판 내에 관통전극 형성을 위한 홀을 형성하는 단계;
    상기 홀 내부가 채워지도록 금속막을 증착하는 단계;
    상기 기판 표면이 노출되도록 금속막에 대한 평탄화를 수행하여 상호 절연된 관통전극들을 형성하는 단계;
    상기 관통전극들 및 기판 위에 확산방지층을 형성하는 단계;
    상기 확산방지층 위에 절연층을 형성하는 단계;
    상기 절연층 및 확산방지층의 일부를 제거하여 상기 관통전극 표면과 관통전극을 둘러싸는 기판 표면을 노출시키는 비아컨택홀을 형성하는 단계; 및
    상기 비아컨택홀을 도전막으로 채워 상기 관통전극의 단면적보다 넓은 단면적을 갖는 비아컨택을 형성하는 단계를 포함하는 관통전극을 갖는 반도체소자의 제조방법.
  4. 제3항에 있어서,
    상기 평탄화를 수행한 후 상기 확산방지층을 형성하기 전에 상기 관통전극에 대한 열처리를 수행하는 단계를 더 포함하는 관통전극을 갖는 반도체소자의 제조방법.
  5. 제4항에 있어서,
    상기 열처리는 상기 확산방지층 형성시의 공정온도보다 높은 온도로 수행하는 관통전극을 갖는 반도체소자의 제조방법.
  6. 기판 내에 관통전극 형성을 위한 홀을 형성하는 단계;
    상기 홀 내부가 채워지도록 금속막을 증착하는 단계;
    상기 기판 표면이 노출되도록 금속막에 대한 평탄화를 수행하여 상호 절연된 관통전극들을 형성하는 단계;
    상기 상호 절연된 관통전극들에 대해 열처리를 수행하는 단계;
    상기 열처리를 수행한 후에 상기 관통전극들 및 기판 위에 확산방지층을 형성하는 단계;
    상기 확산방지층 위에 절연층을 형성하는 단계;
    상기 절연층 및 확산방지층의 일부를 제거하여 상기 관통전극 표면과 관통전극을 둘러싸는 기판 표면을 노출시키는 비아컨택홀을 형성하는 단계; 및
    상기 비아컨택홀을 도전막으로 채워 비아컨택을 형성하는 단계를 포함하는 관통전극을 갖는 반도체소자의 제조방법.
  7. 제6항에 있어서,
    상기 상호 절연된 관통전극들에 대해 열처리를 수행하는 단계는, 상기 확산방지층 형성시의 공정온도보다 높은 온도로 수행하는 관통전극을 갖는 반도체소자의 제조방법.
  8. 제6항에 있어서,
    상기 관통전극은 구리막으로 형성하고, 상기 확산방지층은 질화막으로 형성하는 관통전극을 갖는 반도체소자의 제조방법.
  9. 제8항에 있어서,
    상기 구리막으로 이루어진 관통전극에 대한 열처리는 400℃ 내지 500℃의 온 도에서 수행하는 관통전극을 갖는 반도체소자의 제조방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130267089A1 (en) * 2012-04-04 2013-10-10 Henkel Corpration Film for filling through hole interconnects and post processing for interconnect substrates

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063514A (ko) * 1999-12-22 2001-07-09 박종섭 반도체소자의 금속배선 형성 방법
KR20030053542A (ko) * 2001-12-22 2003-07-02 주식회사 하이닉스반도체 구리 금속배선 형성방법
KR20070049343A (ko) * 2005-11-08 2007-05-11 주식회사 하이닉스반도체 반도체 소자의 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843624C1 (de) * 1998-09-23 2000-06-15 Siemens Ag Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung
JP3329380B2 (ja) * 1999-09-21 2002-09-30 日本電気株式会社 半導体装置およびその製造方法
US6858937B2 (en) * 2000-03-02 2005-02-22 Micron Technology, Inc. Backend metallization method and device obtained therefrom
US6455424B1 (en) * 2000-08-07 2002-09-24 Micron Technology, Inc. Selective cap layers over recessed polysilicon plugs
KR100505441B1 (ko) * 2003-04-04 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US7064056B2 (en) * 2003-06-13 2006-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer stack to prevent Ti diffusion
KR100531461B1 (ko) * 2003-06-30 2005-11-28 주식회사 하이닉스반도체 엠피에스 공정을 이용한 캐패시터의 제조 방법
JP4461215B2 (ja) * 2003-09-08 2010-05-12 独立行政法人産業技術総合研究所 低誘電率絶縁材料とそれを用いた半導体装置
JP4266901B2 (ja) * 2003-09-30 2009-05-27 三洋電機株式会社 半導体装置およびその製造方法
KR100618855B1 (ko) * 2004-08-02 2006-09-01 삼성전자주식회사 금속 콘택 구조체 형성방법 및 이를 이용한 상변화 메모리제조방법
KR100664870B1 (ko) * 2005-07-11 2007-01-03 동부일렉트로닉스 주식회사 저저항 구리배선 및 그 형성 방법
KR100802226B1 (ko) * 2006-12-21 2008-02-11 주식회사 하이닉스반도체 듀얼 다마신 패턴 형성 방법
US7843064B2 (en) * 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
JP5264187B2 (ja) * 2008-01-08 2013-08-14 パナソニック株式会社 半導体装置及びその製造方法
KR20100040455A (ko) * 2008-10-10 2010-04-20 주식회사 동부하이텍 반도체 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063514A (ko) * 1999-12-22 2001-07-09 박종섭 반도체소자의 금속배선 형성 방법
KR20030053542A (ko) * 2001-12-22 2003-07-02 주식회사 하이닉스반도체 구리 금속배선 형성방법
KR20070049343A (ko) * 2005-11-08 2007-05-11 주식회사 하이닉스반도체 반도체 소자의 제조방법

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