JP7143608B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

半導体基板を貫通する貫通電極を介して複数の半導体装置を積層する実装方法が知られている。例えば、第１半導体基板及び第１配線を含む第１部品と第２半導体基板及び第２配線を含む第２部品が、第１半導体基板を貫通する貫通電極によって電気的に接続して積層された半導体装置が知られている（例えば、特許文献１）。また、基板を貫通する複数の貫通電極のうちの第１貫通電極は複数の配線層のうちの最下層の配線層に接続され、第２貫通電極は最下層よりも上層の配線層に接続された半導体装置が知られている（例えば、特許文献２）。

特開２０１３－２５１３９１号公報 国際公開第２０１５／００１６６２号

半導体装置の小型化のために、半導体基板を貫通する貫通電極に近づけて半導体素子を形成することが考えられる。しかしながら、半導体基板と貫通電極の熱膨張係数の差によって、半導体基板のうちの貫通電極の周りの領域に比較的大きな応力が発生することがある。半導体素子を貫通電極に近づけて形成することで、半導体素子が比較的大きな応力の発生した領域に形成されると、半導体素子の特性が変化してしまい、所望の特性が得られないことがある。

１つの側面では、半導体素子の特性の変化を抑制することを目的とする。

１つの態様では、半導体基板と、前記半導体基板の第１主面に形成された複数の半導体素子と、前記半導体基板の前記第１主面上に設けられ、前記複数の半導体素子を被覆する絶縁膜と、前記絶縁膜上に設けられ、前記半導体基板の厚さ方向に積層された複数の金属配線層と、前記半導体基板の前記第１主面とは反対側の第２主面から前記第１主面にかけて貫通し、前記複数の金属配線層にそれぞれ接続された複数の貫通電極と、を備え、前記複数の貫通電極のうちの前記複数の半導体素子との距離が最も短い第１貫通電極の上面は、前記複数の金属配線層のうちの最も前記半導体基板側に位置する最下層の金属配線層よりも前記半導体基板から離れて設けられた第１金属配線層に接し、前記複数の貫通電極のうちの前記第１貫通電極よりも前記複数の半導体素子との距離が長い第２貫通電極の上面は、前記複数の金属配線層のうちの前記第１金属配線層よりも前記半導体基板側に位置する第２金属配線層に接している、半導体装置である。

１つの態様では、半導体基板の第１主面に複数の半導体素子を形成する工程と、前記半導体基板の第１主面上に、前記複数の半導体素子を被覆する絶縁膜を形成する工程と、前記絶縁膜上に、前記半導体基板の厚さ方向に積層された複数の金属配線層を形成する工程と、前記半導体基板の前記第１主面とは反対側の第２主面から前記第１主面にかけて貫通し、前記複数の金属配線層にそれぞれ接続された複数の貫通電極を形成する工程と、を備え、前記複数の貫通電極を形成する工程は、前記複数の貫通電極のうちの前記複数の半導体素子との距離が最も短い第１貫通電極の上面が前記複数の金属配線層のうちの最も前記半導体基板側に位置する最下層の金属配線層よりも前記半導体基板から離れて設けられた第１金属配線層に接し、前記複数の貫通電極のうちの前記第１貫通電極よりも前記複数の半導体素子との距離が長い第２貫通電極の上面が前記複数の金属配線層のうちの前記第１金属配線層よりも前記半導体基板側に位置する第２金属配線層に接するように前記複数の貫通電極を形成する、半導体装置の製造方法である。

１つの側面として、半導体素子の特性の変化を抑制することができる。

図１（ａ）は、実施例１に係る半導体装置の断面図、図１（ｂ）は、複数の貫通電極の配置を説明するための平面図である。 図２（ａ）から図２（ｄ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。 図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。 図４（ａ）から図４（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その３）である。 図５（ａ）は、シミュレーションを行った第１の構造を示す断面図、図５（ｂ）は、シミュレーションを行った第２の構造を示す断面図である。 図６（ａ）は、第１の構造のシミュレーション結果を示す図、図６（ｂ）は、第２の構造のシミュレーション結果を示す図である。 図７（ａ）から図７（ｃ）は、第２の構造では第１の構造に比べて半導体素子の特性への影響が抑えられる理由を説明するための図である。 図８は、実施例１の変形例１に係る半導体装置の断面図である。 図９は、実施例１の変形例２に係る半導体装置の断面図である。 図１０（ａ）は、実施例１の変形例３に係る半導体装置における貫通電極近傍の断面図、図１０（ｂ）は、金属配線層の平面図である。 図１１（ａ）は、実施例２に係る半導体装置の断面図、図１１（ｂ）は、複数の貫通電極の配置を説明するための平面図である。

以下、図面を参照して、本発明の実施例について説明する。

図１（ａ）は、実施例１に係る半導体装置の断面図、図１（ｂ）は、複数の貫通電極の配置を説明するための平面図である。図１（ａ）のように、実施例１の半導体装置１００は、半導体基板１０の主面１１に複数の半導体素子１２と素子分離領域である複数のＳＴＩ（Shallow Trench Isolation）１４が形成されている。半導体基板１０は、例えばシリコン（Ｓｉ）基板であるが、窒化ガリウム（ＧａＮ）基板など、その他の半導体基板の場合でもよい。半導体基板１０の厚さは、例えば５０μｍ程度である。半導体素子１２は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの電界効果トランジスタであるが、その他の場合でもよい。ＳＴＩ１４は、例えば酸化シリコン（ＳｉＯ）で形成されているが、窒化シリコン（ＳｉＮ）など、その他の材料で形成されていてもよい。

半導体基板１０の主面１１上に、複数の半導体素子１２を被覆する絶縁膜１５が設けられている。絶縁膜１５は、例えば酸化シリコン（ＳｉＯ）膜であるが、窒化シリコン（ＳｉＮ）膜、ＰＳＧ膜、又はＢＰＳＧ膜など、その他の絶縁膜であってもよい。

絶縁膜１５上に、絶縁膜１８と絶縁膜１８に内蔵された複数の金属配線層２０から２８とが設けられている。複数の金属配線層２０から２８は、半導体基板１０側から金属配線層２０、金属配線層２２、金属配線層２４、金属配線層２６、及び金属配線層２８の順に半導体基板１０の厚さ方向に積層されている。例えば、金属配線層２６及び２８の厚さは３００ｎｍ程度で、金属配線層２０から２４の厚さ１００ｎｍ程度に比べて厚くなっている。絶縁膜１８は、例えば炭素含有酸化シリコン（ＳｉＯＣ）膜などの低誘電率膜であるが、酸化シリコン（ＳｉＯ）膜又は窒化シリコン（ＳｉＮ）膜など、その他の絶縁膜であってもよい。金属配線層２０から２８は、例えば銅（Ｃｕ）で形成されているが、タングステン（Ｗ）など、その他の金属で形成されていてもよい。

金属配線層２０から２８は、配線ビア３０によって互いに接続されている。半導体素子１２は、絶縁膜１５を厚さ方向に貫通するコンタクトビア１６によって金属配線層２０に電気的に接続されている。配線ビア３０は、例えば金属配線層２０から２８と同じ材料の銅（Ｃｕ）で形成されているが、その他の金属で形成されていてもよい。コンタクトビア１６は、例えばタングステン（Ｗ）で形成されているが、その他の金属で形成されていてもよい。

絶縁膜１８上に、絶縁膜３５が設けられている。絶縁膜３５は、例えば酸化シリコン（ＳｉＯ）膜であるが、窒化シリコン（ＳｉＮ）膜、ＰＳＧ膜、又はＢＰＳＧ膜など、その他の絶縁膜であってもよい。絶縁膜３５上に、パッド３４が設けられている。パッド３４は、絶縁膜３５を厚さ方向に貫通するコンタクトビア３６によって金属配線層２８に接続されている。パッド３４は、例えばアルミニウム（Ａｌ）で形成されているが、その他の金属で形成されていてもよい。コンタクトビア３６は、例えばタングステン（Ｗ）で形成されているが、その他の金属で形成されていてもよい。

絶縁膜３５上に、パッド３４を露出させる開口を有する絶縁膜３２が設けられている。絶縁膜３２は、例えば酸化シリコン（ＳｉＯ）膜であるが、窒化シリコン（ＳｉＮ）膜、ＰＳＧ膜、又はＢＰＳＧ膜など、その他の絶縁膜であってもよい。絶縁膜３２の開口に埋め込まれてパッド３４に接するバンプ３８が設けられている。バンプ３８は、例えばパッド３４に接する銅（Ｃｕ）ピラーと、銅ピラー上のはんだ（例えば錫銀はんだ）と、で構成されている。

半導体基板１０の主面１１とは反対側の主面１３上に、絶縁膜４０及び４１と、絶縁膜４０上に形成されて絶縁膜４１で覆われた配線層４２と、が設けられている。絶縁膜４１には配線層４２を露出させる開口が形成されていて、この開口に埋め込まれて配線層４２に接するバンプ４４が設けられている。絶縁膜４０は、例えば酸化シリコン（ＳｉＯ）膜であるが、窒化シリコン（ＳｉＮ）膜など、その他の絶縁膜であってもよい。絶縁膜４１は、例えば樹脂膜であるが、酸化シリコン（ＳｉＯ）などの無機絶縁膜など、その他の絶縁膜であってもよい。配線層４２は、例えば銅（Ｃｕ）で形成されているが、その他の金属で形成されていてもよい。バンプ４４は、例えば配線層４２に接する銅（Ｃｕ）ピラーと、銅ピラー上のはんだ（例えば錫銀はんだ）と、で構成されている。

半導体基板１０を主面１３から主面１１にかけて貫通した複数の貫通電極４６が設けられている。複数の貫通電極４６の直径は例えば１０μｍ程度である。複数の貫通電極４６は、貫通電極４６ａと貫通電極４６ｂを含んで構成されている。貫通電極４６ａは、例えば電源供給用の貫通電極であり、貫通電極４６ｂは、例えば信号伝搬用の貫通電極である。貫通電極４６ａの下面は配線層４２に接し、上面は複数の金属配線層２０から２８のうちの最も半導体基板１０側に位置する金属配線層２０に接している。貫通電極４６ｂの下面は配線層４２に接し、上面は複数の金属配線層２０から２８のうちの金属配線層２０よりも半導体基板１０から離れて位置する金属配線層２６に接している。複数の貫通電極４６は、例えば銅（Ｃｕ）で形成されているが、タングステン（Ｗ）など、その他の金属で形成されていてもよい。

図１（ｂ）のように、複数の貫通電極４６は、格子状に配置されている。複数の貫通電極４６のうちの貫通電極４６ａと貫通電極４６ｂは、例えば互い違いに配置されている。実施例１の半導体装置１００は、例えばＣＰＵ（Central Processing Unit）又はＧＰＵ（Graphics Processing Unit）などのロジックＬＳＩ（Large Scale Integration）であるため、半導体基板１０の大部分の領域に複数の貫通電極４６が形成されている。

図１（ａ）のように、半導体基板１０の厚さ方向に交差（例えば直交）する方向において、貫通電極４６ｂと半導体素子１２の間の距離は、貫通電極４６ａと半導体素子１２の距離に比べて短くなっている。複数の貫通電極４６のうちの半導体素子１２との距離が最も短い貫通電極は、金属配線層２０よりも半導体基板１０から離れて位置する金属配線層２６に上面が接した貫通電極４６ｂとなっている。

図２（ａ）から図４（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。なお、図２（ａ）から図４（ｃ）では、図の明瞭化のために、半導体基板１０の厚さを省略して図示している。図２（ａ）のように、厚さが例えば７７５μｍ程度の半導体基板１０の主面１１にエッチング法によって溝を形成した後、この溝に化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いて酸化シリコン膜を埋め込んで複数のＳＴＩ１４を形成する。次いで、半導体基板１０の主面１１に複数の半導体素子１２を形成する。半導体素子１２は、例えば半導体基板１０の主面１１にイオン注入を行ってソース領域及びドレイン領域を形成し、ソース領域とドレイン領域の間の半導体基板１０の主面１１上にゲート電極を形成することで形成される。ゲート電極の側壁にサイドウォールを形成してもよい。

図２（ｂ）のように、半導体基板１０の主面１１上にＣＶＤ法を用いて酸化シリコン膜を堆積して、複数の半導体素子１２を被覆する絶縁膜１５を形成する。次いで、絶縁膜１５を厚さ方向に貫通するコンタクトホールをドライエッチング法によって形成した後、ＣＶＤ法及び化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いてコンタクトホールにタングステンを埋め込んでコンタクトビア１６を形成する。コンタクトビア１６は、半導体素子１２に電気的に接続されて形成される。

図２（ｃ）のように、絶縁膜１５上にＣＶＤ法により炭素含有酸化シリコン膜などの低誘電率膜を堆積して絶縁膜１８ａを形成した後、絶縁膜１８ａにドライエッチング法を用いて開口を形成する。その後、絶縁膜１８ａに形成した開口に銅を埋め込むことで金属配線層２０を形成する。すなわち、めっき法によって銅を成膜した後、ＣＭＰ法を用いて余分な銅を除去することで、絶縁膜１８ａに形成した開口に銅を埋め込んで金属配線層２０を形成する。金属配線層２０の少なくとも一部は、コンタクトビア１６に接して形成される。

図２（ｄ）のように、絶縁膜１８ａ上にＣＶＤ法により炭素含有酸化シリコン膜などの低誘電率膜を堆積して絶縁膜１８ｂを形成した後、絶縁膜１８ｂにドライエッチング法を用いて開口を形成する。その後、絶縁膜１８ｂに形成した開口に銅を埋め込むことで、金属配線層２２と、金属配線層２０と金属配線層２２を接続させる配線ビア３０と、を形成する。すなわち、めっき法によって銅を成膜した後、ＣＭＰ法を用いて余分な銅を除去することで、絶縁膜１８ｂに形成した開口に銅を埋め込んで金属配線層２２と配線ビア３０を形成する。

図３（ａ）のように、図２（ｄ）で説明したデュアルダマシン法を繰り返し行うことで、絶縁膜１８と、絶縁膜１８に内蔵されて積層された複数の金属配線層２０から２８を形成する。

図３（ｂ）のように、絶縁膜１８上に、ＣＶＤ法を用いて酸化シリコン膜を堆積して絶縁膜３５を形成する。次いで、絶縁膜３５を厚さ方向に貫通するコンタクトホールをドライエッチング法によって形成した後、ＣＶＤ法及びＣＭＰ法を用いてコンタクトホールにタングステンを埋め込んでコンタクトビア３６を形成する。コンタクトビア３６は、金属配線層２８に接して形成される。

図３（ｃ）のように、絶縁膜３５上にコンタクトビア３６に接するパッド３４を形成した後、パッド３４を被覆する絶縁膜３２をＣＶＤ法によって形成する。次いで、絶縁膜３２にパッド３４を露出させる開口をドライエッチング法で形成した後、絶縁膜３２に形成した開口にバンプ３８を形成する。バンプ３８は、めっき法を用いてパッド３４に接する銅ピラーと銅ピラー上のはんだとを形成することで形成される。

図４（ａ）のように、半導体基板１０のバンプ３８が形成されている側をサポートウエハに貼り付けた後、半導体基板１０の主面１３側からバックグラインド（ＢＧ）法及びＣＭＰ法を用いて半導体基板１０を薄化する。例えば、半導体基板１０の厚さを５０μｍ程度にする。その後、半導体基板１０の主面１３側からエッチングを行って、複数の貫通電極４６のうちの貫通電極４６ａが形成される領域に開口４７を形成し、貫通電極４６ｂが形成される領域に開口４９を形成する。開口４７は、半導体基板１０及び絶縁膜１５を貫通して形成され、底面に金属配線層２０が露出している。開口４９は、半導体基板１０及び絶縁膜１５を貫通し且つ絶縁膜１８まで掘り込まれて形成され、底面に金属配線層２６が露出している。その後、半導体基板１０の主面１３上及び開口４７、４９の側壁に、ＣＶＤ法によって酸化シリコン膜を堆積して絶縁膜４０を形成する。なお、図の明瞭化のために、開口４７及び４９の側壁に形成された絶縁膜４０は図示を省略している。

図４（ｂ）のように、めっき法及びＣＭＰ法を用いて開口４７及び４９に銅を埋め込んで複数の貫通電極４６を形成する。複数の貫通電極４６のうちの貫通電極４６ａは、開口４７に埋め込まれて形成され、上面が金属配線層２０に接している。複数の貫通電極４６のうちの貫通電極４６ｂは、開口４９に埋め込まれて形成され、上面が金属配線層２６に接している。図１（ａ）で説明したように、複数の貫通電極４６のうちの半導体素子１２との距離が最も短い貫通電極は貫通電極４６ｂである。したがって、複数の貫通電極４６のうちの半導体素子１２との距離が最も短い貫通電極４６ｂの上面は、複数の金属配線層２０から２８のうちの最も半導体基板１０側に位置する金属配線層２０よりも半導体基板１０から離れて位置する金属配線層２６に接するように形成される。

図４（ｃ）のように、絶縁膜４０上にめっき法を用いて配線層４２を形成した後、配線層４２を被覆する絶縁膜４１を樹脂の塗布によって形成する。その後、絶縁膜４１に配線層４２を露出させる開口をドライエッチング法で形成した後、絶縁膜４１に形成した開口にバンプ４４を形成する。バンプ４４は、めっき法を用いて配線層４２に接する銅ピラーと銅ピラー上のはんだとを形成することで形成される。

なお、図２（ａ）から図４（ｃ）では、複数の金属配線層２０から２８を形成した後に複数の貫通電極４６を形成するビアラストの製造方法の場合を例に説明しているが、この場合に限られる訳ではない。複数の半導体素子１２の形成前に複数の貫通電極４６を形成するビアファースト又は複数の金属配線層２０から２８の形成前又は形成途中で複数の貫通電極４６を形成するビアミドルの製造方法を用いてもよい。

ここで、発明者が行ったシミュレーションについて説明する。発明者は、貫通電極に半導体素子を近づけて形成した場合に、半導体素子と貫通電極の間の距離によって半導体素子の特性がどのように変化するかをシミュレーションした。図５（ａ）は、シミュレーションを行った第１の構造を示す断面図、図５（ｂ）は、シミュレーションを行った第２の構造を示す断面図である。図５（ａ）のように、シミュレーションを行った第１の構造は、厚さが５０μｍのシリコン（Ｓｉ）基板である半導体基板８０に、６５ｎｍノードのｎ型ＭＯＳＦＥＴ又はｐ型ＭＯＳＦＥＴで構成された半導体素子８２が形成されているとした。半導体基板８０上に、半導体素子８２を被覆する酸化シリコン膜８４が設けられているとした。酸化シリコン膜８４上に、金属配線層８８を内蔵した酸化シリコン膜８６が設けられているとした。金属配線層８８は、酸化シリコン膜８４の上面に接して設けられているとした。半導体基板８０及び酸化シリコン膜８４を貫通して金属配線層８８に接する貫通電極９０が形成されているとした。貫通電極９０は、銅（Ｃｕ）で形成され、直径が１０μｍであるとした。図５（ｂ）のように、シミュレーションを行った第２の構造は、酸化シリコン膜８６に内蔵された金属配線層８８が、酸化シリコン膜８４の上面から２．５μｍ離れて設けられているとした。その他の構造は、第１の構造と同じにした。

シミュレーションは、第１の構造及び第２の構造に対して２５０℃から２５℃に温度を変化させ、そのときの半導体素子８２の特性が半導体素子８２と貫通電極９０との間の距離によってどのように変化するかを評価した。半導体素子８２の特性は、ＭＯＳＦＥＴのゲート電極に１．２Ｖの電圧を印加したときのドレイン電流で評価した。

図６（ａ）は、第１の構造のシミュレーション結果を示す図、図６（ｂ）は、第２の構造のシミュレーション結果を示す図である。図６（ａ）及び図６（ｂ）において、横軸は貫通電極９０の中心から半導体素子８２までの距離、縦軸はドレイン電流の変化率である。なお、ドレイン電流の変化率とは、貫通電極９０が形成されていない場合において半導体素子８２を構成するｎ型ＭＯＳＦＥＴ又はｐ型ＭＯＳＦＥＴのゲート電極に１．２Ｖの電圧を印加したときのドレイン電流値からの変化率である。

図６（ａ）及び図６（ｂ）のように、第２の構造は、第１の構造に比べて、半導体素子８２を貫通電極９０の近くに形成した場合でも、半導体素子８２の特性の変化が小さい結果となった。例えば、半導体素子８２を貫通電極９０の中心から２０μｍ離して形成した場合、第１の構造ではドレイン電流の変化率が±５％程度になったのに対し、第２の構造ではドレイン電流の変化率が±２％程度と小さくなった。言い換えると、ドレイン電流の変化率を±５％以下に抑えるには、第１の構造では半導体素子８２を貫通電極９０の中心から２０μｍ以上離す必要があるが、第２の構造では半導体素子８２を貫通電極９０の中心から１５μｍ以上離せば済む結果となった。例えば、ドレイン電流の変化率が±５％を超えた場合を製品上の不合格であるとすると、第２の構造は、第１の構造に比べて、貫通電極９０の周りであって半導体素子８２を形成できない領域の面積が４５％程度縮小できることになる。

このように、第２の構造では、第１の構造に比べて、半導体素子８２を貫通電極９０の近くに形成しても、半導体素子８２の特性の変化が抑えられたのは以下の理由によるものと考えられる。図７（ａ）から図７（ｃ）は、第２の構造では第１の構造に比べて半導体素子の特性の変化が抑えられる理由を説明するための図である。図７（ａ）は、半導体基板８０を貫通した貫通電極９０の斜視図、図７（ｂ）は、半導体基板８０を貫通した貫通電極９０の平面図、図７（ｃ）は、半導体基板８０を貫通した貫通電極９０の断面図である。

図７（ａ）のように、半導体基板８０を貫通した貫通電極９０は、２５０℃の高温から２５℃の室温に低下することで、矢印９２のような収縮が生じる。例えば、２５０℃のような高温で貫通電極９０が形成され、その後に、貫通電極９０が２５℃のような室温に低下することで、矢印９２のような収縮が生じる。なお、図７（ａ）では、矢印９２の長さで収縮量の大きさを示している。半導体基板８０も２５０℃から２５℃に低下することで収縮が生じるが、貫通電極９０の熱膨張係数（Ｃｕ：１６．８×１０^－６／Ｋ）は半導体基板８０の熱膨張係数（Ｓｉ：２．４×１０^－６／Ｋ）よりも大きいため、貫通電極９０は半導体基板８０よりも収縮量が大きい。このため、図７（ｂ）のように、半導体基板８０には、貫通電極９０から離れる方向に引張応力９４が発生し、それと直交する方向に圧縮応力９６が発生する。なお、図７（ｂ）では、引張応力９４を点線で示し、圧縮応力９６を実線で示している。図７（ａ）の矢印９２のように、貫通電極９０の延在方向（第１方向）に直交する方向（第２方向）に生じる貫通電極９０の収縮量は、貫通電極９０の延在方向（第１方向）でほぼ同じ大きさとなる。このため、引張応力９４及び圧縮応力９６は、貫通電極９０の延在方向（第１方向）でほぼ一定の大きさとなる。

図７（ｃ）のように、貫通電極９０の収縮量が半導体基板８０よりも大きいことで、半導体基板８０に引張応力９４及び圧縮応力９６の他に剪断応力９８も発生する。図７（ａ）の矢印９２のように、貫通電極９０の延在方向（第１方向）に生じる貫通電極９０の収縮量は、貫通電極９０の上面及び下面に近いほど大きくなる。このため、剪断応力９８は、貫通電極９０の上面及び下面に近いほど大きくなり、第１方向における貫通電極９０の中央に近くなるほど小さくなる。剪断応力９８は、貫通電極９０の上面及び下面から離れるに連れて急速に小さくなる。

半導体基板８０のうちの引張応力９４、圧縮応力９６、及び剪断応力９８が生じている領域に半導体素子８２を形成すると、半導体素子８２の特性が変化し、これらの応力が大きい領域ほど、半導体素子８２の特性の変化が大きくなる。図７（ｂ）で説明したように、引張応力９４及び圧縮応力９６は貫通電極９０の延在方向でほぼ一定の大きさであるが、図７（ｃ）で説明したように、剪断応力９８は貫通電極９０の上面及び下面から離れるほど小さくなる。図５（ｂ）の第２の構造では、図５（ａ）の第１の構造に比べて、貫通電極９０の上面が半導体基板８０から離れて形成されている。このため、第２の構造は、第１の構造に比べて、半導体基板８０に生じる剪断応力の大きさが小さくなり、その結果、半導体素子８２を貫通電極９０の近くに形成しても半導体素子８２の特性の変化が抑えられたものと考えられる。

実施例１では、図１（ａ）のように、複数の貫通電極４６のうちの少なくとも半導体素子１２との距離が最も短い貫通電極４６ｂの上面は、複数の金属配線層２０から２８のうちの最も半導体基板１０側に位置する金属配線層２０よりも半導体基板１０から離れて設けられた金属配線層２６に接している。これにより、図７（ａ）から図７（ｃ）で説明したように、貫通電極４６ｂの周りの半導体基板１０に発生する剪断応力の大きさが小さくなる。このため、半導体装置１００の小型化のために半導体素子１２を貫通電極４６ｂの近くに形成した場合でも、半導体素子１２の特性の変化を抑えることができる。

図１（ｂ）のように、複数の貫通電極４６は、格子状に並んで配置されている。この場合、半導体素子１２と貫通電極４６との間の距離が短くなり易い。このため、複数の貫通電極４６のうちの少なくとも半導体素子１２との距離が最も短い貫通電極４６ｂの上面を金属配線層２０よりも半導体基板１０から離れて設けられた金属配線層２２から２８に接するようにすることが好ましい。

貫通電極４６ｂは、信号伝搬用の貫通電極であることが好ましい。貫通電極４６ｂの近くに半導体素子１２が形成されていることから、信号の損失を低減できる。このことから、複数の貫通電極４６のうちの信号伝搬用の貫通電極は全て、上面が金属配線層２０よりも半導体基板１０から離れて設けられた金属配線層２２から２８に接することが好ましい。これにより、信号伝搬用の貫通電極の近くに半導体素子１２を形成できるため、信号の損失を効果的に低減できる。

図１（ａ）のように、複数の貫通電極４６のうちの半導体素子１２との距離が最も短い貫通電極４６ｂは金属配線層２６に接している。半導体素子１２との距離が貫通電極４６ｂよりも長い貫通電極４６ａは金属配線層２０に接し且つ金属配線層２０よりも半導体基板１０から離れた金属配線層２２から２８には接していない。これにより、複数の貫通電極４６の形成位置に応じて適切な貫通電極の使い分けができ設計自由度を向上させることができる。

図８は、実施例１の変形例１に係る半導体装置の断面図である。図９は、実施例１の変形例２に係る半導体装置の断面図である。図８のように、実施例１の変形例１の半導体装置１１０では、貫通電極４６ｂの上面は、複数の金属配線層２０から２８のうちの金属配線層２４に接している。その他の構成は、実施例１の図１（ａ）と同じであるため説明を省略する。図９のように、実施例１の変形例２の半導体装置１２０では、貫通電極４６ｂの上面は、複数の金属配線層２０から２８のうちの金属配線層２２に接している。その他の構成は、実施例１の図１（ａ）と同じであるため説明を省略する。

実施例１から実施例１の変形例２のように、貫通電極４６ｂの上面は、金属配線層２０よりも半導体基板１０から離れて設けられた金属配線層２２から２８に接していればどの金属配線層に接していてもよい。図７（ｃ）で説明したように、貫通電極４６の上面が半導体基板１０から離れるほど半導体基板１０に発生する剪断応力が小さくなる。このため、貫通電極４６ｂの上面は、最下層の金属配線層２０の１段上の金属配線層２２に接していてもよいが、２段上の金属配線層２４に接していることが好ましく、３段上の金属配線層２６に接していることがより好ましく、最上段の金属配線層２８に接していることが更に好ましい。

図１０（ａ）は、実施例１の変形例３に係る半導体装置における貫通電極近傍の断面図、図１０（ｂ）は、金属配線層の平面図である。図１０（ａ）及び図１０（ｂ）のように、金属配線層２４は互いに平行な複数の金属配線２４ａに分割されていて、貫通電極４６ｂの上面は金属配線層２４とその上の金属配線層２６とに接していてもよい。このように、貫通電極４６ｂの上面は、金属配線層２０よりも半導体基板１０から離れて設けられた金属配線層２２から２８のうちの２以上の金属配線層に接していてもよい。

複数の金属配線層２０から２８のうちの最も半導体基板１０側に位置する金属配線層２０が互いに平行な複数の金属配線に分割されている場合、貫通電極４６ｂの上面は金属配線層２０とその上の金属配線層２２とに接することになる。この場合でも、半導体基板１０の発生する剪断応力の大きさを小さくできるが、剪断応力の大きさを効果的に小さくするために、貫通電極４６ｂの上面は金属配線層２０に接していないことが好ましい。

図１１（ａ）は、実施例２に係る半導体装置の断面図、図１１（ｂ）は、複数の貫通電極の配置を説明するための平面図である。図１１のように、実施例２の半導体装置２００では、複数の貫通電極４６は全て貫通電極４６ｂで構成されている。すなわち、複数の貫通電極４６は全て、上面が金属配線層２６に接している。その他の構成は、実施例１と同じであるため説明を省略する。

実施例２によれば、複数の貫通電極４６は全て、上面が金属配線層２０よりも半導体基板１０から離れて設けられた金属配線層２６に接している。これにより、複数の半導体素子１２の特性の変化を抑えることができる。また、複数の半導体素子１２の特性の変化を効果的に抑えるために、複数の貫通電極４６は全て、上面が金属配線層２０よりも半導体基板１０から離れて設けられた金属配線層２２から２８に接し且つ金属配線層２０に接していないことが好ましい。

図１１（ａ）のように、複数の貫通電極４６は全て、上面が金属配線層２０よりも半導体基板１０から離れ且つ同一面に設けられた金属配線層２６に接していることが好ましい。これにより、複数の貫通電極４６の製造を容易に行うことができる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）半導体基板と、前記半導体基板の第１主面に形成された複数の半導体素子と、前記半導体基板の前記第１主面上に設けられ、前記複数の半導体素子を被覆する絶縁膜と、前記絶縁膜上に設けられ、前記半導体基板の厚さ方向に積層された複数の金属配線層と、前記半導体基板の前記第１主面とは反対側の第２主面から前記第１主面にかけて貫通し、前記複数の金属配線層に接続された複数の貫通電極と、を備え、前記複数の貫通電極のうちの少なくとも前記複数の半導体素子との距離が最も短い第１貫通電極の上面は、前記複数の金属配線層のうちの最も前記半導体基板側に位置する最下層の金属配線層よりも前記半導体基板から離れて設けられた金属配線層に接している、半導体装置。
（付記２）前記複数の貫通電極のうちの少なくとも前記複数の半導体素子との距離が最も短い前記第１貫通電極の上面は、前記最下層の金属配線層には接していない、付記１記載の半導体装置。
（付記３）前記複数の貫通電極は全て、上面が前記複数の金属配線層のうちの前記最下層の金属配線層よりも前記半導体基板から離れて設けられた金属配線層に接している、付記１または２記載の半導体装置。
（付記４）前記複数の貫通電極は全て、上面が前記複数の金属配線層のうちの前記最下層の金属配線層よりも前記半導体基板から離れ且つ同一面に設けられた金属配線層に接している、付記３記載の半導体装置。
（付記５）前記複数の貫通電極は全て、上面が前記最下層の金属配線層には接していない、付記３または４記載の半導体装置。
（付記６）前記複数の貫通電極は、格子状に並んで配置されている、付記１から５のいずれか一項記載の半導体装置。
（付記７）前記複数の貫通電極のうちの少なくとも前記複数の半導体素子との距離が最も短い前記第１貫通電極は、信号伝搬用の貫通電極である、付記１から６のいずれか一項記載の半導体装置。
（付記８）前記半導体基板はシリコン基板であり、前記複数の貫通電極は銅で形成されている、付記１から７のいずれか一項記載の半導体装置。
（付記９）前記複数の貫通電極のうちの前記複数の半導体素子との距離が前記第１貫通電極よりも長い第２貫通電極の上面は、前記最下層の金属配線層に接し且つ前記最下層の金属配線層よりも前記半導体基板から離れて設けられた金属配線層には接していない、付記１または２記載の半導体装置。
（付記１０）前記複数の貫通電極は、前記第１貫通電極と前記第２貫通電極が格子状に交互に並んで配置されている、付記９記載の半導体装置。
（付記１１）前記第１貫通電極の上面は、前記最下層の金属配線層よりも前記半導体基板から離れて設けられた２以上の金属配線層に接している、付記１から１０のいずれか一項記載の半導体装置。
（付記１２）半導体基板の第１主面に複数の半導体素子を形成する工程と、前記半導体基板の第１主面上に、前記複数の半導体素子を被覆する絶縁膜を形成する工程と、前記絶縁膜上に、前記半導体基板の厚さ方向に積層された複数の金属配線層を形成する工程と、前記半導体基板の前記第１主面とは反対側の第２主面から前記第１主面にかけて貫通し、前記複数の金属配線層に接続された複数の貫通電極を形成する工程と、を備え、前記複数の貫通電極を形成する工程は、前記複数の貫通電極のうちの少なくとも前記複数の半導体素子との距離が最も短い貫通電極の上面が前記複数の金属配線層のうちの最も前記半導体基板側に位置する最下層の金属配線層よりも前記半導体基板から離れて設けられた金属配線層に接するように前記複数の貫通電極を形成する、半導体装置の製造方法。

１０ 半導体基板
１１ 主面
１２ 半導体素子
１３ 主面
１５ 絶縁膜
１６ コンタクトビア
１８、１８ａ、１８ｂ 絶縁膜
２０、２２、２４、２６、２８ 金属配線層
２４ａ 金属配線
３０ 配線ビア
３２ 絶縁膜
３４ パッド
３５ 絶縁膜
３６ コンタクトビア
３８ バンプ
４０、４１ 絶縁膜
４２ 配線層
４４ バンプ
４６、４６ａ、４６ｂ 貫通電極
８０ 半導体基板
８２ 半導体素子
８４、８６ 酸化シリコン膜
８８ 金属配線層
９０ 貫通電極
９２ 矢印
９４ 引張応力
９６ 圧縮応力
９８ 剪断応力
１００、１１０、１２０、２００ 半導体装置

Claims (6)

1. 半導体基板と、
   前記半導体基板の第１主面に形成された複数の半導体素子と、
   前記半導体基板の前記第１主面上に設けられ、前記複数の半導体素子を被覆する絶縁膜と、
   前記絶縁膜上に設けられ、前記半導体基板の厚さ方向に積層された複数の金属配線層と、
   前記半導体基板の前記第１主面とは反対側の第２主面から前記第１主面にかけて貫通し、前記複数の金属配線層にそれぞれ接続された複数の貫通電極と、を備え、
   前記複数の貫通電極のうちの前記複数の半導体素子との距離が最も短い第１貫通電極の上面は、前記複数の金属配線層のうちの最も前記半導体基板側に位置する最下層の金属配線層よりも前記半導体基板から離れて設けられた第１金属配線層に接し、前記複数の貫通電極のうちの前記第１貫通電極よりも前記複数の半導体素子との距離が長い第２貫通電極の上面は、前記複数の金属配線層のうちの前記第１金属配線層よりも前記半導体基板側に位置する第２金属配線層に接している、半導体装置。
2. 前記第１貫通電極の上面は、前記最下層の金属配線層に接していない、請求項１記載の半導体装置。
3. 前記複数の貫通電極は、格子状に並んで配置されている、請求項１または２記載の半導体装置。
4. 前記第１貫通電極は、信号伝搬用の貫通電極である、請求項１から３のいずれか一項記載の半導体装置。
5. 前記半導体基板はシリコン基板であり、
   前記複数の貫通電極は銅で形成されている、請求項１から４のいずれか一項記載の半導体装置。
6. 半導体基板の第１主面に複数の半導体素子を形成する工程と、
   前記半導体基板の第１主面上に、前記複数の半導体素子を被覆する絶縁膜を形成する工程と、
   前記絶縁膜上に、前記半導体基板の厚さ方向に積層された複数の金属配線層を形成する工程と、
   前記半導体基板の前記第１主面とは反対側の第２主面から前記第１主面にかけて貫通し、前記複数の金属配線層にそれぞれ接続された複数の貫通電極を形成する工程と、を備え、
   前記複数の貫通電極を形成する工程は、前記複数の貫通電極のうちの前記複数の半導体素子との距離が最も短い第１貫通電極の上面が前記複数の金属配線層のうちの最も前記半導体基板側に位置する最下層の金属配線層よりも前記半導体基板から離れて設けられた第１金属配線層に接し、前記複数の貫通電極のうちの前記第１貫通電極よりも前記複数の半導体素子との距離が長い第２貫通電極の上面が前記複数の金属配線層のうちの前記第１金属配線層よりも前記半導体基板側に位置する第２金属配線層に接するように前記複数の貫通電極を形成する、半導体装置の製造方法。

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