KR102607594B1 - Tsv를 포함하는 반도체 장치 - Google Patents

Tsv를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR102607594B1
KR102607594B1 KR1020190063263A KR20190063263A KR102607594B1 KR 102607594 B1 KR102607594 B1 KR 102607594B1 KR 1020190063263 A KR1020190063263 A KR 1020190063263A KR 20190063263 A KR20190063263 A KR 20190063263A KR 102607594 B1 KR102607594 B1 KR 102607594B1
Authority
KR
South Korea
Prior art keywords
substrate
insulating layer
control layer
layer
interlayer insulating
Prior art date
Application number
KR1020190063263A
Other languages
English (en)
Other versions
KR20200137242A (ko
Inventor
박건상
문광진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190063263A priority Critical patent/KR102607594B1/ko
Priority to US16/678,620 priority patent/US11289402B2/en
Publication of KR20200137242A publication Critical patent/KR20200137242A/ko
Priority to US17/651,456 priority patent/US11705386B2/en
Application granted granted Critical
Publication of KR102607594B1 publication Critical patent/KR102607594B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치는 기판 및 기판 상의 층간절연층; 상기 기판의 상부에 배치되는 제1 식각 조절층 및 제2 식각 조절층; 상기 기판, 상기 층간절연층 및 상기 제1 식각 조절층을 관통하는 제1 TSV; 및 상기 기판, 상기 층간절연층 및 상기 제2 식각 조절층을 관통하는 제2 TSV를 포함하며, 상기 제2 TSV는 상기 제1 TSV부보다 큰 폭을 가지며, 상기 제1 식각 조절층과 상기 제2 식각 조절층은 상기 층간절연층 및 상기 기판에 대하여 서로 다른 식각 선택비를 갖는 물질을 포함할 수 있다.

Description

TSV를 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING TSV}
TSV를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
하나의 반도체 장치 내에 복수의 반도체 칩을 탑재하는 3D 패키지의 개발이 활발해짐에 따라, 기판 또는 다이(Die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV(Through-silicon-via)기술이 매우 중요하게 인식되고 있다.
종래에는 TSV들의 폭(또는 직경)을 동일하게 하였으나, 최근 반도체 장치의 미세화 및 고집적화에 따라 TSV들 중 일부 TSV들의 폭(또는 직경)을 축소시켜야 할 필요성이 대두되고 있다.
본 개시의 실시예들에 따른 과제는 서로 다른 폭을 갖는 TSV들을 포함하는 반도체 장치를 제공하는 것이다.
본 개시의 실시예들에 따른 과제는 서로 다른 폭을 갖는 TSV들을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 개시의 일 실시예에 따른 반도체 장치는 기판 및 기판 상의 층간절연층; 상기 기판의 상부에 배치되는 식각 조절층; 상기 기판, 상기 층간절연층 및 상기 식각 조절층을 관통하는 제1 TSV; 및 상기 기판과 상기 층간절연층을 관통하는 제2 TSV를 포함하며, 상기 제2 TSV는 상기 제1 TSV보다 큰 폭을 가지며, 상기 식각 조절층은 상기 층간절연층 및 상기 기판에 대하여 식각 선택비를 가지며, 상기 층간절연층 및 상기 기판보다 식각 속도가 빠른 물질을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 장치는 기판 및 기판 상의 층간절연층; 상기 층간절연층 상의 식각 조절층; 상기 층간절연층과 상기 식각 조절층을 덮는 금속층간절연층; 상기 기판, 상기 층간절연층 및 상기 식각 조절층을 관통하는 제1 TSV; 상기 기판 및 상기 층간절연층을 관통하는 제2 TSV; 및 상기 금속층간절연층 내에서 상기 제1 TSV 및 상기 제2 TSV 상에 각각 배치되는 금속층을 포함하고, 상기 제1 TSV와 상기 제2 TSV는 서로 다른 폭을 가지며, 상기 식각 조절층은 상기 층간절연층과 식각 속도가 다른 절연물을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 장치는 기판 및 기판 상의 층간절연층; 상기 기판의 상부에 배치되는 제1 식각 조절층 및 제2 식각 조절층; 상기 기판, 상기 층간절연층 및 상기 제1 식각 조절층을 관통하는 제1 TSV; 및 상기 기판, 상기 층간절연층 및 상기 제2 식각 조절층을 관통하는 제2 TSV를 포함하며, 상기 제2 TSV는 상기 제1 TSV보다 큰 폭을 가지며, 상기 제1 식각 조절층과 상기 제2 식각 조절층은 상기 층간절연층 및 상기 기판에 대하여 서로 다른 식각 선택비를 갖는 물질을 포함하고, 상기 제1 식각 조절층과 상기 제2 식각 조절층은 상기 층간절연층 및 상기 기판보다 식각 속도가 빠른 물질을 포함하며, 상기 제2 식각 조절층은 상기 층간절연층 및 상기 기판보다 식각 속도가 느린 물질을 포함할 수 있다.
본 개시의 실시예에 따르면, 서로 다른 크기를 갖는 TSV(Through-silicon-via)들의 깊이를 조절하여, 평탄화 공정 등에서 TSV들의 깊이 차이에 의해 발생하였던 TSV 구부러짐(BENT) 불량을 방지하고, TSV 구부러짐 불량에 의한 수율 감소를 개선할 수 있다.
도 1a은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 1b는 도 1의 Ⅰ-Ⅰ'에 대한 평면도이다.
도 1c는 도 1a의 Y1 영역에 대한 확대도이다.
도 2a는 본 개시의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 2b는 본 개시의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 2c는 도 2a의 Y2 영역에 대한 확대도이다.
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 7은 도 6의 실시예들에 따른 A 영역을 확대 도시한 확대도들이다.
도 8 내지 도 13은 본 개시의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도들이다.
도 14 내지 도 22는 본 개시의 일 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도들이다.
도 23 내지 도 25는 본 개시의 일 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도들이다.
도 26은 본 개시의 실시예들에 의한 반도체 장치들의 제조 방법을 개략적으로 도시하는 단면도들이다.
도 1a은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 종단면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'에 대한 횡단면도이다. 도 1c는 도 1a의 Y1 영역에 대한 확대도이다.
도 1a 및 도 1b를 참조하면, 반도체 장치는 기판(10), 층간절연층(12), 하부절연막(13), 식각 조절층(14), 금속층간절연층(18), TSV(Through-silicon-via)(20, 30), 금속층(M) 및 접속 단자(19)를 포함할 수 있다.
기판(10)은 Si(Silicon), Ge(Germanium)과 같은 반도체, 또는 SiC(Silicon Carbide), GaAs(Gallium Arsenide), InAs(Indium Arsenide), 및 InP(Indium Phosphide)와 같은 화합물 반도체를 포함할 수 있다. 기판(10)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 기판(10)은 BOX층 (Buried Oxide layer)을 포함할 수 있다. 기판(10)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 기판(10)은 STI (Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
층간절연층(12)이 기판(10) 상에 배치될 수 있다. 일 실시예에 있어서, 층간절연층(12)은 기판(10) 상에 형성되는 FEOL(Front-End-Of-Line) 구조에 포함되는 층간절연층일 수 있다. 또는, 층간절연층(12)은 기판(10) 상에 형성되는 FEOL 구조에 포함되는 층간절연층과 FEOL 구조 상에 형성되는 BEOL(Back-End-Of-Line) 구조에 포함되는 층간절연층을 포함할 수 있다. 일 실시예에 있어서, 층간절연층(12)은 기판(10) 상에 적층되는 복수의 절연층을 포함할 수 있다. 예를 들어, 기판(10) 상에 제1 층간절연층(12A)과 제2 층간절연층(12B)이 교번하여 적층될 수 있다. 도 1a에서는 4층의 절연층을 포함하는 4중층 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 적층되는 층들의 수는 특별히 제한되지 않는다.
예를 들어, 제1 층간절연층(12A)은 TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma), BPSG(Boro-PhosphoSilicate Glass), FCVD(Flowable Chemical Vapor Deposition)산화물, 또는 약 2.2 ∼ 2.4의 초저유전상수 (Ultra-Low Dielectric Constant K)를 가지는 ULK(Ultra Low K) 물질을 포함할 수 있다. ULK 물질은 예를 들면 SiOC 또는 SiCOH으로 이루어질 수 있다. 제2 층간절연층(12B)은 SiN(Silicon Nitride) 또는 SiON(Silicon OxyNitride)을 포함할 수 있다. 다만, 본 발명이 제시된 실시예들에 한정되는 것은 아니다.
기판(10)의 배면 상에는 하부절연막(13)이 배치될 수 있다. 예를 들어, 하부절연막(13)은 실리콘 산화막, 실리콘 질화막 또는 폴리머를 포함할 수 있다.
식각 조절층(14)이 기판(10) 상에 배치될 수 있다. 일 실시예에 있어서, 식각 조절층(14)은 층간절연층(12) 내에 배치될 수 있다. 예를 들어, 식각 조절층(14)은 제1 층간절연층(12A) 내에 배치될 수 있다. 식각 조절층(14)의 바닥면은 제2 층간절연층(12B)의 상면과 접할 수 있다. 식각 조절층(14)의 두께는 제1 층간절연층(12A)의 두께보다 얇을 수 있다. 일 실시예에서, 식각 조절층(14)의 두께는 제1 층간절연층(12A)의 두께보다 두껍거나, 층간절연층(12)의 두께와 실질적으로 동일할 수 있다.
식각 조절층(14)은 탑뷰에서 다각형의 형상을 가질 수 있다. 예를 들어, 도 1b에 도시된 것과 같이, 식각 조절층(14)은 사각형의 형상을 가질 수 있다. 또는, 식각 조절층(14)은 원형의 형상을 가질 수 있다. 일 실시예에 있어서, 식각 조절층(14)은 층간절연층(12)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 식각 조절층(14)은 층간절연층(12) 및/또는 기판(10)보다 식각이 빠른 물질을 포함할 수도 있고, 또는 식각이 느린 물질을 포함할 수도 있다. 식각 조절층(14)은 SiN 계열 물질, Oxide 계열 물질, Si 계열 물질(예를 들어, SiGe), Metal 계열 물질, Carbon 계열 물질 또는 폴리머 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 식각 조절층(14)은 절연물로 이루어질 수 있다.
층간절연층(12) 내에 다양한 종류의 복수의 개별 소자(Individual device, ID)가 배치될 수 있다. 개별 소자(ID)는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 개별 소자(ID)는 기판(10)의 도전 영역에 전기적으로 연결될 수 있다. 또한, 개별 소자(ID)는 각각 층간절연층(12)에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
기판(10), 층간절연층(12) 및 하부절연막(13)에 의해 복수의 관통홀(H1, H2)이 한정될 수 있다. 일 실시예에 있어서, 복수의 관통홀(H1, H2)은 서로 다른 폭(또는, 직경)을 가질 수 있다. 예를 들어, 관통홀(H1, H2)은 제1 폭(W1)을 가지는 제1 관통홀(H1)과 제1 관통홀(H1)보다 큰 제2 폭(W2)을 가지는 제2 관통홀(H2)을 포함할 수 있다. 일 실시예에 있어서, 제1 관통홀(H1)은 기판(10), 층간절연층(12) 및 층간절연층(12) 내의 식각 조절층(14)에 의해 한정될 수 있다.
TSV(20, 30)는 관통홀(H1, H2) 내에 배치될 수 있다. TSV(20, 30)는 관통홀(H1, H2)을 한정하는 기판(10), 층간절연층(12), 하부절연막(13) 및 식각 조절층(14)의 내측벽에 접할 수 있다. 일 실시예에 있어서, TSV(20, 30)는 서로 다른 크기를 가지는 제1 TSV(20)와 제2 TSV(30)를 포함할 수 있다. 제1 TSV(20)는 제1 관통홀(H1) 내에 배치되며, 기판(10), 층간절연층(12), 하부절연막(13) 및 식각 조절층(14)을 관통할 수 있다. 제1 TSV(20)는 외측면의 일부가 식각 조절층(14)의 내측면에 의해 둘러싸일 수 있다. 제2 TSV(30)은 제2 관통홀(H2) 내에 배치되며, 기판(10), 층간절연층(12) 및 하부절연막(13)을 관통할 수 있다. 제1 TSV(20)는 기판(10) 내에서 제1 폭(W1)을 가지며, 제2 TSV(30)는 기판(10) 내에서 제1 폭(W1)에 비해 상대적으로 넓은 제2 폭(W2)을 가질 수 있다. 층간절연층(12) 내에서도 제2 TSV(30)가 제1 TSV(20)에 비해 상대적으로 넓은 폭을 가질 수 있다. 일 실시예에 있어서, 상대적으로 넓은 제2 TSV(30)의 제2 폭(W2)은 제1 TSV(20)의 제1 폭(W1)에 대하여 1.2~15배를 가질 수 있다. 예를 들어, 제1 TSV(20)의 제1 폭(W1)은 대략 1~3μm이며, 제2 TSV(30)의 제2 폭(W2)은 대략 4~15μm일 수 있다. 바람직하게는, 제2 TSV(30)의 제2 폭(W2)은 제1 TSV(20)의 제1 폭의 1.3~1.7배일 수 있다. 예를 들어, 제1 TSV(20)의 제1 폭(W1)은 1~3μm이며, 제2 TSV(30)의 제2 폭(W2)은 4~7μm일 수 있다.
일 실시예에 있어서, 제2 TSV(30)의 제2 폭(W2)이 제1 TSV(20)의 제1 폭(W1)에 대하여 1.2~15배를 가질 때, 식각 조절층(14)의 두께는 제1 TSV(20)의 제1 폭(W1)의 0.01~10배일 수 있다. 예를 들어, 제1 TSV(20)의 제1 폭(W1)은 대략 1~3μm이며, 제2 TSV(30)의 제2 폭(W2)은 대략 4~15μm인 경우, 식각 조절층(14)의 두께는 0.01~1μm일 수 있다. 바람직하게는 제2 TSV(30)의 제2 폭(W2)은 제1 TSV(20)의 제1 폭(W1)에 대하여 1.3~1.7배를 가질 때, 식각 조절층(14)의 두께는 제1 TSV(20)의 제1 폭(W1)에 대하여 0.1~1배일 수 있다. 예를 들어, 제1 TSV(20)의 제1 폭(W1)이 1~3μm이며, 제2 TSV(30)의 제2 폭(W2)이 4~7μm인 경우, 식각 조절층(14)의 두께는 0.1~1μm을 가질 수 있다.
제1 TSV(20)는 제1 비아 절연층(21), 제1 배리어층(23) 및 제1 플러그(25)를 포함할 수 있다. 제1 TSV(20)를 구성하는 제1 비아 절연층(21), 제1 배리어층(23) 및 제1 플러그(25)는 제1 관통홀(H1) 내에서 기판(10), 층간절연층(12), 하부절연막(13) 및 식각 조절층(14)을 관통하도록 수직으로 연장될 수 있다. 제1 비아 절연층(21)은 외측벽이 기판(10)과 층간절연층(12)에 접할 수 있다. 제1 비아 절연층(21)은 기판(10) 및 층간절연층(12)과 제1 TSV(20)를 상호 이격시키는 역할을 할 수 있다. 예를 들어, 제1 비아 절연층(21)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 제1 비아 절연층(21)을 형성하기 위하여 ALD(Atomic Layer Deposition) 공정 또는 CVD(Chemical Vapor Deposition) 공정을 이용할 수 있다.
제1 배리어층(23)은 제1 비아 절연층(21)에 의해 둘러싸일 수 있다. 제1 배리어층(23)은 비교적 낮은 배선 저항을 가지는 도전층일 수 있다. 예를 들어, 제1 배리어층(23)은 W, WN, Ti, TiN, Ta, TaN 및 Ru 중 적어도 하나를 포함하는 단일층 또는 다중층으로 이루어질 수 있다. 제1 배리어층(23)은 PVD(Physical Vapor Deposition) 공정 또는 CVD(Chemical Vapor Deposition) 공정에 의해 형성될 수 있다. 또는, 제1 배리어층(23)은 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다.
제1 플러그(25)는 제1 배리어층(23)에 의해 둘러싸일 수 있다. 제1 플러그(25)는 제1 관통홀(H1)을 완전히 채울 수 있다. 제1 플러그(25)는 제1 배리어층(23)과는 다른 금속을 포함할 수 있다. 예를 들어, 제1 플러그(25)는 Cu, W, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuW 중 적어도 하나를 포함할 수 있다.
제2 TSV(30)는 제2 비아 절연층(31), 제2 배리어층(33) 및 제2 플러그(35)를 포함할 수 있다. 일 실시예에 있어서, 제2 비아 절연층(31)은 제1 비아 절연층(21)과 동일한 물질과 동일한 두께를 가질 수 있다. 제2 배리어층(33)은 제1 배리어층(23)과 동일한 물질과 동일한 두께를 가질 수 있다. 제2 플러그(35)는 제1 플러그(25)와 동일한 물질을 가지되, 제1 플러그(25)보다 넓은 폭을 가질 수 있다.
도 1b에서 제1 TSV(20) 및 제2 TSV(30)는 원형의 단면 형상을 가지는 것을 도시되었으나, 본 발명은 이에 한정되지 않는다. 예를 들면, 제1 TSV(20) 및/또는 제2 TSV(30)의 평면 구조는 다각형, 타원형 등의 다양한 단면 형상을 가질 수 있다.
금속층간절연층(18)이 층간절연층(12) 상에 배치될 수 있다. 일 실시예에 있어서, 금속층간절연층(18)은 기판(10) 상에 형성되는 BEOL(Back-End-Of-Line) 구조에 포함되는 층간절연층일 수 있다. 금속층간절연층(18) 내에 금속층(M)이 배치될 수 있다. 금속층(M)은 다층 배선 구조를 가지며, TSV(20, 30)에 연결될 수 있다. 금속층간절연층(18)은 FEOL 구조에 포함되는 개별 소자들(ID)을 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 더 포함할 수 있다. 하부절연막(13) 상에는 TSV(20, 30)에 연결되는 도전층(55)이 배치될 수 있다.
도 1c를 참조하면, 일 실시예에 있어서, 서로 다른 물질을 포함하는 절연층들이 교대로 적층된 층간절연층(12)은 내측면이 굴곡진 형상(요철 형상)을 가질 수 있다. 층간절연층(12)의 굴곡진 내측면에 접하는 TSV(20, 30)의 외측면(21S)도 굴곡진 형상을 가질 수 있다. TSV(20, 30)의 외측면(21S)은 비아 절연층(21, 31)의 외측면일 수 있다. 일 실시예에 있어서, 층간절연층(12)의 내측면에 접하는 제1 TSV(20)의 외측면(21S)은 식각 조절층(14)의 바닥면(14BS)의 일부에 접할 수 있다. 층간절연층(12)의 내측면에 접하는 제1 TSV(20)의 외측면(21S)은 제1 층간절연층(12A) 상면(12TS)의 일부에 접할 수 있다.
일 실시예에 있어서, 제1 TSV(20) 및 제2 TSV(30)에 접하는 제1 층간절연층(12A)의 단부와 제2 층간절연층(12B)의 단부의 위치가 서로 다를 수 있다. 예를 들어, 제1 층간절연층(12A)의 단부가 제2 층간절연층(12B)의 단부보다 배리어층(23, 33)에 가깝게 위치할 수 있다.
도 2a는 본 개시의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 2b는 본 개시의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 2c는 도 2a의 Y2 영역에 대한 확대도이다. 도 1a 내지 도 2c에서 동일한 부호는 동일한 구성 요소를 지칭할 수 있다. 이하에서는 도 1a 내지 도 1c에서 설명한 것과 실질적으로 동일한 내용은 생략하고, 차이점을 중심으로 설명한다.
도 2a를 참조하면, 식각 조절층(14)은 층간절연층(12) 상에 배치될 수 있다. 식각 조절층(14)은 층간절연층(12)의 상면에 접할 수 있다. 금속층간절연층(18)이 층간절연층(12)의 상면과 함께 식각 조절층(14)의 측면과 상면을 덮을 수 있다. 제1 관통홀(H1)이 금속층간절연층(18) 내의 식각 조절층(14) 상단까지 연장될 수 있다. 제1 관통홀(H1)이 제2 관통홀(H2)보다 길게 형성될 수 있다. 제1 TSV(20)가 제1 관통홀(H1) 내에 배치될 수 있다. 제1 TSV(20)의 상단은 식각 조절층(14)의 상단과 실질적으로 동일한 높이에 위치할 수 있다. 제1 TSV(20)의 상단이 제2 TSV(30)의 상단보다 높이 위치할 수 있다. 제1 TSV(20) 상에 제1 금속층(M1)이 배치되고, 제2 TSV(30) 상에 제2 금속층(M2)이 배치될 수 있다. 일 실시예에 있어서, 제1 금속층(M1)은 식각 조절층(14)과 접촉할 수 있다. 제1 금속층(M1)의 바닥면은 제2 금속층(M2)의 바닥면보다 높이 위치할 수 있다.
도 2b를 참조하면, 식각 조절층(14)은 층간절연층(12)의 상면에 배치되며, 상대적으로 넓은 제2 폭(W2)을 갖는 제2 TSV(30)의 외측면을 둘러쌀 수 있다. 제2 TSV(30)를 둘러싸는 식각 조절층(14)은 제1 TSV(20)를 둘러싸는 식각 조절층(14)과 다른 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제2 TSV(30)를 둘러싸는 식각 조절층(14)은 식각 지연층의 기능을 할 수 있다.
도 2c를 참조하면, 일 실시예에 있어서, 식각 조절층(14)은 제1 TSV(20)의 외측 방향으로 연장되며, 내측의 높이보다 외측의 높이가 낮은 경사면(14S)을 가질 수 있다. 도 2b와 같이 식각 조절층(14)이 제2 TSV(30)를 둘러싸는 경우에도, 식각 조절층(14)은 경사면을 가질 수 있다.
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1a 내지 도 3에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1a 내지 도 2c에서 설명한 것과 실질적으로 동일한 내용은 생략하고, 차이점을 중심으로 설명한다.
도 3을 참조하면, 식각 조절층(14)이 기판(10)의 상부에 배치될 수 있다. 식각 조절층(14)의 바닥면과 측면이 기판(10)과 접하며, 상면이 기판(10)의 상면과 실질적으로 동일한 평면을 이룰 수 있다. 식각 조절층(14)의 상면은 층간절연층(12)의 바닥면과 접할 수 있다. 식각 조절층(14)은 기판(10)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 관통홀(H1)은 기판(10)과 식각 조절층(14)이 인접하는 영역에서 식각 조절층(14)의 하부에 제1 언더컷 영역(UC1)을 포함할 수 있다. 제2 관통홀(H2)은 기판(10)과 층간절연층(12)이 인접하는 영역에서 층간절연층(12)의 하부에 제2 언더컷(UC2) 영역을 포함할 수 있다. 제1 비아 절연층(21)은 제1 관통홀(H1) 내에서 제1 언더컷 영역(UC1)을 채우며, 식각 조절층(14)의 하면에 접하는 제1 돌출부(P1)를 포함할 수 있다. 제1 돌출부(P1)의 수평 방향의 두께는 제1 비아 절연층(21) 중 다른 부분들에서의 수평 방향의 두께보다 두꺼울 수 있다.
제2 비아 절연층(31)은 제2 관통홀(H2) 내에서 제2 언더컷(UC2) 영역을 채우며, 층간절연층(12)의 하면에 접하는 제2 돌출부(P2)를 포함할 수 있다. 제2 돌출부(P2)의 수평 방향의 두께는 제2 비아 절연층(31) 중 다른 부분들에서의 수평 방향의 두께보다 두꺼울 수 있다. 제2 돌출부(P2)는 제1 돌출부(P1)와 다른 높이에 위치할 수 있다. 예를 들어, 제1 돌출부(P1)는 수직적 관점에서 제2 돌출부(P2)보다 층간절연층(12)에 멀리 위치하고, 기판(10)의 배면에 가깝게 배치될 수 있다.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1a 내지 도 4에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1a 내지 도 3에서 설명한 것과 실질적으로 동일한 내용은 생략하고, 차이점을 중심으로 설명한다.
도 4를 참조하면, TSV(20, 30)를 한정하는 기판(10)의 측벽에는 요철들을 포함하는 비평탄부(NF)가 형성될 수 있다. 비아 절연층(21, 31)의 외측면은 기판(10)의 측벽에 포함된 비평탄부(NF)에 접하면서 비평탄부(NF)에 상응하는 형상을 가질 수 있다. 기판(10)의 측벽에 형성된 비평탄부(NF)는 기판(10)에 관통홀(H1, H2)을 형성하는 공정 중에 형성될 수 있다. 일 실시예에 있어서, 비평탄부(NF)를 포함하는 측벽으로 한정되는 관통홀(H1, H2)은 보쉬 공정(bosch process)를 통해 형성될 수 있다. 예를 들어, 기판(10)에 관통홀(H1, H2)을 형성하기 위해 SF6 또는 O2 플라즈마를 이용한 ICP DRIE(Inductive Coupled Plasma Deep Reactive Ion Etching) 공정과, C4F8 등과 같은 CFx 계열 중 어느 하나를 이용한 측벽 패시베이션(passivation) 공정이 수 차례 반복될 수 있다.
일 실시예에 있어서, 기판(10)의 측벽에 형성된 비평탄부(NF)와 비아 절연층(21, 31)의 외측면에 형성된 요철들의 크기는 층간절연층(12)의 하면으로부터 기판(10)의 배면에 가까워질수록 작아질 수 있다. 예를 들어, 기판(10)의 측벽에 형성된 비평탄부(NF)는 층간절연층(12)에 인접한 일부 영역에 형성되고, 기판(10)의 배면에 인접한 부분은 평탄한 표면을 가질 수 있다.
TSV(20, 30)를 한정하는 기판(10)은 층간절연층(12)과 인접하는 부분에서 TSV(20, 30)의 내측으로 연장되는 돌출부(PS1, PS2)를 포함할 수 있다. 돌출부(PS1)는 식각 조절층(14)과 제1 비아 절연층(21)의 제1 돌출부(P1) 사이에 개재되며, 식각 조절층(14)과 제1 비아 절연층(21)의 제1 돌출부(P1)는 접하지 않을 수 있다. 또한, 돌출부(PS2)는 층간절연층(12)과 제2 비아 절연층(31)의 제2 돌출부(P2) 사이에 개재되며, 층간절연층(12)과 제2 비아 절연층(31)의 제2 돌출부(P2)는 접하지 않을 수 있다.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1a 내지 도 5에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1a 내지 도 4에서 설명한 것과 실질적으로 동일한 내용은 생략하고, 차이점을 중심으로 설명한다.
도 5를 참조하면, 식각 조절층(14)의 제1 TSV(20)를 둘러싸는 내측면(S14)은 제1 TSV(20)의 외측 방향으로 오목하게 함입될 수 있다. 제1 비아 절연층(21)은 식각 조절층(14)의 오목한 내측면(S14)에 접하는 부분이 제1 TSV(20)의 외측 방향으로 돌출되는 볼록부(21cv)를 포함할 수 있다. 제1 배리어층(23)은 제1 비아 절연층(21)의 볼록부(21cv)에 접하는 부분에 볼록부(23cv)가 형성될 수 있다. 제1 플러그(25)는 제1 배리어층(23)의 볼록부(23cv)에 접하는 부분에 볼록부(25cv)가 형성될 수 있다.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 7은 도 6의 실시예들에 따른 A 영역을 확대 도시한 확대도들이다. 도 1a 내지 도 6에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1a 내지 도 5에서 설명한 것과 실질적으로 동일한 내용은 생략하고, 차이점을 중심으로 설명한다.
도 6 및 도 7을 참조하면, 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에는 오버행(OH)이 형성될 수 있다. 오버행(OH)은 기판(10)의 배면으로 갈수록 기판(10)의 측벽에서 제1 TSV(20)의 내측 방향으로 연장되는 제1 경사면(S1) 및 기판(10)의 상면으로 갈수록 기판(10)의 측벽에서 제1 TSV(20)의 내측 방향으로 연장되는 제2 경사면(S2)을 포함할 수 있다. 제1 비아 절연층(21)의 외측면은 기판(10)의 측벽에 형성된 오버행(OH)에 접하면서, 오버행(OH)에 상응하는 형상을 가지는 함입부를 포함할 수 있다.
일 실시예에 있어서, 도 7(a)를 참조하면, 제1 비아 절연층(21)의 내측면은 함입부와 대응되는 높이에서 제1 TSV(20)의 내측 방향으로 연장되는 오버행(OH21)을 포함할 수 있다. 제1 배리어층(23)의 외측면은 제1 비아 절연층(21)의 오버행(OH21)에 접하면서, 오버행(OH21)에 상응하는 형상을 가지는 함입부를 포함할 수 있다. 전술한 내용과 동일한 방식으로, 제1 배리어층(23)의 내측면에 오버행(OH23)이 형성될 수 있으며, 제1 플러그(25)의 외측면에 함입부가 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 도 7(b)에 도시된 것과 같이, 기판(10)이 오버행(OH)을 포함하는 경우에도, 제1 비아 절연층(21)과 제1 배리어층(23)은 오버행(OH21, OH23)을 포함하지 않을 수 있다.
도 4, 도 6 및 도 7을 참조하면, TSV(20, 30)를 둘러싸는 기판(10)의 내측벽에는 요철들을 포함하는 비평탄부(NF)가 형성될 수 있다.. 기판(10)의 측벽에 형성된 오버행(OH)은 비평탄부(NF)의 요철들을 중 어느 하나일 수 있다. 일 실시예에 있어서, 기판(10)의 측벽에 형성된 오버행(OH)은 비평탄부(NF)의 요철들 중 가장 크기가 큰 것일 수 있다.
도 8 내지 도 13는 본 개시의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도들이다. 도 1a 내지 도 13에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1a 내지 도 7에서 설명한 것과 실질적으로 동일한 내용은 생략하고, 차이점을 중심으로 설명한다.
도 8 및 도 13를 참조하면, 일 실시예에 있어서, 반도체 장치는 상대적으로 좁은 폭을 갖는 제1 TSV(20)를 둘러싸는 제1 식각 조절층(14A)과 상대적으로 넓은 폭을 갖는 제2 TSV(30)를 둘러싸는 제2 식각 조절층(14B)을 포함할 수 있다.
도 8 및 도 9를 참조하면, 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 동일한 레벨에 위치할 수 있다.
도 8을 참조하면, 일 실시예에 있어서, 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 층간절연층(12) 내에서 동일한 높이에 위치할 수 있다. 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 서로 다른 물질을 포함할 수 있다. 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 기판(10) 및/또는 층간절연층(12)에 대하여 서로 다른 식각 선택비를 갖는 물질들을 포함할 수 있다. 예를 들어, 제1 식각 조절층(14A)은 기판(10), 층간절연층(12), 및 제2 식각 조절층(14B)에 비하여 상대적으로 식각이 빠른 물질 - 식각 저항이 낮은 물질을 포함할 수 있다. 제2 식각 조절층(14B)은 기판(10), 층간절연층(12), 및 제1 식각 조절층(14A)에 비하여 상대적으로 식각이 느린 물질 - 식각 저항이 높은 물질을 포함할 수 있다.
제1 식각 조절층(14A)과 제2 식각 조절층(B)의 두께는 서로 동일할 수도 있고, 다를 수도 있다. 일 실시예에 있어서, 제2 TSV(30)의 제2 폭(W2)이 제1 TSV(20)의 제1 폭(W1)에 대하여 1.2~15배를 가질 때, 제2 식각 조절층(14B)의 두께는 제1 TSV(20)의 제1 폭(W1)의 0.01~10배일 수 있다. 예를 들어, 제1 TSV(20)의 제1 폭(W1)은 대략 1~3μm이며, 제2 TSV(30)의 제2 폭(W2)은 대략 4~15μm인 경우, 제2 식각 조절층(14B)의 두께는 0.01~1μm일 수 있다. 바람직하게는 제2 TSV(30)의 제2 폭(W2)은 제1 TSV(20)의 제1 폭(W1)에 대하여 1.3~1.7배를 가질 때, 제2 식각 조절층(14B)의 두께는 제1 TSV(20)의 제1 폭(W1)에 대하여 0.1~1배일 수 있다. 예를 들어, 제1 TSV(20)의 제1 폭(W1)이 1~3μm이며, 제2 TSV(30)의 제2 폭(W2)이 4~7μm인 경우, 제2 식각 조절층(14B)의 두께는 0.1~1μm을 가질 수 있다.
도 9를 참조하면, 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 기판(10)의 상부와 층간절연층(12)의 아래에 위치하며, 서로 실질적으로 동일한 높이에 위치할 수 있다. 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 각각 바닥면과 외측면이 기판(10)에 접하며, 상면이 층간절연층(12)의 바닥면에 접할 수 있다.
도 10 내지 도 13을 참조하면, 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 서로 다른 레벨에 위치할 수 있다.
도 10을 참조하면, 일 실시예에 있어서, 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 층간절연층(12) 내에서 서로 다른 레벨에 위치할 수 있다. 제1 식각 조절층(14A)과 제2 식각 조절층(14B) 중 어느 하나는 바닥면이 기판(10)의 상면에 접하며, 층간절연층(12)의 바닥면과 실질적으로 동일한 평면을 이룰 수 있다. 예를 들어, 제1 식각 조절층(14A)은 상부의 제1 층간절연층(12A) 내에 형성될 수 있고, 및 제2 식각 조절층(14B)은 하부의 제1 층간절연층(12A) 내에 형성될 수 있다.
도 11을 참조하면, 일 실시예에 있어서, 제1 식각 조절층(14A) 및 상기 제2 식각 조절층(14B) 중 어느 하나는 층간절연층(12) 내에 배치되며, 다른 하나는 바닥면과 외측면이 기판(10)에 접하고, 상면이 층간절연층(12)에 접할 수 있다. 예를 들어, 제1 식각 조절층(14A)은 제1 TSV(20)를 둘러싸며 층간절연층(12) 내에 배치되고, 제2 식각 조절층(14B)은 제2 TSV(30)를 둘러싸며 기판(10)의 상부에서 층간절연층(12) 바닥면에 접하여 배치될 수 있다. 또는, 제1 식각 조절층(14A)이 기판(10)의 상부에서 층간절연층(12)의 바닥면에 접하며, 제2 식각 조절층(14B)이 층간절연층(12) 내에 배치될 수 있다.
도 12를 참조하면, 일 실시예에 있어서, 제1 식각 조절층(14A) 및 제2 식각 조절층(14B) 중 어느 하나는 층간절연층(12) 내에 배치되며, 다른 하나는 층간절연층(12) 상에 배치될 수 있다. 층간절연층(12) 상에 배치되는 제1 또는 제2 식각 조절층(14A, 14B)은 금속층간절연층(18)으로 덮일 수 있다. 층간절연층(12) 상에 배치되는 제1 또는 제2 식각 조절층(14A, 14B)은 금속층(M)과 접촉할 수 있다. 예를 들어, 제1 식각 조절층(14A)이 제1 TSV(20) 일부를 둘러싸며 층간절연층(12) 내에 배치되고, 제2 식각 조절층(14B)이 제2 TSV(30)에 인접하여 층간절연층(12) 상에 배치될 수 있다. 또는, 제1 식각 조절층(14A)이 제1 TSV(20)와 인접하여 층간절연층(12) 상에 배치되며, 제2 식각 조절층(14B)이 제2 TSV(30)를 둘러싸며 층간절연층(12) 내에 배치될 수 있다.
도 13을 참조하면, 일 실시예에 있어서, 제1 식각 조절층(14A) 및 제2 식각 조절층(14B) 중 어느 하나는 기판(10)의 상부에서 층간절연층(12) 아래에 배치되고, 다른 하나는 층간절연층(12) 상에 배치될 수 있다. 예를 들어, 제1 식각 조절층(14A)은 제1 TSV(20)의 일부를 둘러싸며 기판(10) 및 층간절연층(12)과 접할 수 있다. 제2 식각 조절층(14B)은 제2 TSV(30)에 인접하며 층간절연층(12) 상에 배치될 수 있다.
도 14 내지 도 22은 본 개시의 일 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도들이다. 도 1a 내지 도 22에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1a 내지 도 13에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 14를 참조하면, 기판(10) 상에 다양한 종류의 복수의 개별 소자(ID, individual device)와 층간절연층(12)을 포함하는 FEOL 구조가 형성될 수 있다. 기판(10)의 상부에 식각 조절층(14)이 형성될 수 있다. 식각 조절층(14)은 층간절연층(12)의 내부에 형성될 수 있다. 식각 조절층(14)은 층간절연층(12)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
층간절연층(12) 상에 마스크 패턴(16)이 형성되고, 마스크 패턴(16)에는 층간절연층(12)의 상면을 일부 노출시키는 오픈 영역(OP1, OP2)이 형성될 수 있다. 오픈 영역(OP1, OP2)은 상대적으로 좁은 크기를 가지는 제1 오픈 영역(OP1)과 상대적으로 넓은 크기를 갖는 제2 오픈 영역(OP2)을 포함할 수 있다. 제1 오픈 영역(OP1)은 탑뷰에서 식각 조절층(14)과 중첩할 수 있다. 마스크 패턴(16)은 포토레지스트막 또는 하드 마스크를 포함할 수 있다. 마스크 패턴(16)을 식각 마스크로 이용하여 층간절연층(12)이 일부 식각되고, 제1 오픈 영역(OP1)을 통해 식각 조절층(14)의 상면이 노출될 수 있다.
도 15를 참조하면, 마스크 패턴(16)을 식각 마스크로 하여 식각 조절층(14)이 선택적으로 식각될 수 있다. 식각 조절층(14)이 식각되어 식각 조절층(14) 하부의 제2 층간절연층(12B)의 상면이 노출될 수 있다. 식각 조절층(14)이 선택적으로 식각되는 과정에서, 제2 오픈 영역(OP2)을 통해 노출되는 제1 층간절연층(12A)은 식각 조절층(14)에 대해 식각 선택비를 가지므로 식각되지 않거나 일부만 식각될 수 있다. 이에, 제1 오픈 영역(OP1)을 통해 노출되는 층간절연층(12)의 상면이 제2 오픈 영역(OP2)을 통해 노출되는 층간절연층(12)의 상면보다 낮은 레벨에 위치할 수 있다.
도 16을 참조하면, 제1 오픈 영역(OP1)과 제2 오픈 영역(OP2)을 통해 노출된 층간절연층(12)을 기판(10)을 식각 정지층으로 하여 식각할 수 있다. 제1 오픈 영역(OP1)을 통해 노출된 층간절연층(12)이 식각되어 기판(10)의 상면이 노출될 수 있다. 제1 오픈 영역(OP1)의 하부에 층간절연층(12)의 내측면, 식각 조절층(14)의 내측면 및 기판(10)의 상면이 노출되는 제1 관통홀(H1)이 형성될 수 있다. 제2 오픈 영역(OP2)을 통해 노출되는 층간절연층(12)은 일부가 식각될 수 있다.
도 17을 참조하면, 마스크 패턴(16)이 식각 마스크로 이용되어 제1 관통홀(H1)을 통해 기판(10)이 선택적으로 식각될 수 있다. 기판(10)의 상부가 식각되어 제1 관통홀(H1)이 기판(10) 내에 소정의 깊이를 갖도록 하방으로 연장할 수 있다. 예를 들어, 제1 관통홀(H1)이 형성되는 공정은 이방성 식각 공정 또는 보쉬 공정(bosch process)이 이용될 수 있다. 제1 관통홀(H1)이 형성되는 과정에서 제2 오픈 영역(OP2) 통해 노출된 층간절연층(12)은 기판(10)에 대하여 식각 선택비를 가지므로 식각되지 않거나 일부만 식각될 수 있다.
도 18을 참조하면, 마스크 패턴(16)이 식각 마스크로 이용되어 층간절연층(12)이 선택적으로 식각될 수 있다. 제2 오픈 영역(OP2)을 통해 층간절연층(12)이 식각되어 제2 관통홀(H2) 형성될 수 있다. 제2 관통홀(H2)을 통해 기판(10)의 상면이 노출될 수 있다. 층간절연층(12)이 선택적으로 식각되는 과정에서 제1 관통홀(H1)을 통해 노출되는 기판(10)은 일부만 식각되거나, 식각되지 않을 수 있다.
일 실시예에 있어서, 제1 관통홀(H1)과 제2 관통홀(H2)이 형성되는 과정에서 제1 층간절연층(12A)과 제2 층간절연층(12B)의 식각률 차이로 인해 제1 관통홀(H1)과 제2 관통홀(H2)에 의해 노출되는 층간절연층(12)은 도 1c와 유사하게 굴곡진 내측벽을 가질 수 있다.
도 19를 참조하면, 마스크 패턴(16)이 식각 마스크로 이용되어 기판(10)이 식각되고, 제1 관통홀(H1)과 제2 관통홀(H2)이 하방으로 연장될 수 있다. 제1 관통홀(H1)이 제2 관통홀(H2)보다 상대적으로 작은 폭을 가지므로, 제1 관통홀(H1)을 통해 노출된 기판(10)의 식각 속도(etch rate)가 제2 관통홀(H2)을 통해 노출된 기판(10)의 식각 속도(etch rate)보다 상대적으로 느릴 수 있다. 일 실시예에 있어서, 제1 관통홀(H1)의 깊이가 제2 관통홀(H2)의 깊이와 실질적으로 동일해질 때까지 기판(10)이 식각될 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 제1 관통홀(H1)의 깊이가 제2 관통홀(H2)의 깊이보다 얕을 수도 있고, 깊을 수도 있다. 예를 들어, 제1 관통홀(H1)과 제2 관통홀(H2)이 연장되는 공정은 이방성 식각 공정 또는 보쉬 공정(bosch process)이 이용될 수 있으며, 또는 레이저 드릴링(laser drilling) 기술이 이용될 수도 있다.
일 실시예에 있어서, 제1 관통홀(H1)이 연장되는 과정에서 제1 관통홀(H1)을 한정하는 기판(10)의 측벽에 오버행(OH)이 형성될 수 있다. 오버행(OH)은 도 18이 제1 관통홀(H1)이 가지는 깊이에 대응되는 레벨에서 형성될 수 있다.
일 실시예에 있어서, 제1 관통홀(H1)과 제2 관통홀(H2)이 연장되는 과정에서 층간절연층(12)과 인접한 기판(10)의 측벽이 식각되어 기판(10) 하면의 일부를 노출시키는 언더컷이 형성될 수 있다.
도 20을 참조하면, 마스크 패턴(16)이 제거되고, 제1 관통홀(H1)과 제2 관통홀(H2)의 내부 측벽과 저면을 덮는 비아 절연층(91)이 형성될 수 있다. 비아 절연층(91)은 층간절연층(12)의 상면과 제1 관통홀(H1)과 제2 관통홀(H2)에 의해 노출되는 층간절연층(12)의 측벽을 덮도록 형성될 수 있다. 제1 관통홀(H1)과 제2 관통홀(H2)의 내부 및 외부에서 비아 절연층(91)을 덮는 배리어층(93)이 형성될 수 있다. 예를 들어, 배리어층(93)은 CVD 또는 PVD 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 배리어층(93)은 종의 물질로 이루어지는 단일막 또는 적어도 2 종의 물질을 포함하는 다중막으로 이루어질 수 있다. 일 실시예에 있어서, 배리어층(93)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 배리어층(93) 상에 제1 관통홀(H1)과 제2 관통홀(H2)의 남는 공간을 채우는 플러그층(95)이 형성될 수 있다. 플러그층(95)은 제1 관통홀(H1)과 제2 관통홀(H2)의 내부 및 외부에서 배리어층(93)을 덮을 수 있다.
도 21을 참조하면, 층간절연층(12)을 식각 정지층으로 이용하는 평탄화 공정을 통해 비아 절연층(91), 배리어층(93), 및 플러그층(95)을 연마되고, 층간절연층(12)의 상면이 노출될 수 있다. 비아 절연층(91), 배리어층(93), 및 플러그층(95)은 층간절연층(12)의 상면과 실질적으로 동일한 높이에 위치하는 상단을 가지며, 제1 관통홀(H1) 내에 배치되는 제1 비아 절연층(21), 제1 배리어층(23), 제1 플러그(25)을 포함하는 제1 TSV(20)로 남게 될 수 있다. 또한, 비아 절연층(91), 배리어층(93), 및 플러그층(95)은 층간절연층(12)의 상면과 실질적으로 동일한 높이에 위치하는 상단을 가지며, 제2 관통홀(H2) 내에 배치되는 제2 비아 절연층(31), 제2 배리어층(33), 제2 플러그(35)을 포함하는 제2 TSV(30)로 남게 될 수 있다.
도 22를 참조하면, 층간절연층(12), 제1 TSV(20) 및 제2 TSV(30) 상에 금속층(M), 금속층간절연층(18) 및 접속 단자(19)가 형성될 수 있다. 접속 단자(19)는 범프 공정을 통해 형성되는 솔더볼일 수 있다. 접속 단자(19)를 덮도록 기판(10) 상에 지지체(740)를 부착하고, 기판(10)을 뒤집은 상태에서 기판(10)이 배면으로부터 일부 제거될 수 있다. 제1 TSV(20)와 제2 TSV(30)가 기판(10)의 배면으로부터 돌출될 수 있다. 기판(10)의 배면을 덮는 하부절연막(13)이 형성될 수 있다. 하부절연막(13)은 기판(10)의 배면으로부터 돌출된 제1 TSV(20)와 제2 TSV(30)를 덮도록 형성될 수 있다. 기판(10)의 배면 측에서 평탄화된 표면이 얻어질 때까지 하부절연막(13)의 노출 표면으로부터 연마 공정을 진행할 수 있다. 기판(10)의 배면 측에서 평탄화된 제1 TSV(20)와 제2 TSV(30)의 저면을 노출시킬 수 있다.
도 23 내지 도 25는 본 개시의 일 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도들이다. 도 1a 내지 도 22에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1a 내지 도 22에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 23을 참조하면, 기판(10)의 상부에 제1 식각 조절층(14A)과 제2 식각 조절층(14B)이 형성될 수 있다. 제1 식각 조절층(14A)은 층간절연층(12)의 내부에 형성될 수 있다. 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 서로 다른 레벨에 형성될 수 있다. 예를 들어, 제1 식각 조절층(14A)이 제2 식각 조절층(14B)보다 높은 레벨에 위치할 수 있다. 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 서로 다른 물질을 포함할 수 있다. 제1 식각 조절층(14A)과 제2 식각 조절층(14B)은 각각 기판(10) 및/또는 층간절연층(12)에 대하여 식각 선택비를 가지며, 제1 식각 조절층(14A)은 식각 속도가 빠른 물질을 포함하고, 제2 식각 조절층(14B)은 식각 속도가 느린 물질을 포함할 수 있다.
층간절연층(12) 상에 마스크 패턴(16)이 형성되고, 마스크 패턴(16)에는 제1 식각 조절층(14A) 상에 형성되는 제1 오픈 영역(OP1)과 제2 식각 조절층(14B) 상에 형성되는 제2 오픈 영역(OP2)이 형성될 수 있다. 제1 오픈 영역(OP1)이 제2 오픈 영역(OP2)보다 상대적으로 좁은 크기를 가질 수 있다.
마스크 패턴(16)을 식각 마스크로 이용하여 층간절연층(12)이 일부 식각되고, 제1 오픈 영역(OP1)을 통해 제1 식각 조절층(14A)이 노출될 수 있다.
도 24를 참조하면, 제1 식각 조절층(14A)이 선택적으로 식각될 수 있다. 제1 식각 조절층(14A)이 식각되어 제1 식각 조절층(14A) 하부의 제2 층간절연층(12B)의 상면이 노출될 수 있다.
도 25를 참조하면, 제1 오픈 영역(OP1)과 제2 오픈 영역(OP2)를 통해 층간절연층(12)이 식각될 수 있다. 제2 식각 조절층(14B)을 식각 정지층으로 하여, 제2 오픈 영역(OP2)를 통해 층간절연층(12)이 식각될 수 있다. 제2 식각 조절층(14B)의 상면이 노출될 때까지 제2 오픈 영역(OP2)이 하방으로 연장될 수 있다. 제1 오픈 영역(OP1)을 통해 층간절연층(12)과 기판(10)이 식각되어 제1 관통홀(H1)이 형성될 수 있다. 제2 식각 조절층(14B)은 층간절연층(12) 및/또는 기판(10)에 대하여 식각 선택비를 가지므로 제1 관통홀(H1)이 형성되는 동안에 제2 식각 조절층(14B) 하부의 기판(10)이 식각되지 않을 수 있다. 이후에, 제2 오픈 영역(OP2)을 통해 제2 식각 조절층(14B)을 식각하여 기판(10)의 상면을 노출시킬 수 있다. 제2 오픈 영역(OP2)이 하방으로 연장되어 기판(10)을 노출시키며, 제1 관통홀(H1)보다 상대적으로 깊이가 얕은 제2 관통홀이 형성될 수 있다. 이후에, 도 18 내지 도 22에서 설명한 내용과 동일하거나 유사한 공정이 실행되며, 도 10과 같은 반도체 장치들이 형성될 수 있다. 도 11 내지 도 13에 도시된 반도체 장치들도 전술한 내용과 유사한 방식으로 형성될 수 있다.
도 26은 본 개시의 실시예들에 의한 반도체 장치들의 제조 방법을 개략적으로 도시하는 단면도들이다.
도 26을 참조하면, 제1 식각 조절층(14A)과 제2 식각 조절층(14B)이 동일한 레벨에 위치할 수 있다. 이 경우에도, 도 14 내지 도 22에서 설명한 것과 유사하게, 빠른 식각 속도를 가지는 물질을 포함하는 제1 식각 조절층(14A)과 느린 식각 속도를 가지는 물질을 포함하는 제2 식각 조절층(14B)을 이용하여, 서로 다른 폭을 가지는 관통홀의 깊이를 동일하게 조절할 수 있다. 제1 오픈 영역(OP1)을 통해 제1 식각 조절층(14A)이 먼저 식각되고, 이후에, 도 25, 도 19 내지 도 도 22에서 설명한 내용과 동일하거나 유사한 공정이 실행되어 도 8과 같은 반도체 장치가 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 기판 12: 층간절연층
14: 식각 조절층 16: 마스크 패턴
12A: 제1 층간절연층 12B: 제2 층간절연층
20: 제1 TSV 30: 제2 TSV
18: 금속층간절연층 19: 접속 단자
H1: 제1 관통홀 H2: 제2 관통홀
21: 제1 비아 절연층 23: 제1 배리어층
25: 제1 플러그 M: 금속층
31: 제2 비아 절연층 33: 제2 배리어층
35: 제2 플러그
UC1: 제1 언더컷 영역 UC2: 제2 언더컷 영역
P1: 제1 돌출부 P2: 제2 돌출부
PS1, PS2: 돌출부 NF: 비평탄부
OH, OH21, OH23: 오버행
91: 비아 절연층 93: 배리어층
95: 플러그층

Claims (10)

  1. 기판 및 기판 상의 층간절연층;
    상기 기판의 상부에 배치되는 식각 조절층;
    상기 기판, 상기 층간절연층 및 상기 식각 조절층을 관통하는 제1 TSV; 및
    상기 기판과 상기 층간절연층을 관통하는 제2 TSV를 포함하며,
    상기 제2 TSV는 상기 제1 TSV보다 큰 폭을 가지며,
    상기 식각 조절층은 내측면이 상기 제1 TSV의 외측면의 일부를 둘러싸고,
    상기 식각 조절층은 상기 층간절연층 및 상기 기판에 대하여 식각 선택비를 가지며, 상기 층간절연층 및 상기 기판보다 식각 속도가 빠른 물질을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 식각 조절층의 두께는,
    상기 제2 TSV의 폭이 상기 제1 TSV의 폭의 1.3~1.7배이며, 상기 식각 조절층의 두께는 상기 제1 TSV의 폭의 0.1~1배인 반도체 장치.
  3. 제1항에 있어서,
    상기 식각 조절층은,
    절연물을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 식각 조절층은 상기 층간절연층 내에 배치되는 반도체 장치.
  5. 제1항에 있어서,
    상기 식각 조절층은 바닥면과 외측면이 상기 기판에 접하며, 상면이 상기 층간절연층에 접하는 반도체 장치.
  6. 기판 및 기판 상의 층간절연층;
    상기 기판의 상부에 배치되는 제1 식각 조절층 및 제2 식각 조절층;
    상기 기판, 상기 층간절연층 및 상기 제1 식각 조절층을 관통하는 제1 TSV; 및
    상기 기판, 상기 층간절연층 및 상기 제2 식각 조절층을 관통하는 제2 TSV를 포함하며,
    상기 제2 TSV는 상기 제1 TSV보다 큰 폭을 가지며,
    상기 제1 식각 조절층과 상기 제2 식각 조절층은 상기 층간절연층 및 상기 기판에 대하여 서로 다른 식각 선택비를 갖는 물질을 포함하고,
    상기 제1 식각 조절층과 상기 제2 식각 조절층은 상기 층간절연층 및 상기 기판보다 식각 속도가 빠른 물질을 포함하며,
    상기 제2 식각 조절층은 상기 층간절연층 및 상기 기판보다 식각 속도가 느린 물질을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 식각 조절층과 상기 제2 식각 조절층은,
    서로 동일한 레벨에 위치하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 식각 조절층과 상기 제2 식각 조절층은,
    상기 층간절연층 내에 배치되는 반도체 장치.
  9. 제7항에 있어서,
    상기 제1 식각 조절층과 상기 제2 식각 조절층은,
    각각 바닥면과 외측면이 상기 기판에 접하며, 상면이 상기 층간절연층에 접하는 반도체 장치.
  10. 제6항에 있어서,
    상기 제1 식각 조절층과 상기 제2 식각 조절층은,
    서로 다른 레벨에 위치하는 반도체 장치.

KR1020190063263A 2019-02-22 2019-05-29 Tsv를 포함하는 반도체 장치 KR102607594B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190063263A KR102607594B1 (ko) 2019-05-29 2019-05-29 Tsv를 포함하는 반도체 장치
US16/678,620 US11289402B2 (en) 2019-02-22 2019-11-08 Semiconductor device including TSV and method of manufacturing the same
US17/651,456 US11705386B2 (en) 2019-02-22 2022-02-17 Semiconductor device including TSV and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190063263A KR102607594B1 (ko) 2019-05-29 2019-05-29 Tsv를 포함하는 반도체 장치

Publications (2)

Publication Number Publication Date
KR20200137242A KR20200137242A (ko) 2020-12-09
KR102607594B1 true KR102607594B1 (ko) 2023-11-29

Family

ID=73786626

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190063263A KR102607594B1 (ko) 2019-02-22 2019-05-29 Tsv를 포함하는 반도체 장치

Country Status (1)

Country Link
KR (1) KR102607594B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508929B (zh) * 2020-04-17 2022-02-22 北京北方华创微电子装备有限公司 图形片及半导体中间产物

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070178694A1 (en) * 2004-08-24 2007-08-02 Hiatt William M Pass through via technology for use during the manufacture of a semiconductor device
US20090051039A1 (en) 2007-08-24 2009-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via for semiconductor device
US20170053872A1 (en) 2015-08-17 2017-02-23 Samsung Electronics Co., Ltd. Integrated Circuit Devices Having Through-Silicon Via Structures and Methods of Manufacturing the Same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070178694A1 (en) * 2004-08-24 2007-08-02 Hiatt William M Pass through via technology for use during the manufacture of a semiconductor device
US20090051039A1 (en) 2007-08-24 2009-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via for semiconductor device
US20170053872A1 (en) 2015-08-17 2017-02-23 Samsung Electronics Co., Ltd. Integrated Circuit Devices Having Through-Silicon Via Structures and Methods of Manufacturing the Same

Also Published As

Publication number Publication date
KR20200137242A (ko) 2020-12-09

Similar Documents

Publication Publication Date Title
US11705386B2 (en) Semiconductor device including TSV and method of manufacturing the same
US20210074636A1 (en) Patterning approach for improved via landing profile
US7786584B2 (en) Through substrate via semiconductor components
US10861899B2 (en) Interconnect structure for stacked device and method
KR20210012084A (ko) 반도체 장치
US20220084885A1 (en) Semiconductor device including tsv and method for manufacturing the same
CN113745184A (zh) 半导体器件
US8587127B2 (en) Semiconductor structures and methods of forming the same
KR101791730B1 (ko) 반도체 구조 및 그 제조 방법
US8890293B2 (en) Guard ring for through vias
US11121084B2 (en) Integrated circuit device with through interconnect via and methods of manufacturing the same
KR102501675B1 (ko) 반도체 장치 및 그 제조 방법
KR20220010852A (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR20170010710A (ko) 반도체 디바이스 및 그 제조 방법
KR102607594B1 (ko) Tsv를 포함하는 반도체 장치
CN112563242A (zh) 半导体装置
TWI832175B (zh) 半導體結構及其形成方法
US20230245987A1 (en) Slotted bond pad in stacked wafer structure
US11562974B2 (en) Hybrid bonding structure and method of fabricating the same
US10283586B2 (en) Capacitors
TW202240777A (zh) 半導體結構及其形成方法
KR102555240B1 (ko) Tsv를 포함하는 반도체 장치 및 그 제조 방법
CN110970391B (zh) 半导体器件
KR102677511B1 (ko) 반도체 장치 및 반도체 패키지
KR20230086509A (ko) 반도체 장치, 반도체 패키지, 및 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right