KR20210012084A - 반도체 장치 - Google Patents

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KR20210012084A
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conductive
trench
wiring
buried conductive
substrate
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김진남
문광진
이호진
강필규
나훈주
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삼성전자주식회사
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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 면에 위치하며 제1 분리영역에 의해 정의되는 활성 영역을 갖는 기판과, 상기 활성 영역 상에 배치되며 제1 방향으로 연장되고, 상기 제1 분리영역의 깊이보다 작은 깊이를 갖는 제2 분리영역에 의해 정의되는 복수의 활성 핀들과, 상기 복수의 활성 핀들에 인접한 트렌치에 형성되며, 상기 트렌치의 형성 방향에 따라 연장된 매립 도전성 배선(buried conductive wiring)과, 상기 트렌치에 충전되며 상기 매립 도전성 배선을 매립하는 충전 절연부와, 상기 매립 도전성 배선을 덮도록 상기 제1 및 제2 분리 영역 상에 배치된 층간 절연층과, 상기 층간 절연층을 관통하며, 상기 매립 도전성 배선에 연결된 콘택 구조물과, 상기 기판의 제2 면으로부터 상기 트렌치로 연장되며, 상기 매립 도전성 배선에 연결된 도전성 관통 구조물;을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치에 관한 것이다.
로직 회로 및 메모리와 같은 다양한 반도체 장치에서는, 소스 및 드레인과 같은 활성 영역을 콘택 구조물을 통해서 BEOL(Back End Of Line)의 메탈 배선에 연결한다.
하지만, 반도체 장치의 고집적화에 따라, 트랜지스터와 같은 활성 소자의 크기가 감소하거나, 메탈 배선의 선폭 및/또는 피치가 감소되는 경우, 메탈 배선과 활성영역의 상호 연결에서 원하지 않는 쇼트가 발생될 수 있는 문제가 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는, 도전성 관통 구조물과 인접한 다른 구성 요소의 쇼트 발생을 저감시킬 수 있는 반도체 장치를 제공하는데 있다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 면에 위치하며 제1 분리영역에 의해 정의되는 활성 영역을 갖는 기판과, 상기 활성 영역 상에 배치되며 제1 방향으로 연장되고, 상기 제1 분리영역의 깊이보다 작은 깊이를 갖는 제2 분리영역에 의해 정의되는 복수의 활성 핀들과, 상기 복수의 활성 핀들에 인접한 트렌치에 형성되며, 상기 트렌치의 형성 방향에 따라 연장된 매립 도전성 배선(buried conductive wiring)과, 상기 트렌치에 충전되며 상기 매립 도전성 배선을 매립하는 충전 절연부와, 상기 매립 도전성 배선을 덮도록 상기 제1 및 제2 분리 영역 상에 배치된 층간 절연층과, 상기 층간 절연층을 관통하며, 상기 매립 도전성 배선에 연결된 콘택 구조물과, 상기 기판의 제2 면으로부터 상기 트렌치로 연장되며, 상기 매립 도전성 배선에 연결된 도전성 관통 구조물;을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 상면과 배면을 갖는 기판과, 상기 기판 내에 형성되며, 일 방향에 따라 제1 폭으로 연장된 트렌치와, 상기 트렌치에 배치되어 상기 일 방향에 따라 연장되며, 상기 제1 폭보다 작은 제2 폭을 갖는 매립 도전성 배선과, 상기 트렌치에 충전되며 상기 매립 도전성 배선을 매립하는 충전 절연부와, 상기 기판 내에 배치되며 활성 영역을 정의하는 소자 분리층과, 상기 활성 영역과 상기 매립 도전성 배선을 덮도록 상기 소자 분리층 상에 배치된 층간 절연층과, 상기 층간 절연층을 관통하며, 상기 매립 도전성 배선에 연결된 콘택 구조물과, 상기 기판의 배면으로부터 상기 트렌치로 연장되며, 상기 트렌치로 연장된 단부가 상기 매립 도전성 배선에 연결된 도전성 관통 구조물과, 상기 기판의 배면 상에 배치되며, 상기 도전성 관통 구조물에 연결된 백사이드 배선부를 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 활성 영역이 형성된 상면을 갖는 기판과, 상기 활성 영역 상에 배치되며 일 방향으로 연장되는 복수의 활성 핀들과., 상기 복수의 활성 핀들에 인접하여 형성된 트렌치에 충전되며, 상기 일 방향으로 연장된 매립 도전성 배선과, 상기 트렌치의 내부 측벽과 상기 매립 도전성 배선의 측면 사이에 배치된 유전체 배리어와, 상기 기판 상면에 배치되며, 상기 매립 도전성 배선을 덮는 층간 절연층과, 상기 층간 절연층을 관통하며, 상기 매립 도전성 배선에 연결된 콘택 구조물과, 상기 기판의 배면으로부터 상기 기판을 관통하며, 상기 매립 도전성 배선과 상기 기판의 일부가 노출된 바닥면을 갖는 관통 홀과, 상기 관통 홀의 내부 측벽과 상기 바닥면에 노출된 기판에 배치된 유전체 라이너와 상기 관통 홀의 내부를 충전하며 상기 바닥면에 노출된 매립 도전성 배선 영역에 연결된 도전성 물질을 갖는 도전성 관통 구조물과, 상기 기판의 배면 상에 배치되며, 상기 도전성 관통 구조물에 연결된 백사이드 배선부를 포함하는 반도체 장치를 제공한다.
기판에 TSV(through silicon via)와 같은 도전성 관통 구조물을 형성하여 매립 도전성 배선과 연결할 때에, 도전성 관통 구조물의 크기를 감소시키지 않더라도, 인접한 다른 구성 요소(예, Si과 같은 활성 영역)와의 쇼트 발생을 저감시킬 수 있다.
본 개시의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 개시의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 장치의 상면 레이아웃을 나타낸다.
도 2는 도 1에 도시된 반도체 장치를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 절개해 본 단면도이다.
도 3은 도 2에 도시된 반도체 장치의 "A1"을 나타내는 확대 단면도이다.
도 4a 및 도 4b는 각각 본 개시의 다른 실시예에 따른 반도체 장치의 배면의 레이아웃들을 나타낸다.
도 5는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 6은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 7은 도 6에 도시된 반도체 장치의 "A2"을 나타내는 확대 단면도이다.
도 8은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 10a 내지 도 10g는 도 1에 도시된 반도체 장치의 제조방법(디바이스부 및 제1 배선부 형성과정)을 설명하기 위한 주요 공정별 단면도이다.
도 11a 내지 도 11e는 도 1에 도시된 반도체 장치의 제조방법(도전성 관통 구조물 및 제2 배선부 형성과정)을 설명하기 위한 주요 공정별 단면도이다.
도 12a 내지 도 12e는 도 6에 도시된 반도체 장치의 제조방법(디바이스부 및 제1 배선부 형성과정)을 설명하기 위한 주요 공정별 단면도이다.
도 13a 내지 도 13c는 도 6에 도시된 반도체 장치의 제조방법(도전성 관통 구조물 및 제2 배선부 형성과정)을 설명하기 위한 주요 공정별 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 반도체 장치의 상면 레이아웃을 나타내며, 도 2는 도 1에 도시된 반도체 장치를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 절개해 본 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 장치(100A)는, 활성 영역(102)을 갖는 기판(101)을 포함할 수 있다. 상기 활성 영역(102) 상면에는 복수의 활성 핀들(105)이 배치될 수 있다.
일부 실시예에서, 상기 기판(101)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서는, 상기 기판(101)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 활성 영역(102)은 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물과 같은 도전 영역일 수 있다. 본 실시예에서는, 이에 한정되지 않으나, 상기 활성 영역(102)은 PMOS 트랜지스터를 위한 n형 웰이거나 NMOS 트랜지스터를 위한 p형 웰일 수 있다.
상기 복수의 활성 핀들(105)은 각각 상기 활성 영역(102)의 상면으로부터 상부(예, z 방향)로 돌출된 구조를 갖는다. 도 1에 도시된 바와 같이, 상기 복수의 활성 핀들(105)은 상기 활성 영역(102)의 상면에서 나란히 배열되어 상기 제1 방향(예, x 방향)으로 연장될 수 있다. 상기 활성 핀(105)은 각각의 트랜지스터의 활성 영역으로 제공될 수 있다. 본 실시예에서, 활성 핀(105)은 소스/드레인 영역(110)으로 2개씩 제공된 형태로 예시되어 있으나, 이에 한정되지 않으며, 다른 실시예에서는, 단수 또는 3개 이상으로 구비될 수 있다.
소스/드레인 영역(110)은 게이트 구조체(GS)의 양측에 위치한 활성 핀(105)의 일부 영역에 각각 형성될 수 있다. 본 실시예에서, 상기 소스/드레인 영역(110)은 상기 활성 핀(105)의 일부 영역에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장(selective epitaxial growth; SEG)하여 활성 핀(105)의 상면보다 더 높은 레벨의 상면을 가질 수 있다. 이러한 소스/드레인 영역(110)은 상승된 소스/드레인(raised source/drain: RSD)이라고도 한다. 예를 들어, 소스/드레인 영역(110)은 Si, SiGe 또는 Ge일 수 있으며, N형 또는 P형 중 어느 하나의 도전형을 가질 수 있다. p형 소스/드레인 영역(110)을 형성할 경우에, SiGe으로 재성장하고, p형 불순물로는 예를 들어 붕소(B), 인듐(In), 갈륨(Ga), 삼불화붕소(BF3) 등을 도핑할 수 있다. n형 소스/드레인 영역(110)은 실리콘(Si)을 형성할 경우에, n형 불순물로는, 예를 들어 인(P), 질소(N), 비소(As), 안티몬(Sb) 등을 도핑할 수 있다. 성장 과정에서 결정학적으로 안정적인 면을 따라 다른 형상을 가질 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 상기 소스/드레인 영역(110)은, 오각형상 단면을 가질 수 있으나(p형인 경우), 이와 달리 육각형상 또는 완만한 각을 갖는 다각형상인 단면을 가질 수 있다(n형인 경우).
본 실시예에 따른 반도체 장치(100A)는 소자 분리층(162)을 포함할 수 있다.
상기 소지 분리층(162)은 활성 영역(102)을 정의하는 제1 분리 영역(162a) 및 상기 제1 분리 영역(162a)에 인접하여 복수의 활성 핀들(105)을 정의하는 제2 분리 영역(162b)을 포함할 수 있다. 상기 제1 분리 영역(162a)은 상기 제2 분리 영역(162b)보다 깊은 바닥면을 갖는다. 상기 제1 분리 영역(162a)은 깊은 트렌치 아이솔레이션(deep trench isolation: DTI)이라도 하며, 상기 제2 분리 영역(162b)은 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라고도 한다. 상기 제2 분리 영역(162b)은 상기 활성 영역(102)의 상면에 배치될 수 있다. 상기 활성 핀(105)은 상기 제2 분리 영역(162b)을 관통하면서, 그 일부가 상기 제2 분리 영역(162b) 위로 돌출될 수 있다.
예를 들어, 소자 분리층(162)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있으며, 구체적으로 TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 그 조합일 수 있다. 상기 소자 분리층(162)은 화학기상증착(CVD) 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
도 3은 도 2에 도시된 반도체 장치의 "A1"을 나타내는 확대 단면도이다.
도 2와 함께 도 3을 참조하면, 상기 복수의 활성 핀들(105)에 인접한 상기 활성 영역(102)에는 매립 도전성 배선(buried conductive wiring)(120)을 배치하기 위한 트렌치(ST)가 형성될 수 있다. 본 실시예에서, 상기 트렌치(ST)는 복수의 활성 핀들(105) 사이에 배치될 수 있으며, 상기 활성 핀(105)과 유사하게 상기 제1 방향(예, x 방향)에 따라 연장될 수 있다(도 1 참조). 본 실시예에 채용된 트렌치(ST)는 상기 제1 분리 영역(162a)의 깊이보다는 작지만, 상기 제2 분리 영역(162b)의 깊이보다는 큰 깊이를 가질 수 있다.
상기 트렌치(ST)에는 매립용 도전성 배선(120)이 배치될 수 있다. 상기 매립용 도전성 배선(120)은 상기 트렌치(ST)의 바닥면을 따라 상기 제2 방향(예, y 방향)에 따라 연장될 수 있다(도 1 참조).
도 3을 참조하면, 상기 트렌치(ST)는 상기 매립 도전성 배선(120)의 폭(W2)보다 큰 폭(W1)을 가질 수 있다. 상기 트렌치(ST)를 충전하며 상기 매립 도전성 배선(120)의 주위에 충전 절연부(164)가 배치될 수 있다. 충전 절연부(164)는 상기 트렌치(ST)의 내부 측벽과 공간이 제공될 수 있다. 본 실시예에서, 충전 절연부(164)는 소자 분리층(162)의 일부로서 그로부터 연장된 트렌치(ST) 내에 충전된 부분일 수 있다. 따라서, 충전 절연부(164)는 소자 분리층(162)의 물질과 동일한 물질을 포함할 수 있다.
도전성 관통 구조물(250)은 상기 기판(101)의 배면으로부터 상기 트렌치(ST)로 연장되며, 상기 매립 도전성 배선(120)에 연결될 수 있다. 예를 들어, 도전성 관통 구조물(250)은 TSV(through silicon via)일 수 있다.
도 3을 참조하면, "CT1"으로 표시된 바과 같이, 상기 도전성 관통 구조물(250)의 일부는 상기 충전 절연부(164)에 접촉될 수 있다. 본 실시예에서는, 매립 도전성 배선(120)의 주위에 충전 절연부(164)가 존재하므로, 상기 도전성 관통 구조물(250)의 사이즈가 상기 매립 도전성 배선(120)의 폭(W2)보다 크거나, 도전성 관통 구조물(250)이 정확히 정렬되지 않는다고 하더라도, 인접한 활성 영역(예, Si)에 접촉되지 않을 수 있다.
이와 같이, 도전성 관통 구조물(250)을 매립 도전성 배선(120)에 랜딩시킬 때에 발생될 수 있는 원하지 않는 쇼트를 효과적으로 방지할 수 있다.
또한, 도전성 관통 구조물(250)의 상단(250T)은 상기 활성 영역(102)의 상면(120T)의 레벨(L1)보다 낮게 위치할 수 있다. 이와 같이, 도전성 관통 구조물(250)을 상기 활성 영역(102)의 상면(102T)까지 형성하지 않고, 활성 핀(105)과 충분한 거리를 보장함으로써 상호 전기적 간섭을 억제할 수 있다. 예를 들어, 상기 도전성 관통 구조물(250)은 20㎚∼500㎚ 크기(예, 직경 또는 폭)와, 200㎚∼3000㎚ 길이를 가질 수 있다.
상기 매립 도전성 배선(120)은 층간 절연층(165)을 관통하는 콘택 구조물(180)에 연결될 수 있다. 상기 층간 절연층(165)은 상기 소자 분리층(162) 상에 배치되어 상기 소스/드레인 영역(110)과 상기 매립 도전성 배선(120)을 덮도록 제공될 수 있다. 상기 소자 분리층(162), 특히 제2 분리 영역(162b)에서 상기 매립 도전성 배선(120)을 직접 덮는 부분은 절연 캡핑층(130)일 수 있다. 상기 절연 캡핑층(130)은 상기 층간 절연층(162)의 상면(162T)과 실질적으로 평탄한 공면인 상면(130T)을 가질 수 있다.
상기 층간 절연층(165) 및/또는 상기 절연 캡핑층(130)은 상기 소자 분리층의 상술된 물질과 동일하거나 유사한 물질로 형성될 수 있다. 동일한 물질(예, 산화물)로 형성되더라도,상기 절연 캡핑층(130), 상기 소자 분리층(162) 및/또는 상기 층간 절연층(165)은 시각적으로 구분될 수 있다. 특히, 소자 분리층(162), 층간 절연층(165) 및 절연 캡핑층(130)은 다른 공정에 의해 형성될 경우에 서로 다른 막질을 가지므로 각 층들은 서로 구분될 수 있다.
본 실시예 채용된 매립 도전성 배선(120)은 상기 활성 핀(105)의 상단보다는 낮은 상면을 가질 수 있다. 상기 매립 도전성 배선(120)은 소스/드레인(110)을 형성하기 위한 과정에서 외부로 노출되지 않을 수 있다. 또한, 상기 매립 도전성 배선(120)은 상기 활성 영역(102)의 상면(102T)보다 높을 수 있다. 상기 매립 도전성 배선(120)은 콘택 구조물(180)과 전기적으로 연결될 수 있다.
상기 매립 도전성 배선(120)은 이에 한정되지는 않으나, 2 이상의 종횡비를 갖도록 형성될 수 있다. 예를 들어, 상기 매립 도전성 배선(120)은 5㎚∼50㎚의 폭을 가질 수 있다.
본 실시예에 채용된 콘택 구조물(180)은 소스/드레인 영역(110)과 상기 매립 도전성 배선(120)을 함께 연결할 수 있다. 구체적으로 상기 콘택 구조물(180)은 소스/드레인 영역(110)에 접속된 제1 콘택 영역(180A)과, 상기 콘택 영역(180A)과 연결되어 상기 매립 도전성 배선(120)에 접속된 제2 콘택 영역(180B)을 포함할 수 있다. 상기 제2 콘택 영역(180B)은 상기 제1 콘택 영역(180A)보다 깊게 형성되어 상기 매립 도전성 배선(120)에 전기적으로 연결될 수 있다. 상기 제2 콘택 영역(180B)과 상기 매립 도전성 배선(120)의 접점들(CP)의 평면 배열의 일 예는 도 1을 참조할 수 있다.
상기 콘택 구조물(180)은 BEOL(back end of lines)를 구성하는 제1 배선부(ML1)와 연결될 수 있다. 상기 제1 배선부(ML1)는 기판(101) 상면에 구현된 다수의 소자(예, 트랜지스터)를 상호 연결하도록 구성될 수 있다.
상기 제1 배선부(ML1)는 복수의 저유전체층(172,175)과 상기 메탈 배선(M1) 및 메탈 비아(V1)를 포함할 수 있다. 상기 복수의 저유전체층은 상기 층간 절연막(165) 상에 배치된 제1 및 제2 저유전체층(172,175)을 포함할 수 있다. 상기 제2 저유전체층(175)에는 메탈 배선(M1)가 형성되고, 상기 제1 저유전체층(172)에는 상기 메탈 비아(V1)가 형성될 수 있다. 여기서, 상기 메탈 비아(V1)는 각각 메탈 배선(M1)에서 콘택 구조물(180)와 접속될 접점에 형성될 수 있다(도 1 및 도 2 참조). 예를 들어, 상기 제1 및 제2 저유전체층(172,175)은 실리콘 산화막, 실리콘 산질화막, SiOC 막, SiCOH 막 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 메탈 배선(M1)과 메탈 비아(V1)는 구리 또는 구리 함유 합금을 포함할 수 있다. 상기 메탈 배선(M1)과 메탈 비아(V1)는 듀얼 다마신(dual-damascene) 공정을 이용하여 함께 형성될 수 있다.
본 실시예와 같이, 층간 절연막(165)과 제1 저유전체층(172) 사이에 배치된 식각 정지층(171)을 더 포함할 수 있다. 상기 식각 정지층(171)은 식각 저지 역할뿐만 아니라, 상기 메탈 배선(M1)과 메탈 비아(V1)를 구성하는 금속(예, Cu)이 하부 영역으로 확산되는 것을 방지할 수 있다. 예를 들어, 상기 식각 정지층(171)은 이에 한정되지 않으나, 알루미늄 질화물(AlN)을 포함할 수 있다.
본 실시예에서는, 기판(101) 상에 형성된 다수의 소자(예, 소스/드레인 영역(110) 등)에 연결된 콘택 구조물(180)을 상기 매립 도전성 배선(120) 및 상기 도전성 관통 구조물(250)을 통해서 상기 기판(101)의 배면에 위치한 제2 배선부(ML2)에 연결할 수 있다.
본 실시예에 채용된 제2 배선부(ML2)는 기판(101)의 배면에 구현된 파워 라인 및 신호 라인들로서, 필요한 BEOL의 일부를 대체하는 배선부로 이해될 수 있다. 여기서, 상기 제2 배선부(ML2)는 기판(101)의 배면에 위치하므로 "백사이드 배선부"라고도 한다.
상기 제2 배선부(ML2)는 상기 매립 도전성 배선(120) 및 상기 도전성 관통 구조물(250)을 통해서 기판(101) 상면에 구현된 다수의 소자(예, 트랜지스터)를 위한 신호 라인 및 파워 라인을 제공할 수 있다.
상기 기판(101)의 배면에는 배면 절연층(210)이 형성된 후에 상기 도전성 관통 구조물(250)이 형성될 수 있다. 상기 배면 절연층(210) 상에 상기 제2 배선부(ML2)가 제공될 수 있다. 상기 제2 배선부(ML2)는, 복수의 저유전체층(272,275)과, 제1 및 제2 메탈 배선(M2,M3)과 메탈 비아(V2)플 포함할 수 있다. 상기 복수의 저유전체층은 상기 배면 절연층(210) 상에 순차적으로 배치된 제1 및 제2 저유전체층(272,255)을 포함할 수 있다. 상기 배면 절연층(210) 및 제2 저유전체층(255) 상에는 각각 제1 및 제2 메탈 배선(M2,M3)가 형성되고, 상기 제1 저유전체층(272)에는 제1 및 제2 메탈 배선(M2,M3)를 연결하는 메탈 비아(V2)가 형성될 수 있다. 상기 제2 메탈 배선(M3)과 메탈 비아(V2)는 듀얼 다마신 공정을 이용하여 형성될 수 있다. 여기서, 상기 제1 메탈 배선(M2)은 도전성 관통 구조물(250)에 접속되도록 형성될 수 있다.
도 4a는 기판(101)의 배면에서 바라본 도전성 관통 구조물(250) 및 매립 도전성 배선(120)의 레이아웃을 예시한다. 상기 제1 방향으로 연장된 매립 도전성 배선(120)에 복수의 도전성 관통 구조물(250)을 연결되도록 배열될 수 있다. 도 4a에 도시된 바와 같이, 도전성 관통 구조물(250)의 단면은 거의 직사각형상으로서 상기 제1 방향의 길이가 그와 수직인 제2 방향의 길이보다 큰 형상을 가질 수 있다. 도전성 관통 구조물(250)은 상기 제2 방향으로 동일한 선상에 배열될 수 있다. 본 실시예에 채용가능한 도전성 관통 구조물(250)은 다양한 다른 형상(예, 원형, 타원형) 및/또는 다른 배열을 가질 수 있다. 일부 실시예에서는, 도 4b에 도시된 바와 같이, 도전성 관통 구조물(250)은 상기 제2 방향으로 인접한 다른 도전성 관통 구조물(250)과 대각선 방향으로 배열될 수도 있다.
이와 같이, 반도체 장치(100A)에 필요한 신호 라인 및 파워 라인과 같은 배선을 상기 매립 도전성 배선(120) 및 상기 도전성 관통 구조물(250)을 이용하여 기판(101)의 배면에도 구현할 수 있다.
본 실시예에 채용된 제2 배선부(ML2)는 상기 기판(101)의 상면, 즉 소자 영역의 상부에 배치된 제1 배선부(ML1)와 함께 구현된 형태로 예시되어 있으나, 일부 실시예에서는, 필요한 BEOL의 전부를 상기 매립 도전성 배선(120)과 상기 도전성 관통 구조물(250)을 이용하여 상기 기판(101)의 배면에 위치한 제2 배선부(ML2)로 구현할 수도 있고, 제1 배선부(ML1)를 최소화하거나 생략할 수도 있다.
본 실시예에서, 상기 도전성 관통 구조물(250)은, 도전성 물질(255)과, 상기 도전성 물질(255)과 상기 기판(101) 사이에 배치된 유전체 라이너(251)를 포함할 수 있다. 상기 매립 도전성 배선(120)은, 도전성 물질(125)과, 상기 도전성 물질(125)과 상기 도전성 물질(125)의 측면과 하면에 배치된 도전성 배리어(122)를 포함할 수 있다. 이와 유사하게, 상기 콘택 구조물(180)은 도전성 물질(185)과, 상기 도전성 물질(185)의 측면과 하면에 배치된 도전성 배리어(182)를 포함할 수 있다.
예를 들어, 상기 매립 도전성 배선(120), 상기 콘택 구조물(180) 및 상기 도전성 관통 구조물(250) 중 적어도 하나의 도전성 물질(125,185,255)은 Cu, Co, Mo, Ru, W 또는 그 합금을 포함할 수 있다. 예를 들어, 상기 도전성 관통 구조물(250)의 유전체 라이너(251)는 SiO2, SiN, SiCN, SiC, SiCOH, SiON, Al2O3, AlN 또는 그 다공성 물질을 포함할 수 있다. 예를 들어, 상기 매립 도전성 배선(120) 및 상기 콘택 구조물(150) 중 적어도 하나의 도전성 배리어(122,152)는 Ta, TaN, Mn, MnN, WN, Ti, TiN 또는 그 조합을 포함할 수 있다.
상기 콘택 구조물(180)은 제1 도전성 배리어(182)와 소스/드레인 영역들(110) 사이에 배치된 금속 실리사이드층(미도시)를 포함할 수 있다. 예를 들어, 상기 금속 실리사이드층은 CoSi, NiSi 또는 TiSi 등과 물질로 형성될 수 있다.
본 실시예에 따른 반도체 장치(100A)는 게이트 구조물(GS)을 포함할 수 있다. 도 1에 도시된 바와 같이, 상기 게이트 구조물(GS)은 상기 제1 방향(예, x 방향)에 교차하는 제2 방향(예, y 방향)으로 연장되는 라인 형상을 가질 수 있다. 이와 같이, 상기 게이트 구조물(GS)은 상기 활성 핀(105)의 일 영역과 중첩될 수 있다. 본 실시예에 채용된 게이트 구조물(GS)은 게이트 스페이서들(141)과, 상기 게이트 스페이서들(141) 사이에 순차적으로 배치된 게이트 유전체막(142) 및 게이트 전극(145)과, 상기 게이트 전극(145) 상에 배치된 게이트 캡핑(capping)층(147)을 포함할 수 있다.
예를 들어, 상기 게이트 스페이서들(141)은, SiOCN, SiON, SiCN 또는 SiN 등과 같은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 유전체막(142)은 실리콘 산화막, 고유전막 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전율(예, 약 10 내지 25)이 더 큰 물질을 포함할 수 있다. 예를 들어, 상기 고유전막은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide) 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 이러한 게이트 절연막(142)은 ALD(atomic layer deposition), CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
일부 실시예에서, 상기 게이트 전극(145)은 서로 다른 물질로 구성된 제1 및 제2 게이트 전극을 포함할 수 있다. 제1 게이트 전극은 일함수를 조절하고, 상기 제1 게이트 전극의 상부에 형성된 공간을 채울 수 있다. 예를 들어, 상기 제1 게이트 전극은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함하며, 상기 제2 게이트 전극은 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 게이트 캡핑층(147)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상술된 실시예는 다양하게 변경되어 구현될 수 있다. 예를 들어, 트렌치의 폭, 도전성 관통 구조물의 위치 및/또는 매립 도전성 배선의 구성 등에서 다양하게 변경될 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이며, 도 3에 도시된 확대도와 유사하게, 도 1에 도시된 반도체 장치의 "A1" 영역을 확대한 단면으로 이해할 수 있다.
도 5를 참조하면, 상기 반도체 장치(100B)는 트렌치(ST')의 폭이 확장된 점과, 도전성 관통 구조물(250)의 상단 위치와 매립 도전성 배선(120)의 구성이 상이한 점을 제외하고, 도 1 내지 도 3에 도시된 반도체 장치(100A)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 장치(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 반도체 장치(100B)의 앞선 실시예의 트렌치(ST)보다 확장된 폭을 갖는 트렌치(ST')를 포함한다. 본 실시예에 채용된 트렌치(ST')는 상기 복수의 활성 핀들(105)의 하단에 인접하도록 확장된 폭을 가질 수 있다. 이 경우에, 트렌치(ST') 내부에서 매립 도전성 배선(120)의 주위에 배치된 충전 절연부(164)도 더 큰 폭을 가지므로, 도전성 관통 구조물(250)의 랜딩 공정시에 앞선 실시예의 마진보다 큰 마진을 제공할 수 있다. 본 실시예와 같이, 상대적으로 큰 도전성 관통 구조물(250)의 랜딩시에 일 방향으로 쏠려 상기 도전성 관통 구조물(250)과 상기 충전 절연부(164)의 접촉 면적(CT2)이 상기 매립 도전성 배선(120)을 기준으로 비대칭일 수 있다.
상기 도전성 관통 구조물(250)의 상단은 상기 매립 도전성 배선(120)의 바닥면보다 높게 위치할 수 있다. 상기 매립 도전성 배선(120)과의 안정적인 접속을 위해서, 도전성 관통 구조물(250)을 위한 관통 홀은 매립 도전성 배선(120)의 바닥면 외에도 일부 측면이 노출되도록 형성될 수 있다.
상기 매립 도전성 배선(120)은, 도전성 물질(125)과, 상기 도전성 물질(125)과 상기 도전성 물질(125)과 하면에 배치된 도전성 배리어(122)를 포함할 수 있으며, 추가적으로 상기 도전성 배리어(122)와 상기 충전 절연부(164) 사이에 배치된 유전체 배리어(121)를 더 포함할 수 있다. 예를 들어, 상기 유전체 배리어(121)는 SiO2, SiN, SiCN, SiC, SiCOH, SiON, Al2O3, AlN 또는 그 다공성 물질을 포함할 수 있다.
앞선 실시예들에서는, 활성 핀이 인접한 활성 영역에 트렌치와 충전 절연부를 갖는 STI(shallow trench insulator)를 형성하고, 충전 절연부를 이용하여 도전성 배선을 매립하는 방안을 제공한다. 매립 도전성 배선의 주위에 충전 절연부가 위치하므로, 도전성 관통 구조물이 매립 도전성 배선을 벗어나 랜딩되더라도 충전 절연부와 접촉하므로 활성 영역과 쇼트되는 것을 방지할 수 있다.
또한, 앞선 실시예들에서는, 복수의 활성 핀들을 갖는 3차원 반도체 장치로 예시되어 있으나, 활성 핀을 구비하지 않는 활성 영역을 갖는 평판형 반도체 장치에도 유익하게 구현될 수 있다. 예를 들어, 활성 영역에 매립 도전성 배선보다 큰 폭을 갖는 트렌치를 형성하고, 매립형 도전성 배선 주위에 배치되도록 트렌치를 충전하는 충전 절연부를 형성함으로써 도전성 관통 구조물에 의한 활성 영역과 쇼트를 억제시킬 수 있다.
이와 달리, 도전성 관통 구조물과 활성 영역의 쇼트를 방지하는 방안으로서, 도전성 관통 구조물을 위한 관통 홀의 내부 표면에 선택적 증착(selective deposition)을 이용하여 유전체 라이너를 형성할 수도 있다. 유전체 라이너를 위한 선택적 증착은 관통 홀에 노출된 매립 도전성 배선의 표면에는 형성되지 않고, 도전성 관통 구조물의 도전 물질과 접촉될 반도체 표면(기판 및 활성 영역의 표면)에만 선택적으로 증착할 수 있다. 이러한 방안에 따른 다양한 실시예들은 도 6 내지 도 9를 참조하여 상세히 설명될 수 있다.
도 6은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이며, 도 7은 도 6에 도시된 반도체 장치의 "A2"을 나타내는 확대 단면도이다. 여기서, 도 6에 도시된 단면도는 도 1에 도시된 평면 레이아웃에서 Ⅰ-Ⅰ'를 절개하여 본 단면도로 이해할 수 있다.
도 6 및 도 7을 참조하면, 본 실시예에 따른 반도체 장치(100C)는, 도 2 및 도 3에 도시된 실시예와 유사하게, 활성 영역(102)을 갖는 기판(101)을 포함할 수 있다. 상기 활성 영역(102) 상면에는 복수의 활성 핀들(105)이 배치될 수 있다.
상기 반도체 장치(100C)는 매립 도전성 배선(120)의 주변 구성과 도전성 관통 구조물(250)의 유전체 라이너(251)가 상이한 점을 제외하고, 도 1 내지 도 3에 도시된 반도체 장치(100A)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 장치(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
상기 복수의 활성 핀들(105)은 각각 상기 활성 영역(102)의 상면으로부터 상부(예, z 방향)로 돌출된 구조를 갖는다. 상기 복수의 활성 핀들(105)은 상기 활성 영역(105)의 상면에서 나란히 배열되어 상기 제1 방향(예, x 방향)으로 연장될 수 있다. 상기 소스/드레인 영역(110)은 게이트 구조체(미도시)의 양측에 위치한 활성 핀(105)의 일부 영역에 각각 형성될 수 있다. 본 실시예에서 게이트 구조체는 도시되어 있지 않으나, 도 1 및 도 3의 Ⅱ-Ⅱ 단면을 참조하여 이해될 수 있다.
상기 소스/드레인 영역(110)은 상기 활성 핀(105)의 일부 영역에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장하여 활성 핀(105)의 상면보다 더 높은 레벨의 상면을 가질 수 있다.
상기 반도체 장치(100C)는 앞선 실시예와 유사하게 소자 분리층(162)과 층간 절연층(165)을 포함한다. 상기 소자 분리층(162)은 활성 영역(102)을 정의하는 제1 분리 영역(162a) 및 활성 핀(105)을 정의하는 제2 분리 영역(162b)을 포함할 수 있다. 상기 제2 분리 영역(162b)은 상기 활성 영역(102)의 상면에 배치될 수 있다. 상기 활성 핀(105)은 상기 제2 분리 영역(162b)을 관통하면서, 그 일부가 상기 제2 분리 영역(162b) 위로 돌출될 수 있다.
도 6과 도 7을 참조하면, 본 실시예에 채용된 트렌치(ST")는 소자 분리층(162), 특히 제2 분리영역(162b)을 관통하여 활성 영역(102)의 일부 영역까지 연장되도록 형성될 수 있다. 최종 구조에서는, 상기 복수의 활성 핀들(105)에 인접한 상기 활성 영역(102)에 위치한 트렌치(ST")에 매립 도전성 배선(120)가 배치되고 소자 분리층(162) 및 절연성 캡핑층(130)에 의해서 매립된 형태로 표현될 수 있다.
앞선 실시예들과 유사하게, 상기 트렌치(ST")는 복수의 활성 핀들(105) 사이에 배치될 수 있으며, 상기 활성 핀(105)과 유사하게 상기 제1 방향에 따라 연장될 수 있다. 상기 매립용 도전성 배선(120)은 상기 트렌치(ST")의 바닥면을 따라 상기 제1 방향에 따라 연장될 수 있다. 본 실시예에 채용된 트렌치(ST")는 상기 제1 분리 영역(162a)보다는 얕지만, 상기 제2 분리 영역(162b)보다는 깊게 형성될 수 있다.
도 6 및 도 7을 참조하면, 상기 매립 도전성 배선(120)은, 도전성 물질(125)과, 상기 도전성 물질(125)와 상기 활성 영역(102) 사이에 배치된 유전체 배리어(121)를 포함할 수 있다. 상기 유전체 배리어(121)는 도전성 물질(125)과 동일한 높이로 예시되어 있으나, 소자 분리층(162)의 트렌치(ST") 내벽을 따라 연장될 수도 있다. 도전성 관통 구조물(250)은 상기 기판(101)의 배면으로부터 상기 트렌치(ST")로 연장되며, 상기 매립 도전성 배선(120)에 연결될 수 있다. 예를 들어, 도전성 관통 구조물(250)은 TSV일 수 있다.
도 7에 도시된 바와 같이, 상기 도전성 관통 구조물(250)의 상단(250T)은 상기 활성 영역(102)의 상면(102T)보다 낮게 위치할 수 있다. 본 실시예에서는 도전성 관통 구조물(250)을 상기 활성 영역(102)의 상면(102T)까지 형성하지 않는다. 이를 통해서 활성 핀(102)과 충분한 거리를 보장함으로써 상호 전기적 간섭을 억제할 수도 있다.
상기 도전성 관통 구조물(250)의 상단(250T)은 상기 매립 도전성 배선(120)의 바닥면(120B)보다 높게 위치할 수 있다. 이러한 배열에서, 매립 도전성 배선(120)의 바닥면(120B)뿐만 아니라 그와 인접한 일부 측면(120S)이 도전성 관통 구조물(250)과 콘택될 수 있다. 도 7의 "CA"는 매립 도전성 배선(120)의 도전 물질(125)과 도전성 관통 구조물(250)의 도전 물질(255)의 콘택 영역을 표시한다.
본 실시예에 채용된 유전체 라이너(251)는 도전성 관통 구조물(250)의 측면뿐만 아니라 그 상단(250T)에 인접한 활성 영역(102)의 표면에도 배치될 수 있다. 이러한 유전체 라이너(251)는 선택적 증착 공정을 이용하여 형성될 수 있다.
본 실시예에 채용된 선택적 증착 공정은, 절연물질을 Si와 같은 반도체 표면에만 증착하되 메탈과 같은 도전 물질(125) 표면에 증착하지 않는 공정을 말한다. 이러한 선택적 증착 공정은 관통 홀의 전체 내부 표면에서 비교적 균일하게(conformally) 증착되는 공정일 수 있다. 예를 들어, 선택적 증착 공정은 ALD(Atomic Layer Deposition)에 의해 수행될 수 있다.
일반적인 유전체 라이너(251) 형성공정에서는 도전성 관통 구조물(250)을 위한 관통 홀의 전체 표면에 증착되므로 콘택 형성을 위해서 바닥면을 개방하는 과정에서 콘택 주위의 바닥면에 위치한 활성 영역(102)이 함께 노출될 수 있으나(도 11b 및 도 11c 참조), 본 실시예에 채용된 유전체 라이너는 선택적 증착 공정을 이용하여 관통 홀의 내부 표면에 노출된 반도체 표면(기판(101) 및 활성 영역(102)의 표면) 즉 관통 홀의 측면과 매립 도전성 배선(120)을 제외한 바닥면 영역에 형성될 수 있다(도 13a 및 도 13b 참조). 이러한 유전체 라이너(251)는 균일한 두께를 가질 수 있다. 예를 들어, 유전체 라이너(251)는 SiO2, SiN, SiCN, SiC, SiCOH, SiON, Al2O3, AlN 또는 HfN을 포함할 수 있다.
상기 도전성 관통 구조물(250)의 사이즈가 상기 매립 도전성 배선(120)의 폭보다 크거나, 도전성 관통 구조물(250)이 정확히 정렬되지 않는다고 하더라도, 유전체 라이너(251)에 의해서 인접한 활성 영역(예, Si)에 접촉되지 않을 수 있다.
본 실시예에서, 관통 홀의 바닥면에 노출된 활성 영역(102) 표면에 유전체 라이너(251)를 균일하게 증착하기 위해서 활성 영역(102)의 노출된 표면은 충분한 면적을 가질 수 있다. 일부 실시예에서, 활성 영역(102)의 노출된 표면은 유전체 라이너(251)의 두께(t)의 2배보다 큰 갭(G)을 가질 수 있다.
상기 매립 도전성 배선(120)은 층간 절연층(165)을 관통하는 콘택 구조물(180)에 연결될 수 있다. 상기 층간 절연층(165)은 상기 소자 분리층(162) 상에 배치되어 상기 소스/드레인 영역(110)과 상기 매립 도전성 배선(120)을 덮도록 제공될 수 있다. 상기 절연 캡핑층(130)은 상기 층간 절연층(162)의 상면(162T)과 실질적으로 평탄한 공면인 상면(130T)을 가질 수 있다.
본 실시예 채용된 매립 도전성 배선(120)은 상기 활성 영역(102)의 상면(102T)보다 높고 상기 활성 핀(105)의 상단보다는 낮은 상면을 가질 수 있다. 상기 매립 도전성 배선(120)은 소스/드레인(110)을 형성하기 위한 과정에서 외부로 노출되지 않을 수 있다.
상기 매립 도전성 배선(120)은 콘택 구조물(180)에 의해 전기적으로 연결될 수 있다. 본 실시예에 채용된 콘택 구조물(180)은 소스/드레인 영역(110)과 상기 매립 도전성 배선(120)을 함께 연결할 수 있다. 구체적으로 상기 콘택 구조물(180)은 소스/드레인 영역(110)에 접속된 제1 콘택 영역(180A)과, 상기 콘택 영역(180A)와 연결되어 상기 매립 도전성 배선(120)에 접속된 제2 콘택 영역(180B)을 포함할 수 있다.
본 실시예에서, 상기 콘택 구조물(180)은 BEOL를 구성하는 제1 배선부(ML1)에 연결될 수 있다. 상기 제1 배선부(ML1)는 복수의 저유전체층(172,175)과 상기 메탈 배선(M1) 및 메탈 비아(V1)플 포함하며, 층간 절연막(165)과 제1 저유전체층(172) 사이에 배치된 식각 정지층(171)을 더 포함할 수 있다.
본 실시예에서는, 기판(101) 상에 형성된 다수의 소자(예, 소스/드레인 영역(110) 등)에 연결된 콘택 구조물(180)을 상기 매립 도전성 배선(120) 및 상기 도전성 관통 구조물(250)을 통해서 상기 기판(101)의 배면에 위치한 제2 배선부(ML2)에 연결할 수 있다. 여기서, 상기 제2 배선부(ML2)는 기판(101)의 배면에 위치하므로 "백사이드 배선부"라고도 한다. 상기 제2 배선부(ML2)는 상기 매립 도전성 배선(120) 및 상기 도전성 관통 구조물(250)을 통해서 기판(101) 상면에 구현된 다수의 소자(예, 트랜지스터)를 위한 신호 라인 및 파워 라인을 제공할 수 있다.
도 8은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 8을 참조하면, 상기 반도체 장치(100D)는 매립 도전성 배선(120)의 구성 및 그에 따른 유전체 라이너(251)의 형성 영역이 상이한 점을 제외하고, 도 7 및 도 8에 도시된 반도체 장치(100C)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 7 및 도 8에 도시된 반도체 장치(100C)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
도 7에 도시된 예와 유사하게, 도전성 관통 구조물(250)의 상단(250T)이 매립 도전성 배선의 바닥면보다 높게 위치하므로, 도전성 관통 구조물(250)은 매립 도전성 배선(120)의 바닥면(120B)과 그와 인접한 일부 측면(120S)에 접하도록 형성될 수 있다.
앞선 실시예(도 7)에서는 매립 도전성 배선(120)의 측면(120S)에 유전체 배리어(121)가 제거되어 도전성 물질(125)의 측면이 노출되므로, 유전체 라이너(251)가 형성되지 않는 반면에, 본 실시예에서는, 매립 도전성 배선(120)의 측면(120S)에 유전체 배리어(121)가 적어도 부분적으로 잔류하므로, 잔류한 유전체 배리어(121)의 표면에 유전체 라이너(251)가 형성될 수 있다. 이 경우에도, 매립 도전성 배선(120)의 도전성 물질(125)은 그 바닥면(120B)에 노출되므로, 도전성 관통 구조물(250)의 도전성 물질(255)과 접촉하여 콘택 영역(CA)을 제공할 수 있다.
상술된 실시예들 중 제1 방안(충전 절연부 이용)과 제2 방안(선택적 증착)이 결합되어 구현될 수도 있다. 이러한 실시예에 따른 반도체 장치는 도 9에 도시되어 있다.
도 9를 참조하면, 상기 반도체 장치(100E)는 매립 도전성 배선(120)의 구성 및 그에 따른 유전체 라이너(251)의 형성 영역이 상이한 점을 제외하고, 도 1 내지 도 3에 도시된 반도체 장치(100A) 및 도 6 및 도 7에 도시된 반도체 장치(100C)와 유사한 구조를 갖는 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 장치(100A) 및 도 6 및 도 7에 도시된 반도체 장치(100C)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 트렌치(ST)는 도 2 및 도 3에 도시된 실시예와 유사하게, 상기 트렌치(ST)는 상기 매립 도전성 배선(120)의 폭(W2)보다 큰 폭(W1)을 갖도록 형성될 수 있다. 상기 소자 분리층(162)은 상기 트렌치(ST)와 상기 매립 도전성 배선(120) 사이에 연장된 충전 절연부(164)를 갖는다. 상기 충전 절연부(164)는 상기 트렌치(ST) 내에서 상기 매립 도전성 배선(120)의 주위에 배치될 수 있다.
또한, 도전성 관통 구조물(250)의 상단(250T)이 매립 도전성 배선(120)의 바닥면보다 높게 위치하므로, 도전성 관통 구조물(250)은 매립 도전성 배선(120)의 바닥면(120B)과 그와 인접한 일부 측면(120S)에 접하도록 형성될 수 있다. 도전성 관통 구조물(250)의 상단에도 도 6 및 도 7에 도시된 실시예와 유사하게 유전체 라이너(251)가 연장될 수 있다. 이러한 유전체 라이너(251)는 선택적 증착에 의해 형성될 수 있다.
이와 같이, 상기 유전체 라이너(251)가 관통 홀의 바닥면에 원활하게 형성되지 않더라도, 상기 트렌치(ST) 내에서 상기 매립 도전성 배선(120)의 주위에 위치한 충전 절연부(164)에 의해 도전성 관통 구조물(250)과 활성 영역(102)의 원하지 않는 쇼트를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명한다. 본 제조방법을 설명하는 과정에서 본 개시의 일 실시예에 따른 반도체 장치의 구조적 특징 및 그에 따른 장점이 더 상세하게 이해될 수 있을 것이다.
도 1에 도시된 반도체 장치(A)의 제조방법을 디바이스부 및 제1 배선부 형성과정(도 10a 내지 도 10g)과 도전성 관통 구조물 및 제2 배선부 형성과정(도 11a 내지 도 11e)을 나누어 설명한다. 도 10a 내지 도 10g는 도 1에 도시된 반도체 장치의 제조방법(디바이스부 및 제1 배선부 형성과정)을 설명하기 위한 주요 공정별 단면도이다.
우선, 도 10a를 참조하면, 복수의 활성 핀들(105)에 인접한 활성 영역(102)에 매립 도전성 배선을 위한 트렌치(ST)를 형성한다.
상기 복수의 활성 핀들(105) 각각의 상면에는 핀 마스크(FM)가 배치될 수 있다. 상기 핀 마스크(FM)는 본 공정 앞서 복수의 활성 핀들(105)을 형성하기 위한 공정에서 사용되었던 마스크일 수 있다. 상기 트렌치(ST)는 복수의 활성 핀들(105)이 연장된 제1 방향에 따라 연장되도록 형성될 수 있다. 이러한 트렌치(ST)의 형성 영역은 복수의 활성 핀들(105) 사이에 위치할 수 있다. 본 트렌치(ST) 형성과정에서 점선을 표시된 부분과 같이 활성 영역(102)의 일부와 함께 일부 활성 핀(105a)이 제거될 수 있다.
도 10b를 참조하면, 제1 절연층(162')을 형성하고, 상기 제1 절연층(162')에 매립 도전성 배선을 위한 홀(H)을 형성한다.
상기 기판(101) 상에 상기 복수의 활성 핀들(105)을 덮도록 제1 절연층(162')을 형성한다. 본 공정은 핀 마스크(FM)를 덮도록 제1 절연층(162')을 형성한 후에 핀 마스크(FM)가 노출되도록 제1 절연층(162')을 CMP와 같은 공정을 이용하여 평탄화시킬 수 있다. 상기 제1 절연층(162')은 최종 구조에서 소자 분리층(162)으로 사용될 수 있다. 이렇게 얻어진 제1 절연층(162')에 트렌치(ST)의 바닥면이 개방하는 홀(H)을 형성한다. 상기 홀(H)에 의해 노출된 트렌치(ST)의 바닥면은 활성 영역(102)에 의해 제공된다.
도 10c를 참조하면, 상기 홀(H)이 충전되도록 도전성 배리어(122')와 도전성 물질(125')을 순차적으로 증착한다.
도전성 배리어(122')와 도전성 물질(125')은 상기 홀(H)의 내부에 충전되도록 상기 제1 절연층(162')의 상면에 형성된다. 일부 실시예에서는 도전성 배리어(122')와 함께(도 5 참조) 또는 대체하여 유전체 배리어를 형성할 수도 있다. 유전체 배리어를 형성할 경우에, 유전체 배리어의 증착 후에, 도전성 물질 증착 전에, 트렌치(ST)의 바닥면에 위치한 유전체 배리어 부분을 제거하여 활성 영역(102)이 노출시키는 공정(예, 에치백)이 추가적으로 수행될 수 있다.
도 10d를 참조하면, 홀(H)에 위치한 일정한 높이를 갖는 매립 도전성 배선(120)을 형성하고, 제2 절연층(130')을 형성하여 상기 매립 도전성 배선(120)을 매립한다.
도전성 배리어(122')와 도전성 물질(125')에 대한 에치백 공정 또는 평탄화 과정 및 에치백 공정을 적용하여 제1 절연층(162') 상면에 위치한 도전성 배리어(122')와 도전성 물질(125')의 부분들을 제거하고, 홀(H)에 위치한 도전성 배리어(122')와 도전성 물질(125')의 부분들을 일정한 깊이(d)로 낮추어 매립 도전성 배선(120)을 형성한다. 매립 도전성 배선(120)의 상면 레벨(L2)이 상기 활성 영역(122)의 상면 레벨(L1)보다 높고, 상기 활성 핀(105)의 상단보다 낮은 상면을 가질 수 있다. 상기 제2 절연층(130')을 형성하여 상기 매립 도전성 배선(120)을 매립할 수 있다.
도 10e를 참조하면, 상기 제2 절연층(130') 및 상기 제1 절연층(162')의 부분들을 제거하여 복수의 활성 핀들(105)의 부분을 노출시키고, 복수의 활성 핀들(105)의 노출된 부분에 소스/드레인 영역(110)을 형성한다.
본 공정은 CMP와 같은 평탄화 공정을 이용하여 상기 제2 절연층(130') 및 상기 제1 절연층(162')의 부분들이 제거할 수 있다. 본 공정은 핀 마스크(FM)이 노출될 때까지 수행될 수 있다. 핀 마스크(FM)를 제거한 후에, 제1 및 제2 절연층(162',130')의 일부가 제거되도록 에치백 공정을 수행하여 복수의 활성 핀들(105)의 일부를 노출시킬 수 있다. 본 공정에 의해 얻어진 제1 절연층(162')은 소자 분리층(162)으로 제공되며, 제2 절연층(130')은 절연성 캡핑층(130)으로 제공될 수 있다. 복수의 활성 핀들(105)의 노출된 부분에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장하여 소스/드레인 영역(110)을 형성한다.
도 10f를 참조하면, 층간 절연층(165)을 형성하고, 콘택 구조물을 위한 콘택 홀(CH)을 형성한다.
소스/드레인 영역(110)을 덮도록 층간 절연층(165)을 형성하고, 콘택 홀(CH)을 형성한다. 상기 콘택 홀(CH)은 소스/드레인 영역(110)에 연결되는 제1 홀 영역(CHa)과, 상기 제1 홀 영역(CHa)과 연결되어 상기 매립 도전성 배선(120)에 연결된 제2 홀 영역(CHb)을 포함할 수 있다. 상기 제2 홀 영역(CHb)은 상기 제1 홀 영역(CHa)보다 깊게 형성되어 상기 매립 도전성 배선(120)에 전기적으로 연결될 수 있다.
도 10g를 참조하면, 콘택 구조물(180)을 형성하고, 상기 층간 절연층(165) 상에 제1 배선부(ML1)를 형성한다.
상기 콘택 홀(CH)이 충전되도록 도전성 배리어(182)와 도전성 물질(185)을 순차적으로 형성한 후에, CMP와 같은 평탄화 공정을 수행하여 콘택 구조물(180)의 상면과 층간 절연층(165)의 상면은 실질적으로 평탄한 공면을 이룰 수 있다.
상기 층간 절연층(165) 상에 상기 콘택 구조물(180)에 연결된 제1 배선부(ML1)를 형성한다. 층간 절연막(165) 상에 식각 정지층(171)을 형성하고, 복수의 저유전체층(172,175)과 상기 메탈 배선(M1) 및 메탈 비아(V1)를 갖는 제1 배선부(ML1)를 형성할 수 있다. 상기 메탈 배선(M1)과 메탈 비아(V1)는 듀얼 다마신 공정을 이용하여 함께 형성될 수 있다.
도 11a 내지 도 11e는 도 1에 도시된 반도체 장치의 제조방법(도전성 관통 구조물 및 제2 배선부 형성과정)을 설명하기 위한 주요 공정별 단면도이다.
도 11a를 참조하면, 도 10g에서 제조된 결과물을 지지 기판(300)에 부착한 후에 상기 기판(101)에 관통 홀(TH)을 형성한다.
도 10g에서 제조된 결과물의 제1 배선부(ML1)에 지지 기판(300)을 부착하여 기판(101)의 배면을 상부로 향하도록 반전시킬 수 있다. 상기 기판(101)의 배면에 패시베이션을 위한 배면 절연층(210)을 형성할 수 있다. 상기 기판(101)의 배면을 향해 트렌치(ST)를 향하도록 관통 홀(TH)을 형성할 수 있다. 상기 관통 홀(TH)의 바닥면에는 매립 도전성 배선(120)의 콘택 영역이 노출될 수 있다. 또한, 상기 관통 홀(TH)의 사이즈(예, 직경)가 상기 매립 도전성 배선(120)의 폭보다 크거나, 상기 관통 홀(TH)이 정확히 정렬되지 않는 경우에, 상기 관통 홀(TH)의 바닥면을 통해서 상기 매립 도전성 배선(120)의 주위에 위치한 충전 절연부(164) 부분이 노출될 수 있다.
도 11b를 참조하면, 유전체 라이너(251)를 위한 유전체층(251')을 형성하고, 도 11c를 참조하면, 관통 홀(TH)의 바닥면(THb)에 위치한 유전체층(251') 부분을 개방하여 유전체 라이너(251)를 형성할 수 있다.
관통 홀(TH)의 내부 표면 및 배면 절연층(210) 상면에 유전체층(251')을 형성할 수 있다. 이러한 증착 과정에서, 유전체층(251')은 관통 홀(TH)의 내부 측벽뿐만 아니라, 관통 홀(TH)의 바닥면(THb)에도 형성될 수 있다. 이 경우에, 유전체층(251')에 의해 매립 도전성 배선(120)의 노출되었던 콘택 영역(CA')이 다시 덮일 수 있다(도 11b 참조). 이어, 이방성 식각 공정을 적용하여, 배면 절연층(210) 상면에 위치한 유전체층 부분과 관통 홀의 바닥면(THb)에 위치한 유전체층 부분을 선택적으로 제거할 수 있다. 이를 통해서, 관통 홀(TH)의 내부 측벽에 위치한 유전체층 부분을 잔류시킴으로써 유전체 라이너(251)를 형성할 수 있다(도 11c 참조).
도 11d를 참조하면, 도전성 물질(255)을 증착하여 도전성 관통 구조물(250)을 형성하고, 이어 도 11e를 참조하면, 기판(101)의 배면에 도전성 관통 구조물(250)에 연결된 제2 배선부(ML2)를 형성할 수 있다.
관통 홀(TH)의 내부에 충전되도록 도전성 물질(255)을 증착할 수 있다. 도전성 물질(255)은 관통 홀(TH)의 바닥면(THb)에 노출된 매립 도전성 배선(120)의 콘택 영역에 연결될 수 있다. 이 과정에서, 상기 관통 홀(TH)의 사이즈(예, 직경)가 상기 매립 도전성 배선(120)의 폭보다 크거나, 상기 관통 홀(TH)이 정확히 정렬되지 않는 경우에, 상기 관통 홀(TH)에 충전된 도전성 물질(255)은 상기 매립 도전성 배선(120)의 주위에 위치한 충전 절연부(164) 부분과 접촉하므로, 활성 영역(102)과의 원하지 않는 쇼트를 방지할 수 있다. 이러한 증착과정에서 배면 절연층(210)의 상면에도 도전성 물질이 증착될 수 있다. 이어, CMP와 같은 평탄화 공정을 적용하여 배면 절연층(210)의 상면에 위치한 도전성 물질(255) 부분을 제거할 수 있다. 이러한 평탄화 공정을 통해서, 배면 절연층(210)의 상면과 도전성 관통 구조물(250)의 상면은 실질적으로 평탄한 공면을 가질 수 있다.
상기 배면 절연층(210) 상에 상기 제2 배선부(ML2)를 형성할 수 있다. 상기 제2 배선부(ML2)는, 복수의 저유전체층(272,275)과, 제1 및 제2 메탈 배선(M2,M3)과 메탈 비아(V2)플 포함할 수 있다. 상기 제1 메탈 배선(M2)은 도전성 관통 구조물(250)에 접속되도록 형성되고, 상기 제2 메탈 배선(M3)과 메탈 비아(V2)는 듀얼 다마신 공정을 이용하여 형성될 수 있다. 이러한 제2 배선부(ML2)는 상기 매립 도전성 배선(120) 및 상기 도전성 관통 구조물(250)을 통해서 기판(101) 상면에 구현된 다수의 소자(예, 트랜지스터)를 위한 신호 라인 및 파워 라인을 제공할 수 있다.
도 6에 도시된 반도체 장치(100C)의 제조방법을 디바이스부 및 제1 배선부 형성과정(도 12a 내지 도 12e)과 도전성 관통 구조물 및 제2 배선부 형성과정(도 13a 내지 도 13c)을 나누어 설명한다. 도 12a 내지 도 12e는 도 1에 도시된 반도체 장치의 제조방법(디바이스부 및 제1 배선부 형성과정)을 설명하기 위한 주요 공정별 단면도이다.
도 12a를 참조하면, 복수의 활성 핀들(105)을 덮는 제1 절연층(162')을 형성할 수 있다.
상기 복수의 활성 핀들(105) 각각의 상면에는 핀 마스크(FM)가 배치될 수 있다. 상기 핀 마스크(FM)는 본 공정 앞서 복수의 활성 핀들(105)을 형성하기 위한 공정에서 사용되었던 마스크일 수 있다. 상기 기판(101) 상에 상기 복수의 활성 핀들(105)을 덮도록 제1 절연층(162')을 형성한다. 본 공정은 핀 마스크(FM)를 덮도록 제1 절연층(162')을 형성한 후에 핀 마스크(FM)가 노출되도록 제1 절연층(162')을 CMP와 같은 공정을 이용하여 평탄화시킬 수 있다. 본 공정에서 앞서 트렌치가 형성될 영역의 활성 핀(도 10a의 105a)은 미리 제거될 수 있다.
도 12b를 참조하면, 복수의 활성 핀들(105) 사이에 트렌치(ST")를 형성할 수 있다.
상기 트렌치(ST")는 복수의 활성 핀들(105)이 연장된 제1 방향에 따라 연장되도록 형성될 수 있다. 이러한 트렌치(ST")의 형성 영역은 복수의 활성 핀들(105) 사이에 위치할 수 있다. 본 실시예에 따른 트렌치(ST")는 앞선 실시예와 달리, 제1 절연층(162')(특히, 최종 구조에서는 소자 분리층(162))을 관통하여 활성 영역(102)의 일부 영역까지 연장되도록 형성될 수 있다. 상기 트렌치(ST")의 바닥면은 활성 영역(102)에 의해 제공될 수 있다.
도 12c를 참조하면, 트렌치(ST") 내에 유전체 배리어(121)와 도전성 물질(125)을 갖는 매립 도전성 배선(120)을 형성하고, 제2 절연층(130')으로 매립 도전성 배선(120)을 매립한다.
상기 트렌치(ST")의 내부 표면에 유전체 배리어(121)를 위한 유전체막을 형성한다. 이 과정에서 상기 제1 절연층(162')의 상면에도 형성될 수 있다. 이어, 이방성 식각 공정을 적용하여, 제1 절연층(162') 상면에 위치한 유전체막 부분과 상기 트렌치(ST")의 바닥면에 위치한 유전체막 부분을 선택적으로 제거할 수 있다. 이를 통해서, 상기 트렌치(ST")의 내부 측벽에 위치한 유전체막 부분을 잔류시킴으로써 유전체 배리어(251)를 형성할 수 있다. 다음으로, 도전성 물질(125)을 에치백하여 매립 도전성 배선의 높이를 조절할 수 있다. 본 에치백 과정에서 유전체 배리어는 추가 식각되지 않는 것으로 예시하였으나, 다른 실시예(도 7 및 도 8 참조)에서는, 추가적으로 식각될 수 있다. 이어, 제2 절연층(130')을 이용하여 매립 도전성 배선(120)을 매립할 수 있다.
도 12d를 참조하면, 상기 제2 절연층(130') 및 상기 제1 절연층(162')의 일부를 제거하여 활성 핀(105)의 부분을 노출시키고, 활성 핀(105)의 노출된 부분에 소스/드레인 영역(110)을 형성한다.
본 공정은 CMP와 같은 평탄화 공정을 이용하여 상기 제2 절연층(130') 및 상기 제1 절연층(162')의 부분들이 제거할 수 있다. 본 공정은 핀 마스크(FM)이 노출될 때까지 수행될 수 있다. 핀 마스크(FM)를 제거한 후에, 제1 및 제2 절연층(162',130')의 일부가 제거되도록 에치백 공정을 수행하여 복수의 활성 핀들(105)의 일부를 노출시킬 수 있다. 본 공정에 의해 얻어진 제1 절연층(162')은 소자 분리층(162)으로 제공되며, 제2 절연층(130')은 절연성 캡핑층(130)으로 제공될 수 있다. 복수의 활성 핀들(105)의 노출된 부분에 리세스를 형성하고, 리세스에 선택적 에피택셜 성장하여 소스/드레인 영역(110)을 형성한다.
도 12e를 참조하면, 층간 절연층(165)을 형성하고, 상기 층간 절연층(165)을 관통하는 콘택 구조물(180)을 형성하고, 상기 층간 절연층(165) 상에 제1 배선부(ML1)를 형성한다.
상기 층간 절연층(165) 및 콘택 구조물(180)을 형성하는 공정은 도 10f을 참조하여 이해될 수 있으며, 층간 절연층(165) 상에 콘택 구조물(180)에 연결된 제1 배선부(ML1)를 형성하는 공정은 도 10g을 참조하여 이해할 수 있다.
도 13a 내지 도 13c는 도 6에 도시된 반도체 장치의 제조방법(도전성 관통 구조물 및 제2 배선부 형성과정)을 설명하기 위한 주요 공정별 단면도이다.
도 13a를 참조하면, 도 12e에서 제조된 디바이스를 지지 기판(300)에 부착한 후에 상기 기판(101)에 관통 홀(TH)을 형성한다.
도 12e에서 제조된 디바이스의 제1 배선부(ML1)에 지지 기판(300)을 부착하여 기판(101)의 배면을 상부로 향하도록 반전시킬 수 있다. 상기 기판(101)의 배면에 패시베이션을 위한 배면 절연층(210)을 형성할 수 있다. 상기 기판(101)의 배면을 향해 트렌치(ST)를 향하도록 관통 홀(TH)을 형성할 수 있다. 상기 관통 홀(TH)의 바닥면에는 매립 도전성 배선(120)의 콘택 영역보다 높게 형성될 수 있다. 즉, 상기 관통 홀(TH)은 매립 도전성 배선(120)의 바닥면과 일부 측면이 노출되도록 형성될 수 있다.
도 13b를 참조하면, 관통 홀(TH)의 내부 표면에 유전체 라이너(251)를 선택적 증착 공정을 이용하여 형성한다.
본 실시예에서는, 선택적인 증착 공정을 이용하여 유전체 라이너(251)를 관통 홀(TH)의 내부 측벽에 형성할 수 있다. 본 실시예에 채용된 선택적 증착 공정은, 절연 물질을 Si와 같은 반도체 표면에만 증착하되 표면에 증착하지 않는 공정을 말한다. 예를 들어, 선택적 증착 공정은 ALD(Atomic Layer Deposition)에 의해 수행될 수 있다. 관통 홀(TH)의 바닥면(THb)에서 매립 도전성 배선(120)의 도전 물질(125)에는 형성되지 않고, 노출된 활성 영역(102)의 표면에만 형성될 수 있다. 도 11b 및 도 11c에 도시된 공정들과 달리, 본 실시예에 채용된 유전체 라이너(251)는 선택적 증착 공정을 이용하여 관통 홀(TH)의 내부 표면에 노출된 반도체 표면(기판(101) 및 활성 영역(102)의 표면) 즉 관통 홀(TH)의 내부 측벽과 매립 도전성 배선(120)을 제외한 바닥면(THb) 영역에 형성될 수 있다. 이와 같이, 본 실시예에서는, 유전체 라이너 형성 후에도 추가적인 공정 없이 매립 도전성 배선(120)의 콘택영역(CA)을 노출시킬 수 있다. 이러한 유전체 라이너(251)는 균일한 두께를 가질 수 있다.
도 13c를 참조하면, 관통 홀(TH) 내에 도전성 관통 구조물(250)을 형성하고, 기판(101)의 배면에 도전성 관통 구조물(250)에 연결된 제2 배선부(ML2)를 형성한다.
관통 홀(TH)의 내부에 충전되도록 도전성 물질(255)을 증착할 수 있다. 도전성 물질(255)은 관통 홀(TH)의 바닥면(THb)에 노출된 매립 도전성 배선(120)의 콘택 영역에 연결될 수 있다. 이러한 증착과정에서 배면 절연층(210)의 상면에도 도전성 물질(255)이 증착될 수 있다. 이어, CMP와 같은 평탄화 공정을 적용하여 배면 절연층(210)의 상면에 위치한 도전성 물질(255) 부분을 제거할 수 있다. 이러한 평탄화 공정을 통해서, 배면 절연층(210)의 상면과 도전성 관통 구조물(250)의 상면은 실질적으로 평탄한 공면을 가질 수 있다. 앞선 선택적 증착 과정에서 유전체 라이너(251)는 배면 절연층(210) 상면에도 형성될 수 있으나, 도전성 관통 구조물(250)의 도전성 물질(255)을 충전한 후에 평탄화 공정을 이용하여 배면 절연층(210)의 상면에 위치한 유전체 라이너(251)와 도전성 물질(255) 부분들을 제거할 수 있다.
상기 배면 절연층(210) 상에 상기 제2 배선부(ML2)를 형성할 수 있다. 상기 제2 배선부(ML2)는, 복수의 저유전체층(272,275)과, 제1 및 제2 메탈 배선(M2,M3)과 메탈 비아(V2)플 포함할 수 있다. 상기 제1 메탈 배선(M2)은 도전성 관통 구조물(250)에 접속되도록 형성되고, 상기 제2 메탈 배선(M3)과 메탈 비아(V2)는 듀얼 다마신 공정을 이용하여 형성될 수 있다. 이러한 제2 배선부(ML2)는 상기 매립 도전성 배선(120) 및 상기 도전성 관통 구조물(250)을 통해서 기판(101) 상면에 구현된 다수의 소자(예, 트랜지스터)를 위한 신호 라인 및 파워 라인을 제공할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 면에 위치하며 제1 분리영역에 의해 정의되는 활성 영역을 갖는 기판;
    상기 활성 영역 상에 배치되며 제1 방향으로 연장되고, 상기 제1 분리영역의 깊이보다 작은 깊이를 갖는 제2 분리영역에 의해 정의되는 복수의 활성 핀들;
    상기 복수의 활성 핀들에 인접한 트렌치에 형성되며, 상기 트렌치의 형성 방향에 따라 연장된 매립 도전성 배선(buried conductive wiring);
    상기 트렌치에 충전되며 상기 매립 도전성 배선을 매립하는 충전 절연부;
    상기 매립 도전성 배선을 덮도록 상기 제1 및 제2 분리 영역 상에 배치된 층간 절연층;
    상기 층간 절연층을 관통하며, 상기 매립 도전성 배선에 연결된 콘택 구조물; 및
    상기 기판의 제2 면으로부터 상기 트렌치로 연장되며, 상기 매립 도전성 배선에 연결된 도전성 관통 구조물;을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 도전성 관통 구조물의 일부는 상기 충전 절연부에 접촉되는 반도체 장치.
  3. 제2항에 있어서,
    상기 도전성 관통 구조물의 상단은 상기 매립 도전성 배선의 바닥면보다 높게 위치하는 반도체 장치.
  4. 제1항에 있어서,
    상기 도전성 관통 구조물의 상단은 상기 활성 영역의 상면보다 낮게 위치하는 반도체 장치.
  5. 제1항에 있어서,
    상기 도전성 관통 구조물은, 도전성 물질과, 상기 도전성 물질과 상기 기판 사이에 배치된 유전체 라이너를 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 트렌치는 상기 복수의 활성 핀들 사이의 상기 활성 영역에 위치하는 반도체 장치.
  7. 제1항에 있어서,
    상기 트렌치는 상기 복수의 활성 핀들의 하단에 인접하도록 확장된 폭을 갖는 반도체 장치.
  8. 제1항에 있어서,
    상기 매립 도전성 배선은 상기 활성 영역의 상면보다 높고 상기 활성 핀의 상단보다 낮은 상면을 갖는 반도체 장치.
  9. 제1항에 있어서,
    상기 트렌치의 깊이는 상기 제1 분리 영역의 깊이보다 작고 상기 제2 분리 영역의 깊이보다 큰 반도체 장치.
  10. 제1항에 있어서,
    상기 매립 도전성 배선은, 도전성 물질과, 상기 도전성 물질의 측면 및 하면에 배치된 도전성 배리어를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 매립 도전성 배선은, 상기 도전성 배리어와 상기 충전 절연부 사이에 배치된 유전체 배리어를 더 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 층간 절연층 상에 배치되며, 상기 콘택 구조물과 전기적으로 연결된 제1 배선부와, 상기 기판의 제2 면 상에 배치되며, 상기 도전성 관통 구조물에 연결된 제2 배선부를 더 포함하는 반도체 장치.
  13. 제1항에 있어서,
    상기 복수의 활성 핀들 상에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장된 게이트 구조물과, 상기 게이트 구조물의 양측에 배치되며 상기 활성 영역 상에 형성된 재성장층을 갖는 소스/드레인 영역;을 더 포함하며,
    상기 콘택 구조물은 상기 소스/드레인 영역에 연결되는 반도체 장치.
  14. 상면과 배면을 갖는 기판;
    상기 기판 내에 형성되며, 일 방향에 따라 제1 폭으로 연장된 트렌치;
    상기 트렌치에 배치되어 상기 일 방향에 따라 연장되며, 상기 제1 폭보다 작은 제2 폭을 갖는 매립 도전성 배선;
    상기 트렌치에 충전되며 상기 매립 도전성 배선을 매립하는 충전 절연부;
    상기 기판 내에 배치되며 활성 영역을 정의하는 소자 분리층;
    상기 활성 영역과 상기 매립 도전성 배선을 덮도록 상기 소자 분리층 상에 배치된 층간 절연층;
    상기 층간 절연층을 관통하며, 상기 매립 도전성 배선에 연결된 콘택 구조물;
    상기 기판의 배면으로부터 상기 트렌치로 연장되며, 상기 트렌치로 연장된 단부가 상기 매립 도전성 배선에 연결된 도전성 관통 구조물; 및
    상기 기판의 배면 상에 배치되며, 상기 도전성 관통 구조물에 연결된 백사이드 배선부;를 포함하는 반도체 장치.
  15. 활성 영역이 형성된 상면을 갖는 기판;
    상기 활성 영역 상에 배치되며 일 방향으로 연장되는 복수의 활성 핀들;
    상기 복수의 활성 핀들에 인접하여 형성된 트렌치에 충전되며, 상기 일 방향으로 연장된 매립 도전성 배선;
    상기 트렌치의 내부 측벽과 상기 매립 도전성 배선의 측면 사이에 배치된 유전체 배리어;
    상기 기판 상면에 배치되며, 상기 매립 도전성 배선을 덮는 층간 절연층;
    상기 층간 절연층을 관통하며, 상기 매립 도전성 배선에 연결된 콘택 구조물;
    상기 기판의 배면으로부터 상기 기판을 관통하며, 상기 매립 도전성 배선과 상기 기판의 일부가 노출된 바닥면을 갖는 관통 홀;
    상기 관통 홀의 내부 측벽과 상기 바닥면에 노출된 기판에 배치된 유전체 라이너와, 상기 관통 홀의 내부를 충전하며 상기 바닥면에 노출된 매립 도전성 배선 영역에 연결된 도전성 물질을 갖는 도전성 관통 구조물; 및
    상기 기판의 배면 상에 배치되며, 상기 도전성 관통 구조물에 연결된 백사이드 배선부;를 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 도전성 관통 구조물의 상단은 상기 매립 도전성 배선의 바닥면보다 높게 위치하는 반도체 장치.
  17. 제15항에 있어서,
    상기 매립 도전성 배선은 상기 관통 홀에 노출된 측면 부분을 갖는 반도체 장치.
  18. 제17항에 있어서,
    상기 매립 도전성 배선 중 상기 관통 홀에 노출된 측면 및 하면은 상기 도전성 관통 구조물의 도전성 물질과 접촉하는 반도체 장치.
  19. 제17항에 있어서,
    상기 유전체 배리어는 상기 매립 도전성 배선의 상기 관통 홀에 노출된 측면에 연장되며, 상기 유전체 라이너는 상기 유전체 배리어의 연장된 부분 상에 배치되는 반도체 장치.
  20. 제15항에 있어서,
    상기 트렌치의 폭은 상기 매립 도전성 배선의 폭보다 크며,
    상기 층간 절연층은 상기 트렌치와 상기 매립 도전성 배선 사이에 연장된 충전 절연부를 갖는 반도체 장치.
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