CN107221525B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN107221525B
CN107221525B CN201710175402.9A CN201710175402A CN107221525B CN 107221525 B CN107221525 B CN 107221525B CN 201710175402 A CN201710175402 A CN 201710175402A CN 107221525 B CN107221525 B CN 107221525B
Authority
CN
China
Prior art keywords
lower line
air gap
semiconductor device
interlayer insulating
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710175402.9A
Other languages
English (en)
Other versions
CN107221525A (zh
Inventor
N.井上
金洞院
曹永宇
姜智远
S.Y.韩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107221525A publication Critical patent/CN107221525A/zh
Application granted granted Critical
Publication of CN107221525B publication Critical patent/CN107221525B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种半导体器件，该半导体器件包括：在衬底上的第一下部线和第二下部线，第一下部线和第二下部线在第一方向上延伸、彼此相邻、并沿着与第一方向正交的第二方向间隔开；气隙，其在第一下部线与第二下部线之间并沿着第二方向与它们隔开；第一绝缘间隔物，其在第一下部线的面对第二下部线的侧壁上，其中沿着第二方向从第一气隙到第一下部线的距离等于或大于半导体器件的设计规则的覆盖规格；以及第二绝缘间隔物，其在气隙与第二下部线之间。

Description

半导体器件
技术领域
本公开涉及半导体器件和制造该半导体器件的方法，更具体地，涉及包括形成在线之间的气隙的半导体器件和制造该半导体器件的方法。
背景技术
在半导体器件的后段制程(BEOL)工艺中，以线之间没有干扰的方式图案化多条线是重要问题之一。随着最近的半导体器件迅速地按比例缩小，线之间的间距变窄。因此，已经提出了用于通过在线之间形成气隙来减小线之间的电容的方法。
发明内容
一个或更多个实施方式可以提供一种半导体器件，该半导体器件包括：在衬底上的第一下部线和第二下部线，第一下部线和第二下部线在第一方向上延伸、彼此相邻、并沿着与第一方向正交的第二方向间隔开；气隙，其在第一下部线与第二下部线之间并沿着第二方向与它们隔开；第一绝缘间隔物，其在第一下部线的面对第二下部线的侧壁上，其中沿着第二方向从气隙到第一下部线的距离等于或大于半导体器件的设计规则的覆盖规格(overlay specification)(其指的是能够通过光刻实现的最小间距)；以及第二绝缘间隔物，其在气隙与第二下部线之间。
一个或更多个实施方式可以提供一种半导体器件，该半导体器件包括：在衬底上的第一层间绝缘膜；在第一层间绝缘膜中的第一下部线和第二下部线，第一下部线和第二下部线在第一方向上延伸、彼此相邻、并沿着与第一方向正交的第二方向间隔开；在第一下部线与第二下部线之间的第一气隙和第二气隙，其中第一气隙沿着第二方向与第一下部线间隔开第一距离并且第二气隙沿着第二方向与第二下部线间隔开第二距离。
一个或更多个实施方式可以提供一种半导体器件，该半导体器件包括：形成在衬底上且彼此相邻的第一下部线和第二下部线；间隔物，其覆盖第一下部线和第二下部线的相对的侧壁；第一沟槽，其由间隔物限定在第一下部线和第二下部线的所述相对的侧壁之间；层间绝缘膜，其覆盖第一下部线和第二下部线以及第一沟槽的底表面和侧壁以部分地填充第一沟槽；第一气隙，其由第一沟槽和层间绝缘膜限定；以及通路，其至少部分地重叠第一下部线并穿透层间绝缘膜。
附图说明
通过参照附图详细描述示例性实施方式，对本领域技术人员而言，特征将变得明显，在图中：
图1示出根据本公开一示例性实施方式的半导体器件的剖面图；
图2示出图1中显示的半导体器件的一部分的放大图；
图3示出根据本公开的另一示例性实施方式的半导体器件的剖面图；
图4示出图2中显示的半导体器件的一部分的放大图；
图5至8示出根据本公开一示例性实施方式的用于制造半导体器件的方法中的阶段的剖面图；以及
图9至13示出根据本公开的另一示例性实施方式的制造半导体器件的方法中的阶段的剖面图。
具体实施方式
图1是根据本公开一示例性实施方式的半导体器件的剖面图。图2是图1中显示的半导体器件的一部分的放大图。
参照图1，根据本公开一示例性实施方式的半导体器件1包括全部在第一方向d1上堆叠的衬底10、形成在衬底10上的第一层间绝缘膜100、100a和100b、形成在第一层间绝缘膜100中的第一至第三下部线101、103和105、第一至第三气隙132、134和136、形成在第一层间绝缘膜100上的第二层间绝缘膜200、通路204以及上部线201。
衬底10可以是例如体硅衬底或SOI(绝缘体上硅)衬底。或者，衬底100可以是硅衬底，或者可以是由例如硅锗(SiGe)、铟锑化物(InSb)、铅碲化物(PbTe)、铟砷化物(InAs)、铟磷化物(InP)、镓砷化物(GaAs)和镓锑化物(GaSb)的其它材料制成的衬底。或者，衬底10可以通过在基底衬底上生长外延层形成。在下面的描述中，衬底10是硅衬底。
第一层间绝缘膜100可以形成在衬底10上。第一层间绝缘膜100可以包括例如低k电介质材料、氧化物膜、氮化物膜和氮氧化物膜中的至少一种。低k电介质材料可以包括但不限于可流动氧化物(FOX)、东燃硅氮烷(tonensilazene,TOSZ)、无掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或其组合。
虽然未在图1中示出，但包括在根据本公开的示例性实施方式的半导体器件1中的例如晶体管或存储元件的半导体元件可以设置在衬底10与第一层间绝缘膜100之间。
第一至第三下部线101、103和105可以形成在层间绝缘膜100中，例如在相应的沟槽101t、103t和105t中(参见图5)。
第一下部线101可以包括第一金属102以及围绕第一金属102的侧壁和底表面的第一阻挡金属112。第一阻挡金属112可以形成为使得它与沟槽101t的侧壁和底表面一致。沟槽101t可以用第一金属102完全地填充。
第一金属102可以形成在沿着第一下部线101的内壁形成的第一阻挡金属112上。第一金属102可以包括但不限于例如铜(Cu)、铝(Al)、钴(Co)、钛(Ti)、钛氮化物(TiN)、钽(Ta)和钽氮化物(TaN)的导电材料的至少一种。在根据这个示例性实施方式的半导体器件中，第一金属102包括铜(Cu)。
第一阻挡金属112可以形成为使得它与第一下部线101的内壁一致。第一阻挡金属112可以防止包含在第一金属102中的导电材料在例如使用单镶嵌工艺或双镶嵌工艺形成第一金属102的工艺期间扩散到第一层间绝缘膜100中。
第一阻挡金属112可以包括例如钛、钛氮化物、钽和钽氮化物中的至少一种。第一阻挡金属112可以由这样的材料的单层或两个或更多个层组成。
第二下部线103可以包括第二金属104以及围绕第二金属104的侧壁和底表面的第二阻挡金属114。第二阻挡金属114可以形成为使得它与对应的沟槽103t的侧壁和底表面一致。对应的沟槽103t可以用第二金属104完全地填充。由第二阻挡金属114的侧壁限定的空间可以用第二金属104填充。
第二金属104和第二阻挡金属114可以分别包括但不限于与第一金属102和第一阻挡金属112相同的材料。
第三下部线105可以包括第三金属106以及围绕第三金属106的侧壁和底表面的第三阻挡金属116。第三阻挡金属116可以形成为使得它与对应的沟槽105t的侧壁和底表面一致。对应的沟槽105t可以用第三金属106完全地填充。由第三阻挡金属116的侧壁限定的空间可以用第三金属106填充。
第三金属106和第三阻挡金属116可以分别包括但不限于与第一金属102和第一阻挡金属112相同的材料。
第一至第三下部线101、103和105可以具有朝着它们的底部(即，更靠近衬底10)变得更窄的锥形形状。
第一至第三覆盖膜122、124和126可以形成为使得它们分别覆盖第一至第三下部线101、103和105。
第一覆盖膜122可以防止第一下部线101在形成第一至第三气隙132、134和136的工艺期间被损坏。同样地，第二覆盖膜124和第三覆盖膜126可以防止第二下部线103和第三下部线105在形成第一至第三气隙132、134和136的工艺期间被损坏。第一至第三覆盖膜122、124和126可以包括但不限于钴硅化物(CoSi)。更具体地，第一至第三覆盖膜122、124和126可以包括例如金属硅化物、金属氮化物、金属氧化物、金属硅酸盐和金属氮氧化物，其与钴(Co)、钨(W)、钛(Ti)、钽(Ta)、铝(Al)及其合金组合。
第一至第三覆盖膜122、124和126可以通过化学气相沉积(CVD)或无电镀沉积(ELD)沉积在第一至第三下部线101、103和105上。在一些实施方式中，必要时，可以省略第一至第三覆盖膜122、124和126。
沿着第二方向d2从第一下部线101到第二下部线103的距离D4，即，第一下部线101和第二下部线103的面对的边缘之间的距离，可以不同于沿着第二方向d2从第二下部线103到第三下部线105的距离D5，即，第二下部线103和第三下部线105的面对的边缘之间的距离。更具体地，从第一下部线101到第二下部线103的距离D4可以大于从第二下部线103到第三下部线105的距离D5。
第一下部线101可以与第二下部线103相邻。换言之，没有其它下部线可以插置在第一下部线101与第二下部线103之间。同样地，第二下部线103可以与第三下部线105相邻，即，没有其它下部线可以插置在其间。
第二下部线103和第三下部线105可以彼此间隔开根据本公开的示例性实施方式的半导体器件1的设计规则的一般间距。就是说，距离D5可以是按照根据本公开的示例性实施方式的半导体器件1的设计规则的线之间的一般间距。
另一方面，根据本公开的示例性实施方式的半导体器件1中的宽间距方案，第一下部线101和第二下部线103可以彼此间隔开。就是说，与按照根据本公开的示例性实施方式的半导体器件1的设计规则的一般间距相比，距离D4可以被称为宽间距。
衬垫膜130可以形成为覆盖第一层间绝缘膜100以及第一至第三下部线101、103和105。衬垫膜130可以沿着第一层间绝缘膜100和第一至第三下部线101、103和105的外壁形成以与它们一致。
衬垫膜130可以包括例如硅氮化物(SiN)、硅碳化物(SiC)、硅碳氮化物(SiCN)及其组合中的至少一种。
第一至第三气隙132、134和136可以形成在第一层间绝缘膜100中，例如在第一层间绝缘膜100的上表面之下，即，第一层间绝缘膜100在第一方向d1上从衬底10延伸得比第一至第三气隙132、134和136的上部分更远。具体地，第一气隙132和第二气隙134可以形成在第一下部线101与第二下部线103之间，第三气隙136可以形成在第二下部线103与第三下部线105之间。
第一气隙132可以在其中储存空气。第一气隙132是由附近的绝缘膜限定的间隙并具有比硅氧化物等的介电常数低的介电常数。因此，能减小下部线之间的寄生电容。通过减小下部线之间的寄生电容，能提高半导体器件1的性能和操作可靠性，同时能降低功耗。
如图1中所示，第一至第三气隙132、134和136可以完全由第一层间绝缘膜100和形成在衬垫膜130上的第二层间绝缘膜200围绕。或者，第一至第三气隙132、134和136中的一些可以由衬垫膜130围绕。
关于与第一下部线101相邻的第一气隙132的形状和位置可以不同于与第二下部线103相邻的第二气隙134的形状和位置。将参照图1和2更详细地描述第一气隙132和第二气隙134。
第一气隙132可以与第一下部线101间隔开例如沿着第二方向d2从第一下部线101的面对第一气隙132的边缘到第一气隙132的上表面上的最高点测量的第一距离D1。具体地，第一气隙132的顶部可以在沿着第一方向d1位于第一下部线101的上表面之下的同时沿着第二方向d2例如在其(这里为其上表面)最高点处与第一下部线101间隔开第一距离D1。
第二气隙134可以与第二下部线103间隔开例如沿着第二方向d2从第二下部线103的面对第二气隙134的边缘到第二气隙134的上表面上的最高点测量的第二距离D2。具体地，第二气隙134的顶部可以在沿着第一方向d1位于第二下部线103的上表面之下的同时沿着第二方向d2例如在其(这里为其上表面)最高点处与第二下部线103间隔开第二距离D2。
第一距离D1可以不同于第二距离D2。换言之，第一气隙132与第一下部线101之间的间距可以不同于第二气隙134与第二下部线103之间的间距。例如，第一距离D1可以大于第二距离D2。
第一层间绝缘膜100a可以插置在第一气隙132与第一下部线101之间。第一层间绝缘膜100a是一种间隔物，并且可以具有等于第三距离D3的宽度。第三距离D3可以等于或大于根据本公开的示例性实施方式的半导体器件1的设计规则中的覆盖规格(overlayspecification)(其指的是能够通过光刻实现的最小间距)。
对于与连接到通路204和上部线201的第一下部线101相邻的第一气隙132，填充通路204的导电金属可以由于在形成通路204的工艺期间可能发生的不对准而流动到第一气隙132，使得可能造成短路。为了防止这种情况，具有等于第三距离D3的宽度的间隔物100a被插置在第一下部线101与第一气隙132之间，使得即使在通孔的形成期间发生不对准，第一气隙132也能正常地形成。
由第一气隙132的一个侧壁132a和底表面132c形成的角度θ3可以与由第一气隙132的另一个侧壁132b和底表面132c形成的角度θ4基本上相等。当在这里使用时，表述“基本上相等”指的是在完全相等的制造差异(variance)或容差范围内的量、值或尺寸。
这将在下面关于根据本公开的一示例性实施方式的制造半导体器件1的方法被更详细地描述。第一气隙132的侧壁132a和132b可以通过用硬掩模膜图案执行光刻来限定，例如，侧壁132a和132b可以彼此平行。
另一方面，由第二气隙134的一个侧壁134a和底表面134c形成的第一角度θ1可以不同于由第二气隙134的另一个侧壁134b和底表面134c形成的第二角度θ2，例如，侧壁134a和134b可以不平行。具体地，侧壁134a可以朝着侧壁134b倾斜，使得第二角度θ2可以大于第一角度θ1。
这是因为第二气隙134的侧壁134a通过第二下部线103的侧壁自对准，而不是通过用硬掩模膜图案的光刻来限定。因为第二下部线103的侧壁具有朝着底部变窄的锥形形状，所以第二气隙134的侧壁134a可以与底表面134c成锐角。
第一至第三气隙132、134和136的高度可以分别不高于第一至第三下部线101、103和105的顶表面。就是说，因为下面将关于根据本公开的一示例性实施方式的半导体器件1的制造工艺描述的沟槽162、164和166(参见图7)的顶表面处于与第一至第三下部线101、103和105的顶表面相同的水平处，所以通过封闭沟槽162、164和166(参见图7)形成的第一至第三气隙132、134和136的高度不高于第一至第三下部线101、103和105的顶表面。
这能实现下面的效果。彼此相邻的第一下部线101和第二下部线103以宽间距形成，该宽间距大于根据半导体器件1的设计规则的线之间的一般间距。如果第一下部线101与第二下部线103之间的空间全部形成为气隙，则该气隙的高度可以变得高于下部线的顶表面，使得它可以到达上部线201的底表面。当这种情况发生时，填充上部线201的金属202可以流到形成在第一下部线101与第二下部线103之间的气隙中，使得该气隙可能不能正常地形成。结果，会在上部线与下部线之间产生短路。
相比之下，在根据本公开的示例性实施方式的半导体器件1中，与第一下部线101相邻的第一气隙132以及与第二下部线103相邻的第二气隙134可以形成在其间。因此，第一气隙132和第二气隙134的高度可以不高于下部线101和103的顶表面。因此，填充上部线201的金属202不太可能流到第一气隙132和第二气隙134中。结果，能提高半导体器件1的可靠性。
第二层间绝缘膜200可以形成为覆盖第一层间绝缘膜100、第一至第三下部线101、103和105以及衬垫膜130。
第二层间绝缘膜200可以包括但不限于与第一层间绝缘膜100相同的材料。第一至第三气隙132、134和136可以由第二层间绝缘膜200的底表面限定。此外，如上所述，第一至第三气隙132、134和136可以由于第二层间绝缘膜200的不良台阶覆盖而形成。
上部线201可以形成在第二层间绝缘膜200中。上部线201可以至少部分地重叠第一下部线101。上部线201可以包括阻挡金属212和金属202，阻挡金属212形成为使得它与上部线201的内壁一致，金属202填充由阻挡金属212限定的空间。
金属202可以包括但不限于诸如铜(Cu)、铝(Al)、钴(Co)、钛(Ti)、钛氮化物(TiN)、钽(Ta)和钽氮化物(TaN)的导电材料中的至少一种。
阻挡金属212可以包括例如钛、钛氮化物、钽和钽氮化物中的至少一种。阻挡金属212可以由这样的材料的单层或两个或更多个层组成。
上部线201可以通过通路204连接到第一下部线101。通路204可以穿透第二层间绝缘膜200。就是说，通路孔通过穿透第二层间绝缘膜200形成，然后通路孔用导电材料填充从而形成通路204。通路204可以包括诸如铜(Cu)、铝(Al)、钴(Co)、钛(Ti)、钛氮化物(TiN)、钽(Ta)和钽氮化物(TaN)的导电材料中的至少一种。
阻挡金属212还可以设置在通路204与第二层间绝缘膜200之间的边界处。就是说，阻挡金属212可以沿着通路204的内壁共形地形成。因此，阻挡金属212能防止填充上部线201和通路204的导电材料扩散到第二层间绝缘膜200中。
图3是根据本公开的另一示例性实施方式的半导体器件的剖面图。图4是图3中显示的半导体器件的一部分的放大图。
参照图3和4，根据本公开的这个示例性实施方式的半导体器件2可以包括第一至第四下部线301、303、305和307、第一至第三气隙332、334和336、第一层间绝缘膜100和第二层间绝缘膜200、间隔物342、344和346、衬垫膜130、上部线201和通路204。第一下部线301可以包括第一金属302以及围绕第一金属302的侧壁和底表面的第一阻挡金属312。第二下部线303可以包括第二金属304以及围绕第二金属304的侧壁和底表面的第二阻挡金属314。第三下部线305可以包括第三金属306以及围绕第三金属306的侧壁和底表面的第三阻挡金属316。第四下部线307可以包括第四金属308以及围绕第四金属308的侧壁和底表面的第四阻挡金属318。此外，半导体器件2还可以包括分别覆盖第一至第四下部线301、303、305和307的第一覆盖膜322、第二覆盖膜324、第三覆盖膜326和第四覆盖膜328。第一至第四金属302、304、306和308、第一至第四阻挡金属312、314、316和318和第一至第四覆盖膜322、324、326和328可以分别与关于图1和2描述的第一金属102、第一阻挡金属112和第一覆盖膜122相同或类似，但不限于此。在下面的描述中，将集中于与以上示例性实施方式的不同进行描述，并将省略多余的描述。
半导体器件2包括连接到上部线201的第一下部线301以及彼此相邻的第二至第四下部线303、305和307。第一气隙332可以形成在第一下部线301与第二下部线303之间。
沿着第二方向d2在通过通路204连接到上部线201的第一下部线301与第二下部线303之间的距离D6可以对应于根据本公开的示例性实施方式的半导体器件的设计规则中的最小间距。
间隔物342和344可以形成为使得它们覆盖彼此面对的第一下部线301的侧壁和第二下部线303的侧壁。此外，间隔物346可以形成为覆盖第二下部线303的面对第三下部线305的侧壁。就是说，间隔物344和346可以分别形成在第二下部线303的侧壁上。间隔物342、344和346可以通过图案化第一层间绝缘膜100形成。如将在下面描述的，间隔物342、344和346可以以这样的方式形成：光致抗蚀剂图案形成为使得它覆盖第一下部线301和第二下部线303，然后硬掩模膜使用该光致抗蚀剂图案作为蚀刻掩模被收缩图案化。
由第一气隙332的一个侧壁332a和底表面332c形成的角度θ3可以与由第一气隙332的另一个侧壁332b和底表面332c形成的角度θ4基本上相等，例如侧壁332a和332b可以平行。另一方面，由第二气隙334的一个侧壁334a和底表面334c形成的角度θ1可以不同于由第二气隙334的另一个侧壁334b和底表面334c形成的角度θ2。具体地，侧壁334a可以朝着侧壁334b倾斜，使得由第二气隙334的侧壁334a和底表面334c形成的角度θ1可以小于由第二气隙334的另一个侧壁334b和底表面334c形成的第二角度θ2。第一气隙332的宽度可以不同于第二气隙334的宽度，例如，第一气隙332的宽度可以小于第二气隙334的宽度。
从第二气隙334的侧壁334a到第三下部线305的底部的距离D9可以小于从第二气隙334的侧壁334b到第二下部线303的底部的距离D10。这是因为形成在第二下部线303的侧壁上的间隔物346，如以上描述的。
第一气隙332可以通过间隔物342和344分别与第一下部线301的底部和第二下部线303的底部间隔开距离D8。
第一气隙332与第一下部线301和第二下部线303间隔开的距离D8可以等于或大于根据本公开的示例性实施方式的半导体器件的设计规则中的覆盖规格。
在根据本公开的这个示例性实施方式的半导体器件2中，第一气隙332通过分别插置在第一气隙332与第一下部线301之间的间隔物342以及在第一气隙332与第二下部线303之间的间隔物344而与下部线301和303间隔开，抑制第一气隙332由于通路204的形成期间的未对准而连接到通路204是可能的。结果，能提高半导体器件2的可靠性。
图5至8是根据本公开一示例性实施方式的制造半导体器件的方法中的阶段的剖面图。
参照图5和6，第一层间绝缘膜100形成在衬底10上，然后各个沟槽101t、103t和105t形成在其中，并且第一至第三下部线101、103和105分别形成在对应的沟槽101t、103t和105t中。第一下部线101与第二下部线103间隔开距离D4，第二下部线103与第三下部线105间隔开距离D5。在本公开的一些示例性实施方式中，距离D4可以大于距离D5。
在第一层间绝缘膜100中形成第一至第三下部线101、103和105可以包括：在第一层间绝缘膜100中形成沟槽101t、103t和105t，其间具有第一距离D4和第二距离D5；在相应的沟槽中共形地形成阻挡金属112、114和116；以及分别用金属102、104和106填充沟槽。
填充第一至第三下部线101、103和105可以使用利用包含诸如铜(Cu)的导电材料的金属102、104和106的镶嵌工艺来执行。随后，第一至第三覆盖膜122、124和126可以形成为分别覆盖第一至第三下部线101、103和105。
第一硬掩模膜125可以形成在第一层间绝缘膜100、第一至第三下部线101、103和105以及第一至第三覆盖膜122、124和126之上。第二硬掩模图案150可以形成在第一硬掩模膜125上。第二硬掩模图案150可以覆盖第一层间绝缘膜100的在第一下部线101与第二下部线103之间的一部分。第二硬掩模图案150可以完全覆盖第一下部线101，并且可以在其两侧沿着第二方向d2延伸超过第一下部线101。第二硬掩模图案150还可以部分地重叠第三下部线105并沿着第二方向d2延伸超过第三下部线105的一侧。第二硬掩模图案150可以用于选择性地蚀刻第一硬掩模膜125和第一层间绝缘膜100。
第一硬掩模膜125可以包括但不限于硅氮化物或硅碳氮化物。第一硬掩模膜125可以包括含硅(Si)、碳(C)、氮(N)、氧(O)和氢(H)中的至少两种的无机材料。
第二硬掩模图案150可以包括相对于第一硬掩模膜125具有高蚀刻选择性的材料。具体地，第二硬掩模图案150可以包括但不限于钛氮化物或硅氧化物。第二硬掩模图案150可以具有相对于第一硬掩模膜125具有高蚀刻选择性的材料与金属氧化物或金属氮化物的双层结构。
参照图7，第一层间绝缘膜100通过使用第二硬掩模图案150作为蚀刻掩模被蚀刻。通过蚀刻第一层间绝缘膜100，沟槽162、164和166可以被形成。第一硬掩模膜125的经由第二硬掩模图案150暴露的部分也可以随第一层间绝缘膜100一起被去除。之后，可以去除第二硬掩模图案150以及剩余的第一硬掩模膜125。
如图7中所示，沟槽162的两个侧壁通过光刻来限定，沟槽164的一个侧壁由第二下部线103限定并且沟槽164的另一个侧壁通过光刻来限定，沟槽166的两个侧壁分别由第二下部线103和第三下部线105限定。因此，沟槽162、164和166具有不同的形状。沟槽162与第一下部线101间隔开的距离D3可以等于或大于覆盖规格。通过形成沟槽162、164和166，第一层间绝缘膜100被部分地暴露。
参照图8，衬垫膜130可以沿着沟槽162、164和166及第一层间绝缘膜100的内壁以及第一至第三下部线101、103和105的顶表面形成。衬垫膜130可以包括与第一硬掩模膜125相同的材料。衬垫膜130可以与沟槽162、164和166的内壁一致，但不填满它们。
随后，第二层间绝缘膜200可以形成在衬垫膜130和沟槽162、164和166上。虽然第二层间绝缘膜200封闭沟槽162、164和166的顶表面，但是第二层间绝缘膜200以不良台阶覆盖被沉积，因而沟槽162、164和166没有用第二层间绝缘膜200完全地填满。因此，第一至第三气隙132、134和136可以由衬垫膜130以及第二层间绝缘膜200的底表面限定。
除了顶表面取决于第一层间绝缘膜100的沉积条件之外，第一层间绝缘膜100可以部分地形成在第一至第三气隙132、134和136的侧壁和底表面上。
第一气隙132与第一下部线101相邻，但是通过插置在第一气隙132与第一下部线101之间的第一层间绝缘膜100a或间隔物与第一下部线101间隔开。因此，第一气隙132与第一下部线101之间的距离可以大于第二气隙134与第二下部线103之间的距离。
返回参照图1，形成穿透第二层间绝缘膜200的通路孔，从而形成通路204和上部线201。上部线201可以通过通路204连接到第一下部线101。
图9至13是根据本公开的另一示例性实施方式的制造半导体器件的方法中的阶段的剖面图。在下面的描述中，将集中于与以上示例性实施方式的不同进行描述，并且将省略多余的描述。
参照图9，第一层间绝缘膜100形成在衬底10上，然后沟槽301t、303t、305t和307t形成在其中，第一至第四下部线301、303、305和307分别形成在沟槽301t、303t、305t和307t中，第一硬掩模膜325、第二硬掩模膜335、有机膜345和第三硬掩模膜355按这个顺序在第一方向d1上堆叠，然后光致抗蚀剂图案365a至365c可以形成在第三硬掩模膜355上。
与根据以上示例性实施方式的方法不同，根据这个示例性实施方式，第一至第四下部线301、303、305和307之中的相邻下部线之间的距离D6、D7和D8可以全部相等。
例如，有机膜345可以包括旋涂硬掩模(spin-on hardmask，SOH)。有机膜345可以用于将使用光致抗蚀剂作为蚀刻掩模而被蚀刻的图案化的第三硬掩模膜355转印到下部硬掩模膜层。第三硬掩模膜355可以包括但不限于硅氮氧化物或硅氮化物。
光致抗蚀剂图案365a和365b的每个的端部可以沿着第一方向d1分别与第一下部线301和第二下部线303的端部成一直线。具体地，光致抗蚀剂图案365b的宽度W1可以等于第二下部线303的宽度。具有等于第一下部线301与第二下部线303之间的距离D6的宽度W2的开口365d可以通过光致抗蚀剂图案365b和365a形成。距离D6可以对应于根据本公开的示例性实施方式的半导体器件的设计规则中的最小间距。光致抗蚀剂图案365c可以部分地覆盖第四下部线307，并且可以沿着第二方向d2延伸超过其一侧。
参照图10，第三硬掩模膜355通过使用光致抗蚀剂图案365a至365c作为蚀刻掩模被蚀刻，从而形成第三硬掩模图案355a。第三硬掩模膜355可以通过反应离子蚀刻(RIE)被蚀刻。
具有宽度W3的开口可以通过第三硬掩模图案355a形成。宽度W3可以小于距离D6。就是说，第三硬掩模膜355可以通过收缩图案化(shrink patterning)被蚀刻。收缩图案化指的是蚀刻第三硬掩模膜355使得它具有细微的水平差。因此，通过光致抗蚀剂形成的开口朝着开口的中心变窄。通过这样做，第三硬掩模图案355a可以具有宽度W3的开口，宽度W3小于根据本公开的示例性实施方式的半导体器件的设计规则中的最小间距。
参照图11，有机膜345和第二硬掩模膜335通过使用第三硬掩模图案355a作为蚀刻掩模被图案化，从而形成第二硬掩模图案335a。
在前面的参照图10的描述中，第三硬掩模膜355通过使用光致抗蚀剂图案365a至365c作为蚀刻掩模的收缩图案化被蚀刻。然而，这仅是一示例，收缩图案化也可以在图案化有机膜345和第二硬掩模膜335的工艺期间被使用。就是说，为了转印具有小于半导体器件的设计规则中的最小间距的宽度的沟槽331(参见图12)的特征，第三硬掩模膜355、有机膜345和第二硬掩模膜335中的至少一个可以通过收缩图案化被蚀刻。
参照图12和13，第一硬掩模膜325和第一层间绝缘膜100通过使用第二硬掩模图案335a作为蚀刻掩模被图案化，从而形成第一硬掩模图案325a和沟槽331、333和335。
由于覆盖第一下部线301和第二下部线303的光致抗蚀剂图案365a和365b以及使用它们的收缩图案化，间隔物342、344和346分别形成在第一下部线301的一个侧壁和第二下部线303的两个侧壁上。
随后，第一硬掩模图案325a被去除，衬垫膜130形成为覆盖第一至第四线301、303、305和307以及沟槽331、333和335，并且第二层间绝缘膜200形成在衬垫膜130上以形成第一至第三气隙332、334和336。
返回参照图3，穿透第二层间绝缘膜200的通路孔被形成，从而形成通路204和上部线201。上部线201可以通过通路204连接到第一下部线301。
就是说，按照根据本公开的这个示例性实施方式的制造半导体器件的方法，沟槽形成在通过通路连接到上部线的下部线与通过使用收缩图案化和该下部线间隔开小于设计规则中的最小间距的另一下部线之间，使得具有小于设计规则中的最小间距的宽度的气隙能够被形成。
通过总结和回顾，虽然气隙的使用能实现更快的信号传输以提高性能、能节省功率并减小总尺寸，但是在线或通路中的导电材料可能在制造工艺期间流到气隙中，从而由于相邻的线和通路彼此干扰而在电路中引起缺陷。相比之下，根据一个或更多个实施方式，半导体器件包括与用于连接到线的通路相邻的气隙，该线低于在气隙与该线之间的绝缘膜的上表面，以减少来自通路中的金属的干扰从而提高气隙的可靠性。根据一个或更多个实施方式，制造包括气隙的半导体器件的方法可以减少通路引起的干扰，从而提高气隙的可靠性。
已经在这里公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般和描述性的意义上使用和解释，而不是为了限制。在一些情形下，如在本申请的提交时对本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另外明确地指示。因此，本领域技术人员将理解，可以作出形式和细节上的各种各样的改变而不背离如在以下权利要求中阐明的本发明的精神和范围。
2016年3月22日向韩国知识产权局提交且发明名称为“Semiconductor device(半导体器件)”的第10-2016-0034031号韩国专利申请通过引用全文合并于此。

Claims (16)

1.一种半导体器件，包括：
在衬底上的第一层间绝缘膜；
在所述第一层间绝缘膜中的第一下部线和第二下部线，所述第一下部线和所述第二下部线在第一方向上延伸、彼此相邻、并沿着与所述第一方向正交的第二方向间隔开；
沿着所述第二方向在所述第一下部线与所述第二下部线之间的第一气隙和第二气隙，所述第一气隙与所述第一下部线相邻，所述第二气隙与所述第二下部线相邻；
第二层间绝缘膜，其覆盖所述第一气隙和所述第二气隙；以及
衬垫膜，其在所述第一气隙和所述第二气隙的每个的底表面和侧壁上；以及
通路，其至少部分地重叠所述第一下部线，
其中所述第一气隙和所述第一下部线之间的所述衬垫膜、所述第一层间绝缘膜和所述第二层间绝缘膜的第一厚度比所述第二气隙和所述第二下部线之间的所述衬垫膜和所述第二层间绝缘膜的第二厚度厚。
2.如权利要求1所述的半导体器件，其中所述第一气隙沿着所述第二方向与所述第一下部线间隔开的第一距离不同于所述第二气隙沿着所述第二方向与所述第二下部线间隔开的第二距离。
3.如权利要求2所述的半导体器件，其中所述第一距离大于所述第二距离。
4.如权利要求1所述的半导体器件，还包括：
在所述第一下部线上的上部线，所述上部线至少部分地重叠所述第一下部线，以及所述上部线通过所述通路连接到所述第一下部线。
5.如权利要求1所述的半导体器件，其中所述第一气隙和所述第二气隙的每个的顶部不高于所述第一下部线的顶表面。
6.如权利要求1所述的半导体器件，其中：
所述第二气隙具有与所述第二下部线相邻的第一侧壁以及与所述第一侧壁相反的第二侧壁，
所述第二气隙的所述第一侧壁和底表面成第一角度，以及
所述第二气隙的所述第二侧壁和所述底表面成第二角度，所述第一角度不同于所述第二角度。
7.如权利要求6所述的半导体器件，其中所述第一角度小于所述第二角度。
8.一种半导体器件，包括：
在衬底上且彼此相邻的第一下部线和第二下部线；
间隔物，其覆盖所述第一下部线和所述第二下部线的相对的侧壁；
第一沟槽，其由所述间隔物限定在所述第一下部线和所述第二下部线的所述相对的侧壁之间；
层间绝缘膜，其覆盖所述第一下部线和所述第二下部线以及所述第一沟槽的底表面和侧壁以部分地填充所述第一沟槽；
第一气隙，其由所述第一沟槽和所述层间绝缘膜限定；
通路，其至少部分地重叠所述第一下部线并穿透所述层间绝缘膜；
第三下部线，其与所述第二下部线相邻；
第二气隙，其在所述第三下部线与所述第二下部线之间；
衬垫膜，其在所述第一气隙和所述第二气隙的每个的底表面和侧壁上，
其中所述间隔物覆盖所述第二下部线的两个侧壁，
其中所述第一气隙和所述第一下部线之间的所述衬垫膜、所述间隔物和所述层间绝缘膜的第一厚度比所述第二气隙和所述第三下部线之间的所述衬垫膜和所述层间绝缘膜的第二厚度厚。
9.如权利要求8所述的半导体器件，其中：
所述第一下部线、所述第二下部线和所述第三下部线之间的间距相等；以及
所述第一气隙的宽度不同于所述第二气隙的宽度。
10.如权利要求9所述的半导体器件，其中所述第一气隙的所述宽度小于所述第二气隙的所述宽度。
11.如权利要求8所述的半导体器件，其中：
所述第二气隙具有与所述第二下部线相邻的第一侧壁以及与所述第三下部线相邻的第二侧壁，以及
由所述第二气隙的所述第一侧壁和底表面所成的第一角度不同于由所述第二气隙的所述第二侧壁和所述底表面所成的第二角度。
12.如权利要求11所述的半导体器件，其中所述第一角度大于所述第二角度。
13.如权利要求8所述的半导体器件，其中所述衬垫膜在所述层间绝缘膜之下并且共形地覆盖所述第二下部线的顶表面以及所述第一沟槽的所述底表面和所述侧壁。
14.一种半导体器件，包括：
在衬底上的第一下部线和第二下部线，所述第一下部线和所述第二下部线在第一方向上延伸、彼此相邻、并沿着与所述第一方向正交的第二方向间隔开；
第一气隙和第二气隙，其在所述第一下部线与所述第二下部线之间并沿着所述第二方向与它们隔开，所述第一气隙与所述第一下部线相邻，所述第二气隙与所述第二下部线相邻；
衬垫膜，其在所述第一气隙和所述第二气隙的每个的底表面和侧壁上；
绝缘间隔物，其包括第一绝缘间隔物和第二绝缘间隔物，其中
所述第一绝缘间隔物在所述第一下部线的面对所述第二下部线的侧壁上，其中沿着所述第二方向从所述第一气隙到所述第一下部线的距离等于或大于所述半导体器件的设计规则的叠加规格；以及
所述第二绝缘间隔物在所述第一气隙与所述第二气隙之间；以及
层间绝缘膜，其覆盖所述第一下部线和所述第二下部线以及所述第一绝缘间隔物和所述第二绝缘间隔物的侧壁，以及
通路，其至少部分地重叠所述第一下部线，
其中所述第一气隙和所述第一下部线之间的所述衬垫膜、所述层间绝缘膜和所述第一绝缘间隔物的第一厚度比所述第二气隙和所述第二下部线之间的所述衬垫膜和所述层间绝缘膜的第二厚度厚。
15.如权利要求14所述的半导体器件，其中所述第一绝缘间隔物和所述第二绝缘间隔物两者的顶部在所述第一气隙和所述第二气隙的顶部之上并且在所述第一方向上延伸。
16.如权利要求14所述的半导体器件，其中所述通路沿着所述第一方向穿透所述层间绝缘膜。
CN201710175402.9A 2016-03-22 2017-03-22 半导体器件 Active CN107221525B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0034031 2016-03-22
KR1020160034031A KR102645957B1 (ko) 2016-03-22 2016-03-22 반도체 장치 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
CN107221525A CN107221525A (zh) 2017-09-29
CN107221525B true CN107221525B (zh) 2023-03-24

Family

ID=59898683

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710175402.9A Active CN107221525B (zh) 2016-03-22 2017-03-22 半导体器件

Country Status (3)

Country Link
US (2) US11018085B2 (zh)
KR (1) KR102645957B1 (zh)
CN (1) CN107221525B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496169B2 (en) * 2015-02-12 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure having an air gap and structure thereof
US20190206718A1 (en) * 2018-01-02 2019-07-04 Globalfoundries Inc. Back-end-of-line structures with air gaps
CN110858578B (zh) * 2018-08-23 2021-07-13 联华电子股份有限公司 管芯封环及其制造方法
KR102635828B1 (ko) * 2018-09-20 2024-02-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102661963B1 (ko) 2018-09-28 2024-04-30 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
US10714382B2 (en) * 2018-10-11 2020-07-14 International Business Machines Corporation Controlling performance and reliability of conductive regions in a metallization network
US11101175B2 (en) * 2018-11-21 2021-08-24 International Business Machines Corporation Tall trenches for via chamferless and self forming barrier
US10950510B2 (en) 2018-12-21 2021-03-16 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN112582335B (zh) * 2019-09-29 2023-08-11 芯恩（青岛）集成电路有限公司 一种半导体器件及其制备方法
US20230011792A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Interconnect Structure And Method Of Forming The Same
US11830910B2 (en) * 2021-08-30 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having air gaps and method for manufacturing the same
US11749455B2 (en) 2022-01-10 2023-09-05 Bh Electronics, Inc. Methods of fabricating ultra-miniature laminated magnetic cores and devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247597A (zh) * 2012-02-10 2013-08-14 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449407B2 (en) 2002-11-15 2008-11-11 United Microelectronics Corporation Air gap for dual damascene applications
US6838354B2 (en) * 2002-12-20 2005-01-04 Freescale Semiconductor, Inc. Method for forming a passivation layer for air gap formation
US6764919B2 (en) * 2002-12-20 2004-07-20 Motorola, Inc. Method for providing a dummy feature and structure thereof
US6881668B2 (en) * 2003-09-05 2005-04-19 Mosel Vitel, Inc. Control of air gap position in a dielectric layer
JP4106048B2 (ja) 2004-10-25 2008-06-25 松下電器産業株式会社 半導体装置の製造方法及び半導体装置
JP4956919B2 (ja) * 2005-06-08 2012-06-20 株式会社日立製作所 半導体装置およびその製造方法
JP2007188919A (ja) 2006-01-11 2007-07-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7666753B2 (en) 2007-01-11 2010-02-23 International Business Machines Corporation Metal capping process for BEOL interconnect with air gaps
JP2009123743A (ja) 2007-11-12 2009-06-04 Panasonic Corp 半導体装置の製造方法
KR100928509B1 (ko) * 2007-12-24 2009-11-26 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
JP2009188250A (ja) 2008-02-07 2009-08-20 Panasonic Corp 半導体装置及びその製造方法
JP5396065B2 (ja) 2008-10-28 2014-01-22 株式会社日立製作所 半導体装置の製造方法
US7790601B1 (en) 2009-09-17 2010-09-07 International Business Machines Corporation Forming interconnects with air gaps
US8288268B2 (en) 2010-04-29 2012-10-16 International Business Machines Corporation Microelectronic structure including air gap
KR101619682B1 (ko) 2011-12-29 2016-05-10 인텔 코포레이션 후드층을 갖는 에어갭 인터커넥트 및 그 형성 방법
US8900990B2 (en) * 2012-12-31 2014-12-02 Stmicroelectronics, Inc. System and method of combining damascenes and subtract metal etch for advanced back end of line interconnections
KR102154112B1 (ko) * 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
KR102092863B1 (ko) * 2013-12-30 2020-03-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102167603B1 (ko) * 2014-01-06 2020-10-19 삼성전자주식회사 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
KR102247918B1 (ko) * 2014-04-07 2021-05-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102190654B1 (ko) 2014-04-07 2020-12-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102229206B1 (ko) * 2014-04-07 2021-03-18 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9263389B2 (en) * 2014-05-14 2016-02-16 International Business Machines Corporation Enhancing barrier in air gap technology
KR102129602B1 (ko) 2014-05-15 2020-07-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9401305B2 (en) * 2014-11-05 2016-07-26 Sandisk Technologies Llc Air gaps structures for damascene metal patterning
US9570389B1 (en) * 2015-10-27 2017-02-14 International Business Machines Corporation Interconnect structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247597A (zh) * 2012-02-10 2013-08-14 瑞萨电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
KR102645957B1 (ko) 2024-03-08
CN107221525A (zh) 2017-09-29
US20170278786A1 (en) 2017-09-28
US20210249347A1 (en) 2021-08-12
KR20170109878A (ko) 2017-10-10
US11018085B2 (en) 2021-05-25

Similar Documents

Publication Publication Date Title
CN107221525B (zh) 半导体器件
US11721628B2 (en) Semiconductor device
US11862708B2 (en) Contact plugs and methods forming same
US11380607B2 (en) Semiconductor device
US11004855B2 (en) Buried metal track and methods forming same
KR20180101953A (ko) 집적회로 소자
US9972528B2 (en) Semiconductor devices
US11978769B2 (en) Semiconductor device and method of fabricating the same
US11664418B2 (en) Semiconductor devices having gate isolation layers
CN112563242A (zh) 半导体装置
US11476194B2 (en) Method for fabricating semiconductor device
KR20190003327A (ko) 구성된 프로파일을 갖는 라이너층을 구비한 반도체 디바이스 및 그 제조방법
US11133249B2 (en) Semiconductor device
US10892185B2 (en) Semiconductor device including a blocking pattern in an interconnection line
US12009258B2 (en) Self-aligned interconnect with protection layer
CN109727952A (zh) 互连图案结构、半导体结构及其制造方法
US20210225707A1 (en) Self-Aligned Interconnect with Protection Layer
US20230016445A1 (en) Semiconductor structure and forming method thereof
US20230039661A1 (en) Interconnect structure and methods of forming the same
CN115458506A (zh) 半导体器件以及制造半导体器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant