KR20180101953A - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 기판 상에 형성된 절연막의 적어도 일부를 관통하며 제1 금속을 포함하는 하부 배선층과, 상기 하부 배선층의 저면 및 측벽을 감싸고 상기 제1 금속과는 다른 제2 금속을 포함하는 하부 도전성 배리어막과, 상기 하부 배선층의 상면을 덮으며 상기 제1 금속을 포함하는 제1 금속 실리사이드 캡핑층과, 상기 제1 금속 실리사이드 캡핑층에 접하고 하부 도전성 배리어막을 덮으며 상기 제2 금속을 포함하는 제2 금속 실리사이드 캡핑층을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 금속 배선층을 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 집적회로 소자에 포함되는 금속 배선층들의 선폭 및 피치도 미세화되고 있다. 이에 따라, 신뢰성이 향상된 저저항 금속 배선층을 구비하는 집적회로 소자를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 신뢰성이 향상된 저저항 배선 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에 형성된 절연막의 적어도 일부를 관통하며 제1 금속을 포함하는 하부 배선층과, 상기 하부 배선층의 저면 및 측벽을 감싸고 상기 제1 금속과는 다른 제2 금속을 포함하는 하부 도전성 배리어막과, 상기 하부 배선층의 상면을 덮으며 상기 제1 금속을 포함하는 제1 금속 실리사이드 캡핑층과, 상기 제1 금속 실리사이드 캡핑층에 접하고 하부 도전성 배리어막을 덮으며 상기 제2 금속을 포함하는 제2 금속 실리사이드 캡핑층을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판상에 돌출되어 있는 핀형 활성 영역과, 상기 핀형 활성 영역에 형성된 복수의 리세스 영역을 채우는 복수의 소스/드레인 영역과, 상기 핀형 활성 영역 위에서 상기 핀형 활성 영역에 교차하는 방향으로 연장되는 게이트 라인과, 상기 복수의 소스/드레인 영역 중에서 선택된 어느 하나의 소스/드레인 영역의 상면에 연결된 소스/드레인 콘택과, 상기 게이트 라인의 상면에 연결된 게이트 콘택을 포함하고, 상기 소스/드레인 콘택 및 상기 게이트 콘택 중 적어도 하나는 제1 금속을 포함하는 하부 배선층과, 상기 하부 배선층의 저면 및 측벽을 감싸고 상기 제1 금속과는 다른 제2 금속을 포함하는 하부 도전성 배리어막과, 상기 하부 배선층의 상면을 덮으며 상기 제1 금속을 포함하는 제1 금속 실리사이드 캡핑층과, 상기 제1 금속 실리사이드 캡핑층에 접하고 하부 도전성 배리어막을 덮으며 상기 제2 금속을 포함하는 제2 금속 실리사이드 캡핑층을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 하부 배선층과 상부 배선층과의 사이에 개재된 금속 함유 도전성 캡핑층을 포함한다. 상기 금속 함유 도전성 캡핑층은 상기 상부 배선층을 형성하기 위한 콘택홀을 형성할 때 상기 콘택홀을 통해 상기 하부 배선층이 노출되거나 손상되지 않도록 보호하는 역할을 할 수 있다. 따라서, 상기 하부 배선층의 물리적 열화가 억제되어 상기 하부 배선층에서의 저항 증가, 누설 전류 등을 억제할 수 있는 구조를 제공할 수 있으며, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성 요소들의 예시적인 평면 배치를 보여주는 평면도이고, 도 1b는 도 1a의 B - B' 선 단면에 대응하는 부분의 단면도이고, 도 1c는 도 1a의 C - C' 선 단면에 대응하는 부분의 단면도이다.
도 2 내지 도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자들의 주요 구성들을 도시한 단면도들이다.
도 6a 내지 도 6g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법들을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 다른 예시적인 제조 방법들을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 또 다른 예시적인 제조 방법들을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 또 다른 예시적인 제조 방법들을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 또 다른 예시적인 제조 방법들을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 개략적인 레이아웃 다이어그램이고, 도 12a는 도 11의 X1 - X1' 선 및 X2 - X2' 선 단면도이고, 도 12b는 도 11의 Y - Y' 선 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 집적회로 소자(100)의 일부 구성 요소들의 예시적인 평면 배치를 보여주는 평면도이고, 도 1b 및 도 1c는 집적회로 소자(100)의 주요 구성들을 도시한 단면도들로서, 도 1b는 도 1a의 B - B' 선 단면에 대응하는 부분의 단면도이고, 도 1c는 도 1a의 C - C' 선 단면에 대응하는 부분의 단면도이다.
도 1a 내지 도 1c를 참조하면, 집적회로 소자(100)는 기판(110) 상에 형성된 제1 절연막(124)의 적어도 일부를 관통하며 제1 금속을 포함하는 하부 배선층(130)과, 하부 배선층(130)의 저면 및 측벽을 감싸고 상기 제1 금속과는 다른 제2 금속을 포함하는 하부 도전성 배리어막(132)과, 하부 배선층(130)의 상면을 덮으며 상기 제1 금속을 포함하는 제1 금속 실리사이드 캡핑층(140)과, 제1 금속 실리사이드 캡핑층(140)에 접하고 하부 도전성 배리어막(132)을 덮으며 상기 제2 금속을 포함하는 제2 금속 실리사이드 캡핑층(142)을 포함한다.
기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역(도시 생략)을 포함할 수 있다. 상기 도전 영역은 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물, 또는 도전층을 포함할 수 있다.
기판(110) 상에는 하부 절연막(114)과, 하부 절연막(114)을 관통하는 하부 도전막(120)이 배치될 수 있다. 하부 절연막(114)은 실리콘 산화막으로 이루어질 수 있다. 일부 실시예들에서, 하부 절연막(114)은 실리콘 산화물, 예를 들면 PEOX (plasma enhanced oxide), TEOS (tetraethyl orthosilicate), BTEOS (boro TEOS), PTEOS (phosphorous TEOS), BPTEOS (boro phospho TESO), BSG (boro silicate glass), PSG (phospho silicate glass), BPSG (boro phospho silicate glass) 등으로 이루어질 수 있다. 하부 도전막(120)은 게이트 라인, 소스/드레인 영역, 또는 배선층일 수 있다. 일부 실시예들에서, 하부 도전막(120)은 금속막과 상기 금속막을 포위하는 도전성 배리어막을 포함하는 배선층일 수 있다. 상기 금속막은 Co, Cu, W, 또는 Al로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 하부 도전막(120)은 기판(110)의 활성 영역(도시 생략) 상에 형성된 반도체 에피택셜층, 예를 들면 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 SiGe 층을 포함하는 소스/드레인 영역일 수 있다. 또 다른 일부 실시예들에서, 하부 도전막(120)은 기판(110) 상에 형성된 일함수 금속 함유층을 포함하는 게이트 라인일 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 게이트 라인은 상기 일함수 금속 함유층을 덮는 갭필 금속막을 더 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트 라인은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
하부 절연막(114) 상에 제1 절연막(124)이 형성될 수 있으며, 하부 배선층(130) 및 하부 도전성 배리어막(132)은 제1 절연막(124)을 관통하여 하부 도전막(120)까지 연장될 수 있다. 제1 절연막(124)의 구성 물질은 하부 절연막(114)에 대하여 설명한 바와 대체로 유사하다.
일부 실시예들에서, 하부 배선층(130)을 구성하는 제1 금속은 Co, W, Cu, Ru, Mn, Ti, Ta, 및 이들의 조합으로부터 선택될 수 있다. 즉, 하부 배선층(130)은 Co, W, Cu, Ru, Mn, Ti, Ta, 또는 이들의 조합으로 이루어질 수 있다. 제1 금속 실리사이드 캡핑층(140)은 상기 제1 금속을 포함하는 실리사이드로 이루어질 수 있다. 예를 들면, 상기 제1 금속은 Co이고, 하부 배선층(130)은 Co 막으로 이루어지고, 제1 금속 실리사이드 캡핑층(140)은 Co 실리사이드막으로 이루어질 수 있다.
하부 도전성 배리어막(132)을 구성하는 제2 금속은 제1 금속과는 다른 금속으로서, Ti 또는 Ta일 수 있다. 예를 들면, 하부 도전성 배리어막(132)은 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다. 제2 금속 실리사이드 캡핑층(142)은 Ti 또는 Ta를 포함하는 실리사이드막으로 이루어질 수 있다. 일부 실시예들에서, 제2 금속 실리사이드 캡핑층(142)은 TiSi2 (titanium silicide) 또는 TaSi2 (tantalum silicide)로 이루어질 수 있다. 다른 일부 실시예들에서, 제2 금속 실리사이드 캡핑층(142)은 TiSi2 및 TiSiN (titanium silicon nitride)의 조합, 또는 TaSi2 및 TaSiN (tantalum silicon nitride)의 조합으로 이루어질 수 있다.
제1 금속 실리사이드 캡핑층(140), 제2 금속 실리사이드 캡핑층(142), 및 제1 절연막(124) 위에는 절연성 캡핑층(150)이 형성되어 있다. 절연성 캡핑층(150)은 제1 금속 실리사이드 캡핑층(140)의 상면, 제2 금속 실리사이드 캡핑층(142)의 상면, 및 제1 절연막(124)의 상면을 덮도록 연장될 수 있다. 절연성 캡핑층(150)은 제1 금속 실리사이드 캡핑층(140)의 상면, 제2 금속 실리사이드 캡핑층(142)의 상면, 및 제1 절연막(124)의 상면에 각각 직접 접할 수 있다.
절연성 캡핑층(150)은 제1 절연성 캡핑층(152) 및 제2 절연성 캡핑층(154)이 차례로 적층된 다중층 구조를 가질 수 있다. 절연성 캡핑층(150)은 실리콘 막, 질화막, 탄화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제1 절연성 캡핑층(152)은 실리콘 막으로 이루어지고, 제2 절연성 캡핑층(154)은 질화막, 탄화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제2 절연성 캡핑층(154)은 금속을 포함하는 절연막, 또는 금속을 포함하지 않는 질화막을 포함할 수 있다. 일부 실시예들에서, 제2 절연성 캡핑층(154)은 실리콘 질화물(SiN), 질소-도핑된 실리콘 탄화물(SiC:N), SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 제2 절연성 캡핑층(154)은 SiC, SiN, SiC:N, 또는 SiOC로 이루어지는 단일막일 수 있다. 다른 예에서, 제2 절연성 캡핑층(154)은 AlN, AlON, AlO, 또는 AlOC로 이루어지는 제1 층과, SiC, SiN, SiC:N, 또는 SiOC로 이루어지는 제2층이 차례로 적층된 구조를 가질 수 있다.
제1 금속 실리사이드 캡핑층(140) 위에는 절연성 캡핑층(150)을 관통하여 제1 금속 실리사이드 캡핑층(140)에 접하는 상부 배선층(160)이 형성될 수 있다. 상부 배선층(160)의 저면 및 측벽을 감싸는 상부 도전성 배리어막(162)이 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142) 위에 형성될 수 있다. 상부 배선층(160) 및 상부 도전성 배리어막(162)은 제1 금속 실리사이드 캡핑층(140)에 접하도록 제2 절연막(156) 및 절연성 캡핑층(150)을 관통하여 연장될 수 있다. 제2 절연막(156)의 구성 물질은 하부 절연막(114)에 대하여 설명한 바와 대체로 유사하다. 상부 배선층(160) 및 상부 도전성 배리어막(162)은 제1 금속 실리사이드 캡핑층(140)을 통해 하부 배선층(130)에 전기적으로 연결 가능하게 될 수 있다.
일부 실시예들에서, 상부 배선층(160)은 하부 배선층(130)을 구성하는 제1 금속과는 다른 금속을 포함할 수 있다. 다른 일부 실시예들에서, 상부 배선층(160)은 하부 배선층(130)을 구성하는 제1 금속과 동일한 금속을 포함할 수 있다. 상부 배선층(160)은 W, Co, Cu, Ru, Mn, Ti, 및 Ta 중에서 선택될 수 있다. 예를 들면, 하부 배선층(130)은 Co로 이루어지고, 상부 배선층(160)은 W으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 도전성 배리어막(162)은 상부 배선층(160)을 구성하는 금속과는 다른 금속을 포함할 수 있다. 예를 들면, 상부 도전성 배리어막(162)은 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)은 각각 제1 절연막(124)의 상면 레벨보다 높은 레벨의 상면과, 제1 절연막(124)의 상면 레벨보다 낮은 레벨의 저면을 가질 수 있다. 제1 금속 실리사이드 캡핑층(140)의 상면은 제1 절연막(124)의 상면 레벨보다 높은 레벨에서 상부 도전성 배리어막(162)에 접하고, 제1 금속 실리사이드 캡핑층(140)의 저면은 제1 절연막(124)의 상면 레벨보다 낮은 레벨에서 하부 배선층(130)에 접할 수 있다.
절연성 캡핑층(150)을 구성하는 제1 절연성 캡핑층(152) 및 제2 절연성 캡핑층(154)은 각각 하부 배선층(130)의 상부 및 그 주위의 제1 절연막(124)의 상부에서 대략 평탄한 상면을 가질 수 있다. 제1 절연성 캡핑층(152) 중 제1 금속 실리사이드 캡핑층(140)을 덮는 부분의 두께(D1)는 제1 절연막(124)을 덮는 부분의 두께(D2)보다 더 작을 수 있다. 제2 절연성 캡핑층(154)은 제1 금속 실리사이드 캡핑층(140)을 덮는 부분의 두께와 제1 절연막(124)을 덮는 부분의 두께가 대략 동일할 수 있다.
제2 금속 실리사이드 캡핑층(142)은 제1 금속 실리사이드 캡핑층(140)의 주위를 완전히 포위하는 평면 형상을 가질 수 있다. 상부 배선층(160)은 하부 배선층(130) 위에서 제1 금속 실리사이드 캡핑층(140)의 일부를 덮도록 배치될 수 있다. 제1 금속 실리사이드 캡핑층(140)은 하부 배선층(130)과 상부 배선층(160)과의 사이에 개재되는 부분과, 상부 배선층(160)과 절연성 캡핑층(150)과의 사이에 개재되는 부분을 포함할 수 있다. 제1 금속 실리사이드 캡핑층(140)은 제2 금속 실리사이드 캡핑층(142)을 사이에 두고 제1 절연막(124)과 이격될 수 있다.
도 2 및 도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자들의 주요 구성들을 도시한 단면도들이다. 도 2 및 도 3에서는 각각 도 1a의 B - B' 선 단면에 대응하는 부분의 단면 구성을 예시하였다.
도 2 및 도 3을 참조하면, 집적회로 소자(200A, 200B)는 도 1에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 다중층 구조의 절연성 캡핑층(150) 대신 단일층으로 이루어지는 절연성 캡핑층(250A, 250B)을 포함한다.
도 2에 예시한 절연성 캡핑층(250A)은 하부 배선층(130)의 상부 및 그 주위의 제1 절연막(124)의 상부에서 대략 평탄한 상면을 가진다. 이에 따라, 절연성 캡핑층(250A) 중 제1 금속 실리사이드 캡핑층(140)을 덮는 부분의 상면과 제1 절연막(124)을 덮는 부분의 상면이 대략 동일 레벨 상에 위치되고 대략 동일 평면 상에 위치될 수 있다. 절연성 캡핑층(250A) 중 제1 금속 실리사이드 캡핑층(140)을 덮는 부분의 두께(D11)는 제1 절연막(124)을 덮는 부분의 두께(D12)보다 더 작을 수 있다. 절연성 캡핑층(250A)은 제1 금속 실리사이드 캡핑층(140)의 상면, 제2 금속 실리사이드 캡핑층(142)의 상면, 및 제1 절연막(124)의 상면에 각각 접할 수 있다. 일부 실시예들에서, 절연성 캡핑층(250A)은 실리콘 막으로 이루어질 수 있다. 절연성 캡핑층(250A)에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 제2 절연성 캡핑층(154)에 대하여 설명한 바와 대체로 동일하다.
도 3에 예시한 절연성 캡핑층(250B)은 단차를 가지는 상면을 가질 수 있다. 도 3에 예시한 바와 같이, 절연성 캡핑층(250B) 중 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)을 덮는 부분의 상면의 레벨은 제1 절연막(124)을 덮는 부분의 상면의 레벨보다 더 높을 수 있다. 절연성 캡핑층(250B) 중 제1 금속 실리사이드 캡핑층(140)을 덮는 부분의 두께(D21)와 제1 절연막(124)을 덮는 부분의 두께(D22)는 대략 동일할 수 있다. 절연성 캡핑층(250B)은 제1 금속 실리사이드 캡핑층(140)의 상면, 제2 금속 실리사이드 캡핑층(142)의 상면, 및 제1 절연막(124)의 상면에 각각 접할 수 있다. 일부 실시예들에서, 절연성 캡핑층(250B)은 SiN, SiC:N, SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 절연성 캡핑층(250B)은 SiC, SiN, SiC:N, 또는 SiOC로 이루어지는 단일막일 수 있다. 다른 예에서, 절연성 캡핑층(250B)은 AlN, AlON, AlO, 또는 AlOC로 이루어지는 제1 층과, SiC, SiN, SiC:N, 또는 SiOC로 이루어지는 제2 층이 차례로 적층된 구조를 가질 수 있다. 절연성 캡핑층(250B)에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 제2 절연성 캡핑층(154)에 대하여 설명한 바와 대체로 동일하다.
도 2 및 도 3에 예시한 집적회로 소자(200A, 200B)에서, 제1 금속 실리사이드 캡핑층(140), 제2 금속 실리사이드 캡핑층(142), 상부 배선층(160), 및 상부 도전성 배리어막(162)은 도 1a에 예시한 바와 동일 또는 유사한 평면 구조를 가질 수 있으나, 이에 한정되는 것은 아니며 이로부터 다양한 변형 및 변경이 가능하다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성들을 도시한 단면도이다.
도 4를 참조하면, 집적회로 소자(300)는 도 3에 예시한 집적회로 소자(200B)와 대체로 동일한 구성을 가진다. 단, 단일층 구조의 제1 금속 실리사이드 캡핑층(140) 대신, 다중층 구조의 제1 금속 실리사이드 캡핑층(340)을 포함한다.
제1 금속 실리사이드 캡핑층(340)은 하부 배선층(130)에 포함된 제1 금속과 동일한 금속을 포함하는 제1 하부 금속 실리사이드 캡핑층(340A)과, 상기 제1 금속과는 다른 금속을 포함하는 제1 상부 금속 실리사이드 캡핑층(340B)을 포함할 수 있다. 일부 실시예들에서, 하부 배선층(130)은 Co로 이루어지고, 제1 하부 금속 실리사이드 캡핑층(340A)은 Co 실리사이드로 이루어지고, 제1 상부 금속 실리사이드 캡핑층(340B)은 Ti 실리사이드 또는 Ta 실리사이드로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성들을 도시한 단면도이다.
도 5를 참조하면, 집적회로 소자(400)는 도 3에 예시한 집적회로 소자(200B)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)에서 하부 배선층(130) 및 하부 도전성 배리어막(132)은 금속 캡핑층(440)으로 덮여 있다. 금속 캡핑층(440)은 하부 배선층(130)을 구성하는 제1 금속과도 다르고, 하부 도전성 배리어막(132)을 구성하는 제2 금속과도 다른 금속으로 이루어질 수 있다. 예를 들면, 하부 배선층(130)이 Co로 이루어지고, 하부 도전성 배리어막(132)이 Ti 또는 Ta를 포함하는 경우, 금속 캡핑층(440)은 W으로 이루어질 수 있다.
절연성 캡핑층(450)이 금속 캡핑층(440)의 상면 및 제1 절연막(124)의 상면을 덮도록 연장될 수 있다. 절연성 캡핑층(450)은 금속 캡핑층(440)의 상면 및 제1 절연막(124)의 상면에 직접 접할 수 있다. 일부 실시예들에서, 절연성 캡핑층(450)은 SiN, SiC:N, SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 절연성 캡핑층(450)에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 제2 절연성 캡핑층(154)에 대하여 설명한 바와 대체로 동일하다.
금속 캡핑층(440) 위에는 상부 배선층(160)과, 상부 배선층(160)의 저면 및 측벽을 감싸는 상부 도전성 배리어막(162)이 형성될 수 있다. 상부 배선층(160) 및 도전성 배리어막(162)은 제2 절연막(156) 및 절연성 캡핑층(450)을 관통하여 금속 캡핑층(440)에 접하도록 연장되며, 금속 캡핑층(440)을 통해 하부 배선층(130)에 연결될 수 있다.
도 1a 내지 도 5를 참조하여 설명한 집적회로 소자(100, 200A, 200B, 300, 400)는 하부 배선층(130)과 상부 배선층(160)과의 사이에 개재된 금속 함유 도전성 캡핑층을 포함하며, 상기 금속 함유 도전성 캡핑층은 도 1a 내지 도 5에 예시한 제1 금속 실리사이드 캡핑층(140), 제2 금속 실리사이드 캡핑층(142), 다중층 구조의 제1 금속 실리사이드 캡핑층(340), 금속 캡핑층(440), 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 함유 도전성 캡핑층은 상부 배선층(160)을 형성하기 위한 콘택홀을 형성할 때 상기 콘택홀을 통해 하부 배선층(130)이 노출되거나 손상되지 않도록 보호하는 역할을 할 수 있다. 따라서, 하부 배선층(130)의 물리적 열화를 억제함으로써 하부 배선층(130)에서의 저항 증가, 누설 전류 등을 억제하여, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 6a 내지 도 6g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법들을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6g를 참조하여 도 1a 내지 도 1c에 예시한 집적회로 소자(100)의 제조 방법을 설명한다.
도 6a를 참조하면, 기판(110) 상에 하부 절연막(114)을 형성하고, 하부 절연막(114)의 일부를 식각하여 기판(110)의 도전 영역(도시 생략)을 노출시키는 개구(114H)를 형성한 후, 상기 개구(114H) 내에 도전 물질을 채워 하부 도전막(120)을 형성한다.
하부 절연막(114) 및 하부 도전막(120) 위에 제1 절연막(124)을 형성하고, 제1 절연막(124)을 관통하여 하부 도전막(120)을 노출시키는 제1 홀(H1)을 형성한 후, 제1 홀(H1)의 내부 및 제1 절연막(124)의 상면에 하부 도전성 배리어막(132)을 형성하고, 하부 도전성 배리어막(132) 위에서 제1 홀(H1)을 채우는 하부 배선층(130)을 형성한다. 그 후, 얻어진 결과물을 CMP (chemical mechanical polishing) 공정 및/또는 에치백 공정을 이용하여 평탄화하여 제1 절연막(124)의 상면이 노출되도록 한다. 일부 실시예들에서, 제1 홀(H1)은 아일랜드 형, 라인 형 등 다양한 평면 형상을 가지도록 형성될 수 있다.
도 6b를 참조하면, 하부 배선층(130), 하부 도전성 배리어막(132), 및 제1 절연막(124)을 덮는 제1 절연성 캡핑층(152)을 형성한다. 일부 실시예들에서, 제1 절연성 캡핑층(152)은 실리콘 막으로 이루어질 수 있다. 제1 절연성 캡핑층(152)을 형성하기 위하여 CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 공정을 이용할 수 있다.
도 6c를 참조하면, 제1 절연성 캡핑층(152)이 형성된 도 6b의 결과물을 열처리하여 하부 배선층(130)을 구성하는 금속들과 제1 절연성 캡핑층(152)을 구성하는 실리콘 원자들과의 반응, 및 하부 도전성 배리어막(132)을 구성하는 금속들과 제1 절연성 캡핑층(152)을 구성하는 실리콘 원자들과의 반응을 유도하여 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)을 형성한다. 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)이 형성된 후, 제1 절연성 캡핑층(152) 중 미반응 부분이 제1 금속 실리사이드 캡핑층(140), 제2 금속 실리사이드 캡핑층(142), 및 제1 절연막(124) 각각의 상부에 남아 있을 수 있다.
상기 열처리는 약 300 ∼ 400 ℃의 온도 및 약 1 ∼ 20 토르(torr)의 압력 하에서 약 1 초 ∼ 약 1 분 동안 수행될 수 있으나, 상기 열처리 조건은 예시에 불과한 것으로, 본 발명의 기술적 사상이 상기 예시한 조건들에 한정되는 것은 아니다. 일부 실시예들에서, 상기 열처리 후, 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142) 중 적어도 하나가 안전한 상(phase)을 이루지 않을 수도 있으나, 후속 공정을 거치면서 받게 되는 열부담(thermal budget)에 의해 안정한 상으로 될 수 있다.
하부 배선층(130)이 제1 금속을 포함하는 경우, 제1 금속 실리사이드 캡핑층(140)은 MxSiy (여기서, M은 제1 금속, x는 1 내지 6의 정수, y는 1 내지 10의 정수)로 표시되는 물질로 이루어질 수 있다. 예를 들면, 하부 배선층(130)은 Co로 이루어지고, 제1 금속 실리사이드 캡핑층(140)은 CoSi, CoSi2, Co2Si, Co3Si 등으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
하부 도전성 배리어막(132)이 Ti/TiN의 이중층으로 이루어진 경우, 제2 금속 실리사이드 캡핑층(142)은 TiSi2로 이루어지는 부분과, TiSiN으로 이루어지는 부분을 포함할 수 있다.
도 6d를 참조하면, 제1 절연성 캡핑층(152) 위에 제2 절연성 캡핑층(154)을 형성한다. 제2 절연성 캡핑층(154)은 제1 절연성 캡핑층(152) 위에서 일정한 두께를 가지도록 형성될 수 있다. 제2 절연성 캡핑층(154)은 SiN, SiC:N, SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 제2 절연성 캡핑층(154)은 단일 물질로 이루어지는 단일층, 또는 적어도 2 개의 물질층이 순차적으로 적층된 다중층 구조를 가지도록 형성될 수 있다. 제2 절연성 캡핑층(154)을 형성하기 위하여 CVD 공정, ALD 공정, 스퍼터링 공정, 또는 이들의 조합을 이용할 수 있다.
도 6e를 참조하면, 제2 절연성 캡핑층(154)을 덮는 제2 절연막(156)을 형성한다.
도 6f를 참조하면, 절연성 캡핑층(150)을 식각 저지막으로 이용하여 제2 절연막(156)을 식각하여, 제1 금속 실리사이드 캡핑층(140)을 노출시키는 제2 홀(H2)을 형성한다.
일부 실시예들에서, 제2 홀(H2)을 형성하기 위하여 제2 절연막(156) 및 절연성 캡핑층(150)을 플라즈마 식각 또는 RIE (reactive ion etching) 공정을 이용하여 건식 식각한 후, 순수를 이용한 세정 공정을 거칠 수 있다.
제2 홀(H2)을 형성하기 위하여 절연성 캡핑층(150)을 식각한 후, 제2 홀(H2)을 통해 제1 금속 실리사이드 캡핑층(140)이 노출될 수 있고, 이에 따라 제1 금속 실리사이드 캡핑층(140)이 제2 절연막(156) 및 절연성 캡핑층(150)의 식각 및 세정 공정 후 결과물상에 잔류할 수 있는 잔류물, 예를 들면 HF 등과 같은 산성 물질에 노출될 수 있다. 그러나, 제1 금속 실리사이드 캡핑층(140)은 상기 잔류물에 대한 식각 내성이 비교적 크다. 따라서, 상기 잔류물에 의해 제1 금속 실리사이드 캡핑층(140)이 원하지 않게 식각 또는 소모되는 것을 방지할 수 있다. 또한, 제2 홀(H2)을 형성하는 동안 하부 배선층(130)이 제1 금속 실리사이드 캡핑층(140)에 의해 보호될 수 있고, 하부 배선층(130)이 제2 절연막(156) 및 절연성 캡핑층(150)의 식각 및 세정 공정 분위기에 노출될 염려가 없다. 따라서, 하부 배선층(130)이 상기 잔류물에 의해 원하지 않게 식각 또는 소모되는 것을 방지할 수 있다. 그 결과, 제2 홀(H2)이 형성되는 동안 상기 잔류물에 의한 하부 배선층(130)의 물리적 열화를 억제할 수 있으며, 이에 따라 하부 배선층(130)에서의 저항 증가, 누설 전류 등을 억제하여, 하부 배선층(130)을 포함하는 배선 구조물의 신뢰성을 향상시킬 수 있다.
도 6g를 참조하면, 제2 홀(H2) 내에 상부 도전성 배리어막(162)을 형성하고, 상부 도전성 배리어막(162) 위에 상부 배선층(160)을 형성한다.
6a 내지 도 6g를 참조하여 도 1a 내지 도 1c에 예시한 집적회로 소자(100)의 제조 방법에 대하여 설명하였으나, 도 6a 내지 도 6g를 참조하여 설명한 방법, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 또는 변경된 방법들을 이용하여 도 2 내지 도 5에 예시한 집적회로 소자(200A, 200B, 300, 400)를 제조할 수 있음을 당 업자들은 잘 알 수 있다.
도 2에 예시한 집적회로 소자(200A)를 제조하기 위한 예시적인 방법에서, 도 6a 내지 도 6c를 참조하여 설명한 바와 같은 방법으로 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)을 형성할 수 있다. 그 결과, 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142) 위에는 도 6c에 예시한 제1 절연성 캡핑층(250A) 중 미반응 부분이 남을 수 있다. 제1 절연성 캡핑층(250A) 중 미반응 부분은 도 2에 예시한 절연성 캡핑층(250A)을 구성할 수 있다. 그 후, 도 6d를 참조하여 설명한 제2 절연성 캡핑층(154)의 형성 공정을 생략하고, 절연성 캡핑층(250A)의 바로 위에 제2 절연막(156)을 형성할 수 있다. 그 후, 도 6f 및 도 6g를 참조하여 설명한 공정들을 수행할 수 있다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 다른 예시적인 제조 방법들을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7c를 참조하여 도 3에 예시한 집적회로 소자(200B)의 예시적인 제조 방법을 설명한다.
도 7a를 참조하면, 도 6a 내지 도 6c를 참조하여 설명한 바와 같은 방법으로 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)을 형성한 후, 제2 금속 실리사이드 캡핑층(142) 위에 남아 있는 미반응된 제1 절연성 캡핑층(152)을 제거하여 제1 금속 실리사이드 캡핑층(140), 제2 금속 실리사이드 캡핑층(142), 및 제1 절연막(124) 각각의 상면을 노출시킨다.
도 7b를 참조하면, 제1 금속 실리사이드 캡핑층(140), 제2 금속 실리사이드 캡핑층(142), 및 제1 절연막(124)을 덮는 절연성 캡핑층(250B)을 형성한다. 절연성 캡핑층(250B)은 제1 금속 실리사이드 캡핑층(140), 제2 금속 실리사이드 캡핑층(142), 및 제1 절연막(124) 각각의 노출 표면을 컨포멀(conformal)하게 덮도록 형성될 수 있다. 절연성 캡핑층(250B)을 형성하기 위하여 CVD 공정, ALD 공정, 스퍼터링 공정, 또는 이들의 조합을 이용할 수 있다.
도 7c를 참조하면, 절연성 캡핑층(250B)의 바로 위에 제2 절연막(156)을 형성한 후, 도 6f 및 도 6g를 참조하여 설명한 공정들을 수행할 수 있다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 다른 예시적인 제조 방법들을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8c를 참조하여 도 3에 예시한 집적회로 소자(200B)의 다른 예시적인 제조 방법을 설명한다.
도 8a를 참조하면, 도 6a를 참조하여 설명한 바와 같은 방법으로 기판(110) 상에 하부 절연막(114) 및 하부 도전막(120)을 형성하고, 그 위에 평탄화된 제1 절연막(124), 하부 도전성 배리어막(132), 및 하부 배선층(130)을 형성한다.
그 후, 얻어진 결과물을 환원 가스 분위기(236)하에서 어닐링한다. 일부 실시예들에서, 환원 가스 분위기(236)는 H2 가스 분위기일 수 있다. 다른 일부 실시예들에서, 환원 가스 분위기(236)는 H2 가스와, Ar, He, Ne, N2 등의 불활성 가스와의 혼합 가스 분위기일 수 있다. 필요에 따라, 상기 결과물을 환원 가스 분위기(236)하에서 어닐링하는 동안 RF 파워를 인가하여 플라즈마 분위기를 조성할 수 있다.
하부 배선층(130)이 Co로 이루어지는 경우, 하부 배선층(130)이 형성된 결과물을 환원 가스 분위기(236)하에서 어닐링함으로써 하부 배선층(130)의 노출 표면에 원하지 않게 잔류하는 코발트 산화물을 환원에 의해 제거하고 하부 배선층(130)의 표면 손상을 치유할 수 있다. 환원 가스 분위기(236)하에서 어닐링은 약 300 ∼ 400 ℃의 온도 및 약 1 ∼ 20 토르의 압력 하에서 약 1 초 ∼ 약 1 분 동안 수행될 수 있다. 예를 들면, 환원 가스 분위기(236)하에서의 어닐링은 약 360 ℃의 온도 및 약 2.4 토르의 압력 하에서 약 30 초 동안 수행될 수 있다. 그러나, 이들 조건은 예시에 불과한 것으로, 본 발명의 기술적 사상이 상기 예시한 조건들에 한정되는 것은 아니다.
도 8b를 참조하면, 하부 배선층(130) 및 하부 도전성 배리어막(132) 위에 선택적으로 희생 실리콘 막(244)을 형성한다. 희생 실리콘 막(244)은 제1 절연막(124)의 노출 표면 위에는 형성되지 않고, 하부 배선층(130) 및 하부 도전성 배리어막(132) 각각의 노출 표면 위에만 선택적으로 형성될 수 있다. 일부 실시예들에 있어서, 희생 실리콘 막(244)의 형성을 위하여 하부 배선층(130) 및 하부 도전성 배리어막(132)의 상면을 실리콘 함유 가스에 노출시키는 소킹(soaking) 공정을 수행할 수 있다. 상기 실리콘 함유 가스는 SiH4, Si2H6, 및 이들의 유도체들 중에서 선택될 수 있다. 상기 소킹 공정은 약 200 ∼ 500 ℃의 온도 및 약 1 ∼ 20 토르의 압력 하에서 수행될 수 있으나, 이에 한정되는 것은 아니다. 상기 소킹 공정은 도 8a를 참조하여 설명한 환원 가스 분위기(236)하에서의 어닐링 공정의 후속으로 인시튜(in-situ)로 수행될 수 있다.
도 8c를 참조하면, 희생 실리콘 막(244)(도 8b 참조)의 노출 표면 및 제1 절연막(124)의 노출 표면을 덮는 절연성 캡핑층(250B)을 형성한 후, 얻어진 결과물을 열처리한다.
일부 실시예들에서, 절연성 캡핑층(250B)의 형성 공정은 도 8b를 참조하여 설명한 소킹 공정의 후속으로 인시튜(in-situ)로 수행될 수 있다.
절연성 캡핑층(250B)은 희생 실리콘 막(244)의 노출 표면 및 제1 절연막(124)의 노출 표면을 컨포멀하게 덮도록 형성될 수 있다. 절연성 캡핑층(250B)을 형성하기 위하여 CVD 공정 또는 ALD 공정을 이용할 수 있다. 절연성 캡핑층(250B)을 형성하기 위한 퇴적 공정은 도 8b를 참조하여 설명한 소킹 공정시의 온도보다 더 높은 온도하에서 수행될 수 있다. 예를 들면, 절연성 캡핑층(250B)을 형성하기 위한 퇴적 공정은 약 400 ∼ 800 ℃의 온도하에서 수행될 수 있다. 절연성 캡핑층(250B)이 형성되는 동안 비교적 높은 공정 온도에 의해 희생 실리콘 막(244)의 실리콘 원자들과 하부 배선층(130) 및 하부 도전성 배리어막(132)을 구성하는 원자들과의 반응이 유도될 수 있으며, 그 결과 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)이 형성될 수 있다. 다른 일부 실시예들에서, 절연성 캡핑층(250B)을 형성한 후, 실리사이드화 반응을 유도하기 위한 별도의 열처리 공정을 수행하여 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)을 형성할 수도 있다. 절연성 캡핑층(250B)은 SiN, SiC:N, SiOC, 및 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다.
그 후, 절연성 캡핑층(250B)의 바로 위에 도 6e를 참조하여 설명한 방법에 따라 제2 절연막(156)을 형성하고, 도 6f 및 도 6g를 참조하여 설명한 공정들을 수행할 수 있다.
도 9a 내지 도 9d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 다른 예시적인 제조 방법들을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9d를 참조하여 도 4에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다.
도 9a를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 바와 같은 방법으로 기판(110) 상에 하부 도전성 배리어막(132) 및 하부 배선층(130)이 형성된 결과물을 환원 가스 분위기(236)하에서 어닐링한 후, 하부 배선층(130) 및 하부 도전성 배리어막(132) 위에 선택적으로 희생 실리콘 막(244)을 형성한다.
도 9b를 참조하면, 희생 실리콘 막(244)(도 9a 참조)의 노출 표면 및 제1 절연막(124)의 노출 표면을 덮는 금속 함유 희생막(336)을 형성한다.
금속 함유 희생막(336)은 하부 배선층(130)에 포함된 제1 금속과는 다른 금속을 포함할 수 있다. 일부 실시예들에서, 하부 배선층(130)은 Co로 이루어지고, 금속 함유 희생막(336)은 Ti, TiN, Ta, 또는 TaN으로 이루어질 수 있다. 금속 함유 희생막(336)을 형성하기 위하여 CVD 공정 또는 ALD 공정을 이용할 수 있다. 금속 함유 희생막(336)을 형성하기 위한 퇴적 공정은 도 9a에 예시한 희생 실리콘 막(244)을 형성하기 위한 소킹 공정시의 온도보다 더 높은 온도하에서 수행될 수 있다. 예를 들면, 금속 함유 희생막(336)을 형성하기 위한 퇴적 공정은 약 400 ∼ 800 ℃의 온도하에서 수행될 수 있다. 금속 함유 희생막(336)이 형성되는 동안 비교적 높은 공정 온도에 의해, 희생 실리콘 막(244)의 실리콘 원자들과 그 하부의 하부 배선층(130) 및 하부 도전성 배리어막(132)을 구성하는 금속 원자들과의 반응과, 희생 실리콘 막(244)의 실리콘 원자들과 그 상부의 금속 함유 희생막(336)을 구성하는 금속 원자들과의 반응이 유도되어, 제1 하부 금속 실리사이드 캡핑층(340A), 제1 상부 금속 실리사이드 캡핑층(340B), 및 제2 금속 실리사이드 캡핑층(142)이 형성될 수 있다. 다른 일부 실시예들에서, 금속 함유 희생막(336)을 형성한 후, 실리사이드화 반응을 유도하기 위한 별도의 열처리 공정을 수행하여 제1 하부 금속 실리사이드 캡핑층(340A), 제1 상부 금속 실리사이드 캡핑층(340B), 및 제2 금속 실리사이드 캡핑층(142)을 형성할 수도 있다.
도 9c를 참조하면, 도 9b의 결과물로부터 미반응된 금속 함유 희생막(336)을 제거하여 제1 상부 금속 실리사이드 캡핑층(340B), 제2 금속 실리사이드 캡핑층(142), 및 제1 절연막(124)을 노출시킨다. 일부 실시예들에서, 금속 함유 희생막(336)을 제거하기 위하여 과수를 이용한 습식 식각 공정을 수행할 수 있다.
도 9d를 참조하면, 도 8c를 참조하여 설명한 바와 유사한 방법으로 제1 상부 금속 실리사이드 캡핑층(340B), 제2 금속 실리사이드 캡핑층(142), 및 제1 절연막(124) 각각의 노출 표면을 덮는 절연성 캡핑층(250B)을 형성한다. 절연성 캡핑층(250B)은 제1 상부 금속 실리사이드 캡핑층(340B), 제2 금속 실리사이드 캡핑층(142), 및 제1 절연막(124) 각각의 노출 표면을 컨포멀하게 덮도록 형성될 수 있다.
그 후, 절연성 캡핑층(250B)의 바로 위에 도 6e를 참조하여 설명한 방법에 따라 제2 절연막(156)을 형성하고, 도 6f 및 도 6g를 참조하여 설명한 공정들을 수행할 수 있다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법들을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 및 도 10b를 참조하여 도 5에 예시한 집적회로 소자(400)의 예시적인 제조 방법을 설명한다.
도 10a를 참조하면, 도 8a를 참조하여 설명한 바와 같은 방법으로 기판(110) 상에 하부 도전성 배리어막(132) 및 하부 배선층(130)이 형성된 결과물을 환원 가스 분위기(236)하에서 어닐링한 후, 하부 배선층(130) 및 하부 도전성 배리어막(132) 위에 선택적으로 금속막(440)을 형성한다.
금속막(440)은 하부 배선층(130) 및 하부 도전성 배리어막(132)에는 포함되어 있지 않은 금속을 포함할 수 있다. 일부 실시예들에서, 금속막(440)은 내화 금속(refractory metal)으로 이루어질 수 있다. 예를 들면, 하부 배선층(130)은 Co로 이루어지고, 금속막(440)은 W으로 이루어질 수 있다. 금속막(440)을 형성하기 위하여 선택적 CVD 공정을 이용할 수 있다. 금속막(440)의 형성 공정은 도 8a를 참조하여 설명한 바와 같은 환원 가스 분위기(236)하에서의 어닐링 공정의 후속으로 인시튜로 수행될 수 있다.
도 10b를 참조하면, 금속막(440) 및 제1 절연막(124) 각각의 노출 표면을 덮는 절연성 캡핑층(450)을 형성한다. 절연성 캡핑층(450)의 형성 방법에 대한 보다 상세한 설명은 도 7b를 참조하여 절연성 캡핑층(250B)의 형성 방법에 대하여 설명한 바를 참조한다. 절연성 캡핑층(450)은 금속막(440) 및 제1 절연막(124) 각각의 노출 표면을 컨포멀하게 덮도록 형성될 수 있다.
그 후, 절연성 캡핑층(450)의 바로 위에 도 6e를 참조하여 설명한 방법에 따라 제2 절연막(156)을 형성하고, 도 6f 및 도 6g를 참조하여 설명한 공정들을 수행할 수 있다.
이상, 도 1a 내지 도 5에 예시한 집적회로 소자(100, 200A, 200B, 300, 400)의 제조 방법들을 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 11, 도 12a, 및 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 11은 집적회로 소자(500)의 개략적인 레이아웃 다이어그램이고, 도 12a는 도 11의 X1 - X1' 선 및 X2 - X2' 선 단면도이고, 도 12b는 도 11의 Y - Y' 선 단면도이다. 도 11, 도 12a 및 도 12b에 예시한 집적회로 소자(500)는 FinFET (fin field effect transistor) 소자를 포함하는 논리 셀을 구성할 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 수평 방향 (X 방향 및 Y 방향)으로 연장되는 주면(110M)을 가지는 기판(110)은 소자 활성 영역(AC)을 포함한다. 기판(110)의 소자 활성 영역(AC)에서 기판(110)으로부터 복수의 핀형 (fin-type) 활성 영역(FA)이 돌출되어 있다. 복수의 핀형 활성 영역(FA)은 일 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다. 소자 활성 영역(AC) 상에서 복수의 핀형 활성 영역(FA) 각각의 사이에 분리 절연막(512)이 형성되어 있다. 복수의 핀형 활성 영역(FA)은 분리 절연막(512) 위로 핀(fin) 형상으로 돌출되어 있다.
기판(110) 상에는 게이트 절연막(518) 및 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)과 교차하는 방향 (Y 방향)으로 연장될 수 있다. 게이트 절연막(518) 및 복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 분리 절연막(512)의 상면을 덮으면서 연장될 수 있다.
소자 활성 영역(AC) 상에서 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다.
게이트 절연막(518)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 게이트 절연막(518)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 상기 고유전막은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 핀형 활성 영역(FA)과 게이트 절연막(518)과의 사이에 인터페이스층(도시 생략)이 개재될 수 있다. 상기 인터페이스층은 산화막, 질화막, 또는 산화질화막과 같은 절연 물질로 형성될 수 있다.
복수의 게이트 라인(GL)은 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 복수의 게이트 라인(GL)은 상기 일함수 금속 함유층을 덮는 갭필 금속막을 더 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예들에서, 복수의 게이트 라인(GL)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
복수의 게이트 라인(GL) 각각의 양 측벽은 절연 스페이서(562)로 덮여 있다. 절연 스페이서(562)는 게이트 라인(GL)의 길이 방향 (Y 방향)을 따라 게이트 라인(GL)과 평행하게 연장될 수 있다. 절연 스페이서(562)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 게이트 라인(GL)은 각각 게이트 절연 캡핑층(580)으로 덮여 있고, 복수의 게이트 라인(GL) 각각의 사이에는 게이트간 절연막(564)이 개재될 수 있다. 게이트 절연 캡핑층(580)은 각각 게이트 라인(GL) 및 절연 스페이서(562)와 수직으로 오버랩되고, 게이트 라인(GL)과 평행하게 연장될 수 있다. 게이트 절연 캡핑층(580)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트간 절연막(564)은 실리콘 산화막으로 이루어질 수 있다. 게이트 절연 캡핑층(580) 및 게이트간 절연막(564)은 절연성 캡핑층(150)으로 덮여 있다. 절연성 캡핑층(150)은 제1 절연성 캡핑층(152) 및 제2 절연성 캡핑층(154)이 차례로 적층된 다중층 구조를 가질 수 있다. 절연성 캡핑층(150)에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 설명한 바를 참조한다.
복수의 핀형 활성 영역(FA) 상에서 복수의 게이트 라인(GL) 각각의 양측에는 복수의 소스/드레인 영역(572)이 형성될 수 있다. 복수의 소스/드레인 영역(572)은 핀형 활성 영역(FA)에 형성된 복수의 리세스 영역(R1)으로부터 에피택셜 성장된 반도체 에피택셜층을 포함할 수 있다. 복수의 소스/드레인 영역(572)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다. 복수의 핀형 활성 영역(FA) 상에 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 복수의 소스/드레인 영역(572)은 에피택셜 성장된 Si 층 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있으며, N 형 불순물을 포함할 수 있다. 복수의 핀형 활성 영역(FA) 상에 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 복수의 소스/드레인 영역(572)은 에피택셜 성장된 SiGe 층으로 이루어질 수 있으며, P 형 불순물을 포함할 수 있다. 복수의 소스/드레인 영역(572) 중 일부 영역은 게이트간 절연막(564)으로 덮일 수 있다.
복수의 핀형 활성 영역(FA) 위에는 소스/드레인 영역(572)에 연결되는 적어도 하나의 제1 도전성 플러그(CP1)와, 게이트 라인(GL)에 연결되는 적어도 하나의 제2 도전성 플러그(CP2)를 포함한다. 제1 도전성 플러그(CP1)는 소스/드레인 콘택을 구성하고, 제2 도전성 플러그(CP2)는 게이트 콘택을 구성할 수 있다.
제1 도전성 플러그(CP1)는 각각 복수의 핀형 활성 영역(FA)을 가로지르는 방향으로 연장되도록 형성될 수 있다. 도 11에는 3 개의 핀형 활성 영역(FA) 위에서 상기 3 개의 핀형 활성 영역(FA)을 Y 방향으로 가로지르도록 형성된 제1 도전성 플러그(CP1)가 예시되어 있다. 소스/드레인 영역(572)과 제1 도전성 플러그(CP1)와의 사이에는 금속 실리사이드층(574)이 개재될 수 있다. 금속 실리사이드층(574)은 Ti 실리사이드 또는 Ta 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제2 도전성 플러그(CP2)는 게이트 절연 캡핑층(580)을 관통하여 게이트 라인(GL)의 상면과 접할 수 있다. 제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2)는 각각 도 1a 내지 도 1c를 참조하여 설명한 하부 배선층(130) 및 하부 도전성 배리어막(132)을 포함할 수 있다.
제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2) 각각의 상면은 금속 함유 도전성 캡핑층(550)으로 덮여 있다. 금속 함유 도전성 캡핑층(550)은 도 1a 내지 도 1c를 참조하여 설명한 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)을 포함할 수 있다. 금속 함유 도전성 캡핑층(550), 게이트 절연 캡핑층(580), 및 게이트간 절연막(564) 각각의 상면은 절연성 캡핑층(150)으로 덮여 있다. 절연성 캡핑층(150)은 제1 절연성 캡핑층(152) 및 제2 절연성 캡핑층(154)이 차례로 적층된 다중층 구조를 가질 수 있다. 절연성 캡핑층(150)에 대한 보다 상세한 설명은 도 1a 내지 도 1c를 참조하여 설명한 바를 참조한다.
절연성 캡핑층(150) 위에는 상부 절연막(594)이 형성될 수 있다. 집적회로 소자(500)는 상부 절연막(594) 및 절연성 캡핑층(150)을 관통하여 제1 도전성 플러그(CP1)에 연결되는 적어도 하나의 제1 도전성 비아 콘택(VC1)과, 상부 절연막(594) 및 절연성 캡핑층(150)을 관통하여 제2 도전성 플러그(CP2)에 연결되는 제2 도전성 비아 콘택(VC2)과, 제1 도전성 비아 콘택(VC1) 및 제2 도전성 비아 콘택(VC2)에 연결되며 상부 절연막(594) 상에 형성된 복수의 배선층(598)을 포함할 수 있다. 일부 실시예들에서, 복수의 제1 도전성 비아 콘택(VC1)과 복수의 배선층(598) 중 일부 배선층(598)이 일체로 형성될 수 있다. 또한, 제2 도전성 비아 콘택(VC2)과 복수의 배선층(598) 중 다른 일부 배선층(598)이 일체로 형성될 수 있다. 제1 도전성 비아 콘택(VC1), 제2 도전성 비아 콘택(VC2), 및 복수의 배선층(598)은 각각 도 1a 내지 도 1c를 참조하여 설명한 상부 배선층(160) 및 상부 도전성 배리어막(162)으로 이루어지는 구조를 가질 수 있다.
제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2)을 구성하는 하부 배선층(130)과, 제1 도전성 비아 콘택(VC1) 및 제2 도전성 비아 콘택(VC2)을 구성하는 상부 배선층(160)은 각각 동일한 금속을 포함할 수도 있고 서로 다른 금속을 포함할 수도 있다. 일부 실시예들에서, 하부 배선층(130)은 Co로 이루어지고, 상부 배선층(160)은 Co, Cu, 또는 W으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
상부 절연막(594)은 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 상부 절연막(594)은 TEOS (tetraethyl orthosilicate) 막, 또는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
집적회로 소자(500)에서, 제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2) 각각의 상면은 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)을 포함하는 금속 함유 도전성 캡핑층(550)으로 덮여 있다. 따라서, 제1 도전성 비아 콘택(VC1) 및 제2 도전성 비아 콘택(VC2)을 형성하기 위하여 상부 절연막(594) 및 절연성 캡핑층(150)을 식각하여 홀(H3)을 형성하는 공정 중에 홀(H3)을 통해 제1 금속 실리사이드 캡핑층(140)이 노출되며, 하부 배선층(130)은 제1 금속 실리사이드 캡핑층(140)으로 덮여 있으므로 홀(H3)을 통해 노출될 염려가 없다. 따라서, 홀(H3)을 형성하는 동안 하부 배선층(130)이 제1 금속 실리사이드 캡핑층(140)에 의해 보호되어 하부 배선층(130)의 물리적 열화를 억제할 수 있으며, 이에 따라 하부 배선층(130)에서의 저항 증가, 누설 전류 등을 억제하여, 하부 배선층(130)을 포함하는 집적회로 소자(500)의 신뢰성을 향상시킬 수 있다.
도 11, 도 12a, 및 도 12b를 참조하여 설명한 집적회로 소자(500)에서는 제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2) 각각의 상면이 도 1a 내지 도 1c에 예시한 제1 금속 실리사이드 캡핑층(140) 및 제2 금속 실리사이드 캡핑층(142)을 포함하는 금속 함유 도전성 캡핑층(550)과, 절연성 캡핑층(150)을 포함하는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상이 도 11, 도 12a, 및 도 12b에 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 집적회로 소자(500)의 금속 함유 도전성 캡핑층(550)에서 제1 금속 실리사이드 캡핑층(140) 대신, 도 4에 예시한 바와 같이 다중층 구조를 가지는 제1 금속 실리사이드 캡핑층(340)을 채용할 수 있다. 다른 일부 실시예들에서, 집적회로 소자(500)에서 금속 함유 도전성 캡핑층(550)으로서 도 5에 예시한 금속 캡핑층(440)을 채용할 수 있다. 또 다른 일부 실시예들에서, 집적회로 소자(500)의 절연성 캡핑층(150) 대신, 도 2에 예시한 절연성 캡핑층(250A), 도 3 및 도 4에 예시한 절연성 캡핑층(250B), 또는 도 5에 예시한 절연성 캡핑층(450)을 채용할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
124: 제1 절연막, 130: 하부 배선층, 132: 하부 도전성 배리어막, 140: 제1 금속 실리사이드 캡핑층, 142: 제2 금속 실리사이드 캡핑층, 150: 절연성 캡핑층, 152: 제1 절연성 캡핑층, 154: 제2 절연성 캡핑층, 156: 제2 절연막, 160: 상부 배선층, 162: 상부 도전성 배리어막.

Claims (10)

  1. 기판 상에 형성된 절연막의 적어도 일부를 관통하며 제1 금속을 포함하는 하부 배선층과,
    상기 하부 배선층의 저면 및 측벽을 감싸고 상기 제1 금속과는 다른 제2 금속을 포함하는 하부 도전성 배리어막과,
    상기 하부 배선층의 상면을 덮으며 상기 제1 금속을 포함하는 제1 금속 실리사이드 캡핑층과,
    상기 제1 금속 실리사이드 캡핑층에 접하고 하부 도전성 배리어막을 덮으며 상기 제2 금속을 포함하는 제2 금속 실리사이드 캡핑층을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 금속 실리사이드 캡핑층은
    상기 제1 금속을 포함하는 제1 하부 금속 실리사이드 캡핑층과,
    상기 제1 하부 금속 실리사이드 캡핑층을 사이에 두고 상기 하부 배선층과 이격되어 있고, 상기 제1 금속과는 다른 제3 금속을 포함하는 제1 상부 금속 실리사이드 캡핑층을 포함하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 제3 금속은 상기 제2 금속과 동일한 원소인 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 금속 실리사이드 캡핑층의 상면, 상기 제2 금속 실리사이드 캡핑층의 상면, 및 상기 절연막의 상면을 덮도록 연장되는 절연성 캡핑층을 포함하는 집적회로 소자.
  5. 제4항에 있어서,
    상기 절연성 캡핑층은 실리콘 막으로 이루어지는 단일층인 집적회로 소자.
  6. 기판상에 돌출되어 있는 핀형 활성 영역과,
    상기 핀형 활성 영역에 형성된 복수의 리세스 영역을 채우는 복수의 소스/드레인 영역과,
    상기 핀형 활성 영역 위에서 상기 핀형 활성 영역에 교차하는 방향으로 연장되는 게이트 라인과,
    상기 복수의 소스/드레인 영역 중에서 선택된 어느 하나의 소스/드레인 영역의 상면에 연결된 소스/드레인 콘택과,
    상기 게이트 라인의 상면에 연결된 게이트 콘택을 포함하고,
    상기 소스/드레인 콘택 및 상기 게이트 콘택 중 적어도 하나는
    제1 금속을 포함하는 하부 배선층과,
    상기 하부 배선층의 저면 및 측벽을 감싸고 상기 제1 금속과는 다른 제2 금속을 포함하는 하부 도전성 배리어막과,
    상기 하부 배선층의 상면을 덮으며 상기 제1 금속을 포함하는 제1 금속 실리사이드 캡핑층과,
    상기 제1 금속 실리사이드 캡핑층에 접하고 하부 도전성 배리어막을 덮으며 상기 제2 금속을 포함하는 제2 금속 실리사이드 캡핑층을 포함하는 집적회로 소자.
  7. 제6항에 있어서,
    상기 제1 금속 실리사이드 캡핑층은 상기 하부 배선층 위에 차례로 적층된 제1 하부 금속 실리사이드 캡핑층 및 제1 상부 금속 실리사이드 캡핑층을 포함하고,
    상기 제1 하부 금속 실리사이드 캡핑층 및 제1 상부 금속 실리사이드 캡핑층은 서로 다른 금속을 포함하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 제1 하부 금속 실리사이드 캡핑층은 Co 실리사이드로 이루어지고,
    상기 제1 상부 금속 실리사이드 캡핑층은 Ti 실리사이드로 이루어지는 집적회로 소자.
  9. 제6항에 있어서,
    상기 제1 금속 실리사이드 캡핑층은 Co 실리사이드로 이루어지고,
    상기 제2 금속 실리사이드 캡핑층은 Ti 실리사이드로 이루어지는 집적회로 소자.
  10. 제6항에 있어서,
    상기 제1 금속 실리사이드 캡핑층의 상면, 상기 제2 금속 실리사이드 캡핑층의 상면, 및 상기 게이트 라인을 덮도록 연장되고 실리콘 막을 포함하는 절연성 캡핑층과,
    상기 절연성 캡핑층을 관통하고 상기 제1 금속 실리사이드 캡핑층을 통하여 상기 하부 배선층에 연결되고 상기 제1 금속과는 다른 금속을 포함하는 상부 배선층을 더 포함하는 집적회로 소자.
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