KR19990012242A

KR19990012242A - 반도체장치의 콘택 구조 및 그 형성방법

Info

Publication number: KR19990012242A
Application number: KR1019970035583A
Authority: KR
Inventors: 박용
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-07-28
Filing date: 1997-07-28
Publication date: 1999-02-25

Abstract

반도체 장치의 콘택 구조(contact structure) 및 그 형성 방법을 개시한다. 본 발명은 제1도전층 상에 제1도전층을 노출시키는 콘택홀(contact hole)을 가지는 절연층 패턴을 형성한다. 이후에, 제1도전층에 접촉하고 콘택홀을 채우며, 불순물이 도핑(doping)된 제1실리콘 패턴 및 불순물이 도핑된 제1실리콘 패턴의 표면에 형성되며 제1실리콘 패턴을 감싸는 금속 실리사이드 패턴(metal silicide pattern)으로 형성되는 플러그(plug)를 형성한다. 이후에, 플러그에 접촉하는 제2도전층을 형성한다.

Description

반도체 장치의 콘택 구조 및 그 형성 방법.

본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 특히 콘택 구조(contact structure) 및 그 형성 방법에 관한 것이다.

반도체 장치가 고집적화됨에 따라, 도전층들 간을 연결시키기 위해서 형성되는 콘택 구조가 차지하는 면적의 감소가 요구되고 있다. 따라서, 상기 콘택 구조를 형성하기 위해서 형성되는 콘택홀(contact hole)이 차지하는 면적의 감소도 요구되고 있다. 이러한 요구에 따라, 상기 형성되는 콘택홀의 종횡비(aspect ratio)는 점점 증가하고 있다. 이에 따라, 상기 콘택홀을 도전 물질로 채울 때, 보이드(void) 및 심(seam) 등과 같은 불량이 발생하는 문제점이 대두되고 있다.

도 1은 종래의 콘택 구조 형성 방법의 문제점을 설명하기 위해서 도시한 단면도이다.

종래의 콘택 구조 형성 방법은 먼저, 제1도전층(21, 23), 예컨대, 반도체 기판(10)에 불순물이 도핑(doping)되어 형성된 불순물층(21), 게이트 전극(20) 및 금속 배선층(도시되지 않음) 등을 형성한다. 이후에, 상기 제1도전층(21, 23)을 노출시키는 콘택홀(31)을 가지는 절연층 패턴(30)을 상기 제1도전층(21, 23) 상에 형성한다. 다음에, 텅스텐(W)과 같은 도전 물질로 상기 콘택홀(31)을 채워 플러그(plug;40)를 형성한다. 이후에, 상기 플러그(40)에 접촉하는 제2도전층(50)을 형성한다.

이와 같이, 상기 콘택홀(31)을 채우는 텅스텐 플러그(40)가 도입되는 콘택 구조가 제안되고 있다. 그러나, 반도체 장치가 보다 더 고집적화됨에 따라, 상기 콘택홀(31)의 종횡비의 증가가 더 요구되고 있다. 이에 따라, 상기 콘택홀(31)을 채우는 텅스텐 플러그(40) 내에, 참조 부호(61)와 같은 심 및 참조 부호(63)와 같은 보이드 등의 불량이 발생할 수 있다. 또한, 상기 텅스텐 플러그(40)는 상기 절연층 패턴(30)에 주로 이용되는 산화 실리콘(SiO₂)층이나, 반도체 기판(100)의 실리콘(Si)층과의 접착성이 우수하지 못하다. 따라서, 상기 텅스텐 플러그(40)의 계면에서, 상기 텅스텐 플러그(40)가 떨어지는 리프팅(lifting)이 발생할 수 있다. 이에 따라, 상기 텅스텐 플러그(40)를 형성할 때, 그 하부층으로 접착층(glue layer;도시되지 않음)을 형성한다. 이때, 상기 접착층 또한 단차 도포성(step coverage)이 나빠, 상기 콘택홀(31)의 종횡비가 증가함에 따라 불량이 발생할 수 있다.

본 발명이 이루고자 하는 기술적 과제는 플러그를 형성할 때 보이드 및 심과 같은 불량의 발생을 방지하며, 형성되는 플러그의 접착성을 개선할 수 있는 반도체 장치의 콘택 구조를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 플러그를 형성할 때 보이드 및 심과 같은 불량의 발생을 방지하며, 형성되는 플러그의 접착성을 개선할 수 있는 반도체 장치의 콘택 구조 형성 방법을 제공하는 데 있다.

도 1은 종래의 반도체 장치의 콘택 구조 형성 방법의 문제점을 설명하기 위해서 도시한 단면도이다.

도 2는 본 발명에 따른 반도체 장치의 콘택 구조를 설명하기 위해서 도시한 단면도이다.

도 3 내지 도 10은 본 발명에 따른 반도체 장치의 콘택 구조 형성 방법을 설명하기 위해서 도시한 단면도들이다.

상기한 기술적 과제를 달성하기 위하여 본 발명은, 제1도전층과 상기 제1도전층 상에 상기 도전층을 노출시키는 콘택홀을 가지며 형성되는 절연층 패턴과 상기 제1도전층에 접촉하고 상기 콘택홀을 채우며, 불순물이 도핑된 제1실리콘 패턴 및 상기 불순물이 도핑된 제1실리콘 패턴의 표면에 형성되며 상기 제1실리콘 패턴을 감싸는 금속 실리사이드 패턴으로 형성되는 플러그 및 상기 플러그에 접촉하는 제2도전층을 포함한다. 이때, 상기 제1실리콘 패턴은 1E18/㎤ 내지 1E22/㎤의 불순물 농도로 N형 불순물이 도핑된 폴리 실리콘 패턴 또는 아몰포스 실리콘 패턴으로 형성된다. 또한, 상기 금속 실리사이드 패턴은 내화성 금속의 실리사이드로 형성된다. 이때, 상기 내화성 금속은 티타늄, 코발트, 탄탈륨, 몰리브데늄, 텅스텐 및 백금 등과 같은 금속으로 형성된다.

또한, 상기한 다른 기술적 과제를 달성하기 위한 본 발명은, 제1도전층 상에 상기 제1도전층을 노출시키는 콘택홀을 가지는 절연층 패턴을 형성한다. 이후에, 상기 제1도전층에 접촉하고 상기 콘택홀을 채우며, 불순물이 도핑된 제1실리콘 패턴 및 상기 불순물이 도핑된 제1실리콘 패턴의 표면에 형성되며 상기 제1실리콘 패턴을 둘러싸는 금속 실리사이드 패턴을 가지는 플러그를 형성한다. 이때, 상기 플러그를 형성하는 단계는 다음과 같이 수행된다. 먼저, 상기 절연층 패턴 상에 상기 노출되는 제1도전층에 접촉하는 제1금속 실리사이드층을 형성한다. 이때, 상기 제1금속 실리사이드층은, 상기 절연층 패턴 상에 상기 노출되는 제1도전층에 접촉하는 제2실리콘층을 형성하고, 연이어 상기 제2실리콘층에 접촉하는 제1금속층을 형성한 후, 상기 제2실리콘층 및 제1금속층을 열처리하여 실리사이드화하여 형성된다. 이때, 상기 제2실리콘층은 폴리 실리콘층 또는 아몰포스 실리콘층으로 형성된다. 또한, 상기 제1금속층은 내화성 금속층으로 형성되고, 상기 내화성 금속층은 텅스텐, 티타늄, 코발트, 몰리브데늄, 백금 및 탄탈륨 등으로 형성된다. 다음에, 상기 제1금속 실리사이드층 상에 상기 콘택홀을 채우는 불순물이 도핑된 제1실리콘층을 형성한다. 이때, 상기 제1실리콘층은 1E18/㎤ 내지 1E22/㎤의 불순물 농도로 N형 불순물이 도핑된 폴리 실리콘층 또는 아몰포스 실리콘층으로 형성된다. 이후에, 상기 제1실리콘층의 전면을 평탄화하여 상기 콘택홀을 채우는 제1실리콘 패턴 및 제1금속 실리사이드 패턴을 형성한다. 이때, 상기 평탄화는 에치 백 방법 또는 화학적 기계적 연마 방법으로 수행된다. 이후에, 상기 제1실리콘 패턴의 노출되는 표면에 상기 제1금속 실리사이드 패턴과 함께 상기 제1실리콘 패턴을 감싸는 제2금속 실리사이드 패턴을 형성한다. 이때, 상기 제2금속 실리사이드 패턴은 다음과 같은 방법으로 형성된다. 먼저, 상기 제1실리콘 패턴이 형성된 결과물 상에 제2금속층을 형성한다. 이때, 상기 제2금속층은 내화성 금속층으로 형성되고, 상기 내화성 금속층은 텅스텐, 코발트, 티타늄, 몰리브데늄, 백금 및 탄탈륨으로 형성된다. 이후에, 상기 제2금속층을 열처리하여 상기 제1실리콘 패턴과 접촉하는 제2금속층의 일부를 선택적으로 실리사이드화한다. 이후에, 실리사이드화되지 않은 제2금속층의 나머지를 제거하여 상기 제2금속 실리사이드 패턴을 형성한다. 다음에, 상기 플러그에 접촉하는 제2도전층을 형성한다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2는 본 발명에 따른 반도체 장치의 콘택 구조를 나타낸다.

구체적으로, 본 발명에 따른 반도체 장치의 콘택 구조는 제1도전층(210, 230)과 상기 제1도전층(210, 230)을 노출시키는 콘택홀(310)을 가지며 형성되는 절연층 패턴(300)과 상기 제1도전층(210, 230)에 접촉되어 상기 콘택홀(310)을 채우며, 불순물이 도핑된 제1실리콘 패턴(first silicon pattern;550) 및 상기 불순물이 도핑된 제1실리콘 패턴(550)의 표면에 형성되어 상기 제1실리콘 패턴(550)을 감싸는 금속 실리사이드 패턴(metal silicide pattern;470)으로 형성되는 플러그(550, 470), 및 상기 플러그(550, 470)에 접촉하는 제2도전층(700)을 포함한다.

이때, 상기 제1도전층(210, 230)은 불순물이 도핑된 반도체 기판(100), 특히, 드레인 영역(drain region) 및 소오스 영역(source region)과 같이 반도체 기판(100)에 불순물이 도핑되어 형성되는 불순물층(210)을 이용한다. 또한, 반도체 기판(100) 상에 형성된 게이트 전극(230)을 상기 제1도전층(210, 230)으로 이용한다. 도 2에 도시되지 않았지만, 금속 배선층간이 연결되는 비아 콘택 구조(via contact structure)에서의 금속 배선층, 예컨대, 알루미늄(Al)층, 구리(Cu)층 및 텅스텐(W)층 등과 같은 금속층을 상기 제1도전층(210, 230)으로 이용한다.

또한, 상기 금속 실리사이드 패턴(470)은 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W) 및 백금(Pt) 등과 같은 내화성 금속의 실리사이드로 이루어진다. 이와 같은 금속 실리사이드 패턴(470)은 실리콘(Si)과 금속이 반응하여 형성된 것으로, 실리콘과 접착성이 우수하다. 따라서, 상기 플러그(550, 470)의 하부층이 실리콘 산화층이나 실리콘층일 때, 상기 하부층과의 상기 플러그(550, 470)의 접착성은, 종래의 텅스텐 플러그(40)의 경우 보다 우수하다. 또한, 상기 금속 실리사이드 패턴(470)에 의해서, 상기 플러그(550, 470)와 반도체 기판(100) 및 제2도전층(700)은, 전기적으로 오믹 콘택(ohmic contact)을 형성하므로, 그 접촉 저항이 감소된다.

더욱이, 상기 제1실리콘 패턴(550)은 폴리 실리콘층(polysilicon layer) 또는 아몰포스 실리콘층(amorphous silicon layer)으로 형성된다. 이때, 상기 폴리 실리콘층 또는 아몰포스 실리콘층은 대략 1E18/㎤ 내지 1E22/㎤의 불순물 농도로 N형 불순물, 예컨대 인(P) 등이 도핑된 것이다. 이러한 불순물은 상기 폴리 실리콘층이나 아몰포스 실리콘층이 형성될 때 인 시튜(in situ)로 도핑된다. 또는, 상기 폴리 실리콘층 및 아몰포스 실리콘층을 형성한 후, 이온 주입(implantation) 방법을 이용하여 불순물을 주입하는 방법으로 도핑된다.

이와 같은 폴리 실리콘층 또는 아몰포스 실리콘층, 즉, 제1실리콘 패턴(550)은 콘택홀(310) 내에서의 형성 특성(conformable)이 우수하여, 보이드나 심 등과 같은 불량의 발생을 억제하며 높은 종횡비의 콘택홀(310)을 채울 수 있다. 또한, 제1실리콘 패턴(550)은 상기 금속 실리사이드 패턴(470)의 실리콘 성분과 반응하여 높은 결합력을 가질 수 있어, 우수한 접착 특성을 나타낼 수 있다. 따라서, 종래의 텅스텐 플러그(40)에서와 같은 리프팅의 발생을 방지할 수 있다.

도 3 내지 도 10은 본 발명에 따른 반도체 장치의 콘택 구조 형성 방법의 실시예를 설명하기 위하여 도시한 단면도들이다.

도 3은 제1도전층(210, 230) 상에 절연층 패턴(300)을 형성하는 단계를 나타낸다.

구체적으로, 반도체 기판(100) 상에 제1도전층(210, 230)을 형성한다. 상기 제1도전층(210, 230)으로는 불순물이 도핑된 반도체 기판(100), 특히, 드레인 영역 및 소오스 영역과 같은 불순물이 도핑된 반도체 기판(100)의 불순물층(210)을 이용한다. 또는, 반도체 기판(100) 상에 형성된 게이트 전극(230)을 이용한다. 또한, 도 3에는 도시되지 않았으나, 금속 배선층간을 연결하는 비아 콘택 구조에서의 하부의 금속 배선층, 예컨대, 알루미늄(Al)층, 구리(Cu)층 및 텅스텐층 등과 같은 금속층일 수 있다. 따라서, 본 실시예는 반도체 기판(100)에 연결되는 콘택 구조나 또는 금속 배선층간을 연결하는 비아 콘택 구조 등에 적용될 수 있다.

이와 같은 제1도전층(210, 230)상에 HTO(High Temperature Oxide)층, USG(Undoped Silicate Glass)층, SOG(Spin On Glass)층 및 BPSG(BoroPhosphoSilicate Glass)층 등을 형성하여 절연층으로 이용한다. 이후에, 상기 절연층을 패터닝하여, 상기 불순물층(210), 게이트 전극(230) 및 하부 금속 배선층 등과 같은 제1도전층(210, 230)의 소정 영역을 노출시키는 콘택홀(310)을 형성한다. 이와 같이 하여, 제1도전층(210, 230) 상에 절연층 패턴(300)을 형성한다.

도 4는 제1도전층(210, 230)에 접촉하는 제2실리콘층(410)을 형성하는 단계를 나타낸다.

먼저, 상기 제1도전층(210, 230)을 노출시키는 콘택홀(310)이 형성된 결과물 상에 폴리 실리콘층이나 아몰포스 실리콘층을 이용하여 제2실리콘층(410)을 형성한다. 이와 같이 형성된 제2실리콘층(410)은 상기 노출되는 제1도전층(210, 230)에 접촉하게 된다. 또한, 상기 콘택홀(310)의 내측벽과 상기 절연층 패턴(300)의 표면에도 접촉하게 된다.

이때, 상기 폴리 실리콘층은 대략 580℃ 이상의 온도, 예컨대 610℃ 내지 620℃의 온도에서 형성되며, 상기 아몰포스 실리콘층은 대략 580℃ 이하의 온도, 예컨대 530℃ 내지 540℃의 온도에서 형성된다. 이때, 상기 제2실리콘층(410)은 불순물이 도핑되어 있다. 예컨대, 대략 1E18/㎤ 내지 1E22/㎤의 불순물 농도로 N형 불순물, 예컨대 인등이 도핑된 것이다. 이러한 불순물은 상기 폴리 실리콘층이나 아몰포스 실리콘층이 형성될 때 인 시튜로 도핑된다. 또는, 상기 폴리 실리콘층 및 아몰포스 실리콘층을 형성한 후, 이온 주입(implantation) 방법을 이용하여 불순물을 주입하는 방법으로 도핑된다. 이때, 상기 제2실리콘층(410)의 두께는 상기 콘택홀(31)의 폭에 따라 달리 적용할 수 있으나, 대략 100Å 내지 1000Å 정도로 형성된다.

이후에, 상기 제2실리콘층(410) 상에 내화성 금속(refractory metal)으로 이루어지는 제1금속층(430)을 형성한다. 이때, 상기 내화성 금속으로는 티타늄, 코발트, 탄탈륨, 몰리브데늄, 백금 및 텅스텐 등을 이용한다. 바람직하게는 티타늄을 이용한다. 또한, 대략 100Å 내지 1000Å의 두께로 상기 제1금속층(430)을 형성한다.

도 5는 제1금속 실리사이드층(400)을 형성하는 단계를 나타낸다.

구체적으로, 상기 제1금속층(430) 및 제2실리콘층(410)을, 상기 제1금속층(430)에 이용되는 내화성 금속의 종류에 따라 적절한 온도 조건, 예컨대 600℃ 내지 900℃의 온도 조건으로 열처리하여 실리사이드화(silicidation)시킨다. 예를 들어, 상기 제1금속층(430)을 티타늄으로 형성시킨 경우에는, 다음과 같은 방법으로 실리사이드화 반응을 진행시킨다. 먼저, 제1금속층(430), 즉, 티타늄층 및 제2실리콘층(410)을 대략 650℃ 정도의 온도 조건으로 제1차 급속 열처리(Rapid Thermal Process;이하 RTP라 한다)한다. 이때, 상기 제1차 RTP는 질소 가스(N₂) 또는 불활성 가스등을 분위기 가스로 이용한다. 또한, 상기 제1차 RTP는 대략 30초 정도의 시간 동안 수행된다. 이후에, 대략 850℃의 온도 조건으로 제2차 RTP를 진행하여, 구조적으로 안정한 티타늄 실리사이드층(titanium silicide layer)을 형성한다. 이와 같은 방법으로 제1금속층(430) 및 제2실리콘층(410)을 실리사이드화하여 제1금속 실리사이드층(first metal silicide layer;400)을 형성한다.

이때, 제1도전층(210, 230) 상에 자연 산화층(native oxide layer;도시되지 않음)이 잔존하더라도, 상기 실리사이드화 반응에서 상기 자연 산화층은 소모될 수 있다. 따라서, 상기 자연 산화층이 금속 실리사이드층(400)을 형성하는 공정에서 자연히 제거되므로, 콘택 구조의 저항을 보다 감소시킬 수 있다.

도 6은 제1금속 실리사이드층(400) 상에 제1실리콘층(500)을 형성하는 단계를 나타낸다.

구체적으로, 상기 제1금속 실리사이드층(500) 상에 상기 콘택홀(310)을 채우는 폴리 실리콘층 또는 아몰포스 실리콘층을 형성하여 제1실리콘층(500)으로 이용한다. 이때, 상기 제1실리콘층(500)은 고농도, 예컨대 대략 1E18/㎤ 내지 1E22/㎤의 불순물 농도로 N형 불순물, 예컨대 인등이 도핑된 것이다. 이러한 불순물은 상기 폴리 실리콘층이나 아몰포스 실리콘층이 형성될 때 인 시튜로 도핑된다. 또는, 상기 폴리 실리콘층 및 아몰포스 실리콘층을 형성한 후, 이온 주입 방법을 이용하여 불순물을 주입하는 방법으로 도핑된다.

또한, 상기 제1실리콘층(500)은, 상기 콘택홀(310)의 폭에 따라 유동적일 수 있으나, 상기 콘택홀(310)을 채우는 정도의 두께를 가진다. 따라서, 상기 콘택홀(310)의 폭이 각각 다르더라도, 상기 콘택홀(310) 중 가장 큰 폭의 콘택홀(310)을 채우는 두께를 기준으로 상기 제1실리콘층(500)을 형성한다. 상기한 바와 같이 콘택홀(310)의 폭의 크기가 각각 다르더라도, 상기 콘택홀(310)을 채우는 다른 선폭의 플러그를 동일한 반도체 기판(100) 상에 동시에 형성할 수 있다. 따라서, 전류 밀도(current density)가 높게 요구되는 콘택 구조에서의 콘택홀 폭을 다른 콘택홀보다 크게 할 수 있다.

이때, 상기 제1실리콘층(500)은 콘택홀(310) 내에서의 형성 특성이 매우 우수하다. 따라서, 현재 이용되는 0.2㎛ 내지 0.5㎛의 미세한 콘택 구조에서 적용될 수 있을 뿐만 아니라, 더 작은 크기의 콘택 구조에서도 적용될 수 있다. 또한, 상기 제1실리콘층(500)은 상기 제1금속 실리사이드층(400)의 실리콘과 반응할 수 있어, 접촉 부분에서의 결합력이 종래의 텅스텐 플러그(40)의 경우 보다 우수하다.

도 7은 제1실리콘 패턴(550) 및 제1금속 실리사이드 패턴(450)을 형성하는 단계를 나타낸다.

구체적으로, 제1실리콘층(500)의 전면을 상기 절연층 패턴(300)의 표면을 종말점으로하여 평탄화한다. 상기 평탄화는 에치 백(etch back) 방법을 이용하거나, 화학적 기계적 연마(chemical mechanical polishing) 방법을 이용하여 수행된다. 이와 같이 상기 제1실리콘층(500)을 평탄화하여, 상기 콘택홀(310) 내에 설정되는 제1실리콘 패턴(550)을 형성한다. 이때, 상기 평탄화를 상기 절연층 패턴(300)의 표면이 노출될 때까지 진행하여, 상기 제1금속 실리사이드층(400) 또한 상기 콘택홀(310) 내에 설정되도록 한다. 이와 같이 하여 상기 콘택홀(410) 내에 설정되는 제1금속 실리사이드 패턴(450)을 형성한다.

이때, 에치 백 방법이나 화학적 기계적 연마 방법 등으로 상기 평탄화를 수행할 때, 상기 절연층 패턴(300)이 노출된 후에도, 일정 시간 더 상기 평탄화를 수행하여, 상기 제1실리콘 패턴(550)이 보다 더 식각되거나 연마되도록 한다. 이와 같이 하여, 상기 제1실리콘 패턴(550)의 표면 높이가 상기 절연층 패턴(300)의 표면 높이 보다 낮아지도록 한다. 이와 같이 하여, 이후에 형성되는 제2금속 실리사이드 패턴과 상기 절연층 패턴(300)의 단차를 감소시킨다.

도 8은 제1실리콘 패턴(550)에 접촉하는 제2금속층(600)을 형성하는 단계를 나타낸다.

구체적으로, 상기 제1실리콘 패턴(550)이 형성된 결과물 상에 내화성 금속을 적층하여 제2금속층(600)을 형성한다. 이때, 상기 내화성 금속으로는 티타늄, 코발트, 탄탈륨, 몰리브데늄, 백금 및 텅스텐 등을 이용한다. 바람직하게는 티타늄을 이용한다. 또한, 대략 100Å 내지 1000Å의 두께로 상기 제1금속층(430)을 형성한다.

도 9는 제2금속층(600)을 실리사이드화하는 단계를 나타낸다.

구체적으로, 상기 제2금속층(600)을, 상기 제2금속층(600)에 이용되는 내화성 금속의 종류에 따라 적절한 온도 조건으로 열처리하여, 선택적으로 실리사이드화(silicidation)시킨다. 예컨대, 상기 제2금속층(600)을 티타늄으로 형성시킨 경우에는 도 6에서 설명한 바와 같은 방법으로 실리사이드화 반응을 진행시킨다. 먼저, 제1금속층(600), 즉, 티타늄층을 대략 650℃ 정도의 온도 조건으로 제1차 RTP한다. 이때, 상기 RTP는 질소 가스 또는 불활성 가스등을 분위기 가스로 이용한다. 또한, 상기 제1차 RTP는 대략 30초 정도의 시간 동안 수행된다. 이후에, 대략 850℃의 온도 조건으로 제2차 RTP를 진행하여 구조적으로 안정한 티타늄 실리사이드층을 형성한다. 이와 같이 하면, 상기 제2금속층(600) 중에서 상기 제1실리콘 패턴(550)에 접촉하고 있는 일부분(630)에서 선택적으로 실리사이드화 반응이 발생한다. 또한, 상기 절연층 패턴(300)이 접촉하고 있는 상기 제2금속층(600)의 부분은 실리사이드화되지 않고 제2금속층(600)의 잔존층(610)으로 잔류한다. 이와 같이 상기 제1금속층(600)이 선택적으로 실리사이드화된다.

도 10은 제2금속 실리사이드 패턴(650)을 형성하는 단계를 나타낸다.

구체적으로, 상기 제2금속층(600)을 선택적으로 실리사이드화한 이후에, 상기 잔류하는 제2금속층(600)의 잔존층(610)을 선택적으로 제거한다. 예를 들어, 상기 제2금속층(600)이 티타늄층인 경우에는, 끓는 황산(H₂SO₄) 용액을 이용하여 상기 제2금속층(600)의 잔존층(610)제거한다. 이와 같이 하여, 상기 제1실리콘 패턴(550)의 상측에 접촉하며 실리사이드화된 제2금속층(600)의 일부분(630)만 남겨, 제2금속 실리사이드 패턴(650)으로 이용한다.

이와 같이 형성된 제2금속 실리사이드 패턴(650) 및 상기 제1금속 실리사이드 패턴(450)으로 이루어지는 금속 실리사이드 패턴(470)은 상기 제1실리콘 패턴(550)의 각각의 표면에 형성된 것이다. 따라서, 상기 금속 실리사이드 패턴(470)은 상기 제1실리콘 패턴(550)을 감싸고 있는 형상이다. 즉, 상기 제1실리콘 패턴(550) 및 상기 금속 실리사이드 패턴(470)의 단면은, 핵과 같은 제1실리콘 패턴(550)과 그 껍질과 같은 금속 실리사이드 패턴(470)으로 이루어진 형상을 보인다.

이와 같이 형성된 제1실리콘 패턴(550)과 그 표면에 형성되어 상기 제1실리콘 패턴(550)을 감싸는 금속 실리사이드 패턴(470)으로, 콘택홀(310)을 채우는 플러그(550, 470)를 형성한다. 이와 같이 형성된 플러그(550, 470)는, 상기 제1실리콘 패턴(550)의 상기 콘택홀(310) 내에서의 형성 특성이 우수하여, 보이드나 심과 같은 불량이 방지되며 형성될 수 있다.

또한, 상기 금속 실리사이드 패턴(470) 및 제1실리콘 패턴(550)은 그 접촉 영역에서 실리콘과 반응하여 결합하므로 결합력이 보다 우수하다. 또한, 상기 금속 실리사이드 패턴(470)의 실리콘 및 금속 모두와 반응할 수 있어, 절연층 패턴(300)의 실리콘 산화층이나, 실리콘층 및 금속층과 우수한 결합력을 나타낸다. 따라서, 종래의 텅스텐 플러그(40)에서의 리프팅 현상과 같은 불량의 발생을 방지할 수 있다. 더하여, 상기 제1실리콘 패턴(550)과 상기 제1도전층(210, 230), 즉, 반도체 기판(100)의 불순물층(210), 게이트 전극(230) 및 금속 배선층 등은, 상기 금속 실리사이드 패턴(470)으로 인해서 전기적으로 오믹 콘택을 형성하므로, 그 접촉 저항을 보다 감소시킬 수 있다.

이후에, 도 2에서 도시한 바와 같이 상기 제2금속 실리사이드 패턴(650)의 표면, 즉, 상기 플러그(470, 550)에 접촉하는 제2도전층(700)을 형성한다. 이때, 상기 제2도전층(700)은 알루미늄층, 텅스텐층 및 구리층 등으로 형성된다.

이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

상술한 본 발명에 따르면, 제1실리콘 패턴과 그 표면에 형성되어 상기 제1실리콘 패턴을 감싸는 금속 실리사이드 패턴으로 형성되는 플러그가 콘택홀을 채운다. 따라서, 이와 같이 형성된 플러그는, 상기 제1실리콘 패턴의 콘택홀 내에서의 형성 특성이 우수하여, 보이드나 심과 같은 불량이 방지되며 형성될 수 있다.

또한, 상기 금속 실리사이드 패턴 및 제1실리콘 패턴은 그 접촉 영역에서 실리콘과 반응하여 결합하므로 결합력이 보다 우수하다. 또한, 상기 금속 실리사이드 패턴은 실리콘 및 금속 모두와 반응할 수 있어, 절연층 패턴의 실리콘 산화층이나, 실리콘층 및 금속층 등과 우수한 결합력을 나타낸다. 따라서, 종래의 텅스텐 플러그에서의 리프팅 현상의 발생과 같은 불량을 방지할 수 있다. 더하여, 상기 제1실리콘 패턴과 상기 제1도전층, 즉, 반도체 기판의 불순물층, 게이트 전극 및 금속 배선층 등은, 상기 금속 실리사이드 패턴으로 인해서 전기적으로 오믹 콘택을 형성하므로, 그 접촉 저항을 보다 감소시킬 수 있다.

Claims

제1도전층;

상기 제1도전층 상에 상기 제1도전층을 노출시키는 콘택홀을 가지며 형성되는 절연층 패턴;

상기 제1도전층에 접촉하고 상기 콘택홀을 채우며, 불순물이 도핑된 제1실리콘 패턴 및 상기 불순물이 도핑된 제1실리콘 패턴의 표면에 형성되며 상기 제1실리콘 패턴을 감싸는 금속 실리사이드 패턴으로 형성되는 플러그; 및

상기 플러그에 접촉하는 제2도전층을 포함하는 것을 특징으로 하는 반도체 장치의 콘택 구조.
제1항에 있어서, 상기 제1실리콘 패턴은 1E18/㎤ 내지 1E22/㎤의 불순물 농도로 N형 불순물이 도핑된 것을 특징으로 하는 반도체 장치의 콘택 구조.
제2항에 있어서, 상기 제1실리콘 패턴은 폴리 실리콘 패턴 또는 아몰포스 실리콘 패턴인 것을 특징으로 하는 반도체 장치의 콘택 구조.
제1항에 있어서, 상기 금속 실리사이드 패턴은 내화성 금속의 실리사이드인 것을 특징으로 하는 반도체 장치의 콘택 구조.
제1항에 있어서, 상기 내화성 금속은 티타늄, 코발트, 탄탈륨, 몰리브데늄, 텅스텐 및 백금으로 이루어진 일군의 금속에서 선택되는 어느 하나의 금속인 것을 특징으로 하는 반도체 장치의 콘택 구조.
제1도전층 상에 상기 제1도전층을 노출시키는 콘택홀을 가지는 절연층 패턴을 형성하는 단계;

상기 제1도전층에 접촉하고 상기 콘택홀을 채우며, 불순물이 도핑된 제1실리콘 패턴 및 상기 불순물이 도핑된 제1실리콘 패턴의 표면에 형성되며 상기 제1실리콘 패턴을 감싸는 금속 실리사이드 패턴을 가지는 플러그를 형성하는 단계; 및

상기 플러그에 접촉하는 제2도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 구조 형성 방법.
제6항에 있어서, 상기 플러그를 형성하는 단계는

상기 절연층 패턴 상에 상기 노출되는 제1도전층에 접촉하는 제1금속 실리사이드층을 형성하는 단계;

상기 제1금속 실리사이드층 상에 상기 콘택홀을 채우는 불순물이 도핑된 제1실리콘층을 형성하는 단계;

상기 제1실리콘층의 전면을 평탄화하여 상기 콘택홀을 채우는 제1실리콘 패턴 및 제1금속 실리사이드 패턴을 형성하는 단계; 및

상기 제1실리콘 패턴의 노출되는 표면에, 상기 제1금속 실리사이드 패턴과 함께 상기 제1실리콘 패턴을 감싸는 제2금속 실리사이드 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 구조 형성 방법.
제7항에 있어서, 상기 제1금속 실리사이드층을 형성하는 단계는

상기 절연층 패턴 상에 상기 노출되는 제1도전층에 접촉하는 제2실리콘층을 형성하는 단계;

상기 제2실리콘층에 접촉하는 제1금속층을 형성하는 단계;

상기 제2실리콘층 및 제1금속층을 열처리하여 실리사이드화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 구조 형성 방법.
제8항에 있어서, 상기 제2실리콘층은 폴리 실리콘층 또는 아몰포스 실리콘층으로 형성되는 것을 특징으로 하는 반도체 장치의 콘택 구조 형성 방법.
제7항에 있어서, 상기 제1금속층은 내화성 금속으로 형성되는 것을 특징으로 하는 반도체 장치의 콘택 구조 형성 방법.
제7항에 있어서, 상기 평탄화는 에치 백 방법 또는 화학적 기계적 연마 방법으로 수행되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
제7항에 있어서, 상기 제2금속 실리사이드 패턴을 형성하는 단계는

상기 제1실리콘 패턴이 형성된 결과물 상에 제2금속층을 형성하는 단계; 및

상기 제2금속층을 열처리하여 상기 제1실리콘 패턴과 접촉하는 제2금속층의 일부를 선택적으로 실리사이드화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
제12항에 있어서, 상기 제2금속층은 내화성 금속으로 형성되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.