TW201814867A - 導電結構、包含導電結構之佈局結構以及導電結構之製作方法 - Google Patents

導電結構、包含導電結構之佈局結構以及導電結構之製作方法 Download PDF

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Abstract

一種導電結構，包含有一其上形成有一第一介電層之基底、一形成於該第一介電層內之第一溝渠、一形成於該第一溝渠內之第一阻障層、一形成於該第一阻障層上之第一成核層、一形成於該第一成核層上之第一金屬層、以及一夾設於部份該第一阻障層與部份該第一金屬層之間的高阻抗層。

Description

導電結構、包含導電結構之佈局結構以及導電結構之製作方法
本發明係有關於一種導電結構、一種包含導電結構之佈局結構、以及一種導電結構之製作方法，尤指一種採用平坦化製程之導電結構之製作方法，以及根據該方法獲得之導電結構以及包含該導電結構之佈局結構。
近年來，隨著半導體積體電路(integrated circuit，IC)的高積體化與高性能化，新的微細加工技術不斷得到開發。平坦化製程即為半導體製造工業中，對於矽晶圓表面上的微細電路或層間電路，乃至用以絕緣電路的介電層等，必須經過的製程步驟。目前半導體製造工業中，最受矚目的平坦化技術則屬化學機械研磨 (chemical-mechanical Polishing，以下簡稱為CMP)方法。
在半導體製造工業中，一般常利用CMP方法將半導體基板表面上的金屬或其他材料移除或研磨，以獲得一平坦表面，並有利於後續製程。最常見的方法係藉由形成一系列的溝渠，例如在基板表面上的絕緣材料中形成開口(opening)、通孔(vias)或溝渠(trench)，而後在基板表面上及溝渠中填入形成導電層，並以CMP方法移除多餘的導電層，也就是將晶圓壓於旋轉的拋光墊上研磨使其表面平坦，而形成導電結構。此外，CMP方法也廣泛的應用於淺溝槽隔離區(shallow trench isolation region)的平坦化。
當藉由平坦化方法研磨以移除基板表面上的金屬材料時，必須確定表面上沒有金屬殘留，否則會造成獨立導電元件間的電性連接而形成短路。另外也必須避免產生盤陷(dishing)，盤陷乃是導電元件的表面因CMP製程形成的凹陷面，其可能造成後續製程中表面形貌(topography)上的問題。而隨著積體電路的線寬要求日趨縮減，對於晶圓表面平坦度的需求即隨之提升。
是以，本發明之一目的係在於提供一種可改善平坦化製程後晶圓表面平坦度的導電結構之製作方法，以及由該製作方法獲得之導電結構以及包含該導電結構之佈局結構。
根據本發明之申請專利範圍，係提供一種導電結構。該導電結構包含有一其上形成有一第一介電層之基底、一形成於該第一介電層內之第一溝渠、一形成於該第一溝渠內之第一阻障層、一形成於該第一阻障層上之第一成核層(nucleation layer)、一形成於該第一成核層上之第一金屬層、以及一夾設於部份該第一阻障層與部份該第一金屬層之間的第一高阻抗(high resistive)層。
根據本發明之申請專利範圍，另提供一種包含導電結構之佈局結構。該包含導電結構之佈局結構包含有一形成於一基底上之介電層、以及一形成於該介電層內之導電結構。且該導電結構更包含有一阻障層、一形成於該阻障層之內的金屬層、以及一夾設於該阻障層與該金屬層之間的高阻抗層。
根據本發明之申請專利範圍，更提供一種導電結構之製作方法。該導電結構之製作方法包含以下步驟：首先提供一基底，該基底上形成有一介電層，且該介電層內形成有至少一溝渠。接下來，於該溝渠內與該介電層上形成一阻障層，隨後於該阻障層上形成一第一成核層。在形成該第一成核層之後，對該第一成核層表面進行一表面處理，以於該第一成核層表面形成一高阻抗層。接下來，於該溝渠內填入一金屬層，隨後進行一平坦化製程，以移除部份該金屬層並暴露出該高阻抗層。
根據本發明所提供之導電結構之製作方法，係藉由表面處理於一成核層之表面形成一高阻抗層，而此高阻抗層在平坦化製程時即可保護其下方的膜層例如成核層與阻障層，並避免平坦化製程發生盤陷問題。是以根據此導電結構之製作方法獲得的導電結構中，高阻抗層係夾設於金屬層與成核層中。而包含導電結構之佈局結構中，高阻抗層不僅夾設於金屬層與成核層之間，高阻抗層、成核層以及阻障層更可形成一同心(concentric)圖案。
熟悉該項技藝之人士應可理解的是，以下提供多個不同的實施例，用以揭露本發明的不同特徵，但不以此為限。另外，以下揭露之圖式被簡化以更清楚表達本發明之特徵，故以下揭露之圖示並未繪示出一指定元件（或裝置）之所有元件。此外，以下揭露之圖示乃根據本發明理想化之示意圖，故由這些示意圖變異之型態，利如因製造技術和或容許誤差造成的差異係為可預期的。也因此本發明之揭露不應指限定於已下圖是揭露之特定形狀，且應包括如因製程技術造成的形狀的偏差。
此外，熟悉該項技藝之人士應可理解以下說明中，當某一組成元件，例如一區域、一層、一部分等類似組成元件，被稱為在另一組成元件「上」，乃指該組成元件係直接設置於該另一組成元件上，亦可指涉或有其他組成元件介於兩者之間。然而，當某一組成元件背稱為直皆形成在另一組成元件上，則是指這兩個組成元件之間並未再有其他組成元件存在。另外，本發明所揭露之當某一組成元件「形成」在另一組成元件上時，該組成元件係可以生長(growth)、沈積(deposition)、蝕刻(etch)、連結(attach)、連接(connect)耦接(couple)等方法，或其他方式製備或製造於該組成元件上。
另外，本發明中所使用之用語如「底部」、「下方」、「上方」、「頂部」等，係用以描述圖示中不同組成元件的相對位置。然而，當將圖式翻轉使其上下顛倒時，前述之「上方」即成為「下方」。由此可知，本發明中所使用的相對性描述用語係可依據該元件或設備的方位而定。
請參閱第1圖至第5圖，其為本發明所提供之一種導電結構之製作方法之第一較佳實施例之示意圖。如第1圖所示，本發明所提供之導電結構之製作方法首先提供一基底100，基底100可包含有一半導體材料，例如矽、鍺、III-V族化合物(compound)、或者是II-VI族化合物。另外，在本發明的一些實施例中，基底100可以是一塊矽(bulk)基底，而在本發明的其他實施例中，基底100也可以是一絕緣層上半導體(semiconductor on insulator，SOI)基底。基底100內可包含一主動電路（圖未示），而主動電路則如熟習該技藝之人士所知，可由複數個金氧半導體(metal-oxide-semiconductor，以下簡稱為MOS)電晶體元件（圖未示）或其他元件所構成，且可由複數個淺溝隔離(shallow trench isolation，以下簡稱為STI)結構（圖未示）提供主動電路組成元件之間的電性隔離。
請繼續參閱第1圖。基底100上係形成有一介電層102，在本發明之一實施例中，介電層102可以是一層間介電(interlayer-dielectric，以下簡稱為ILD)層，在本發明之其他實施例中，介電層102則可以是一金屬層間絕緣層(inter-metal dielectric，以下簡稱為IMD)層。介電層102係用以提供電性隔離，其通常可包含硼磷矽玻璃(boro-phospho-silicate glass，BPSG)、磷矽玻璃(phosphor-silicate glass，PSG)、四乙氧基矽烷(tetra-ethyl-ortho-silicate，TEOS)、低介電常數絕緣材料(low-k dielectric material)如美商應用材料所販售之黑鑽石(Black diamond®)、氟矽玻璃(fluorinated silica glass，FSG)、多孔性之低介電常數介電材料(porous low-k dielectric material)、自組裝介電材料(self-assembled dielectric material)等介電材料，但不限於此。
請仍然參閱第1圖。介電層102內形成有至少一溝渠104。接下來，於溝渠104內以及基底100上形成一阻障層120，隨後於阻障層120上形成一成核層130。在本較佳實施例中，阻障層120可包含一氮化鈦(titanium nitride，以下簡稱為TiN)層，但不限於此。熟習該項技藝之人士應知，所謂成核層係為一包含與後續欲形成的金屬層相同之材料的薄金屬層，其可利用原子層沈積方法(atomic layer deposition，ALD)共形(conformally)地形成於標的表面。舉例來說，若後續欲形成一鎢(tungsten，W)層，則成核層130即可以是一鎢層；若後續欲形成一銅層，則成核層130即可以是一銅層。另外，在本較佳實施例中，成核層130之厚度可以是約為70埃(angstrom，Å)，但不限於此。
接下來請參閱第2圖。在形成成核層130之後，係對成核層130之表面進行一表面處理110，以於成核層130之表面形成一高阻抗(high resistive)層140。高阻抗層140之一厚度可以是成核層130厚度的1～10％，但不限於此。在本較佳實施例中，表面處理110包含通入氮、氧或碳，但不限於此。所謂通入氮，可以是藉由通入含氮前驅物(nitrogen-containing precursor)，例如氮氣(N2 )、氨氣(NH3 )、氫氣(H2 )、氬氣(Ar)、氦氣(He)、氖氣(Ne)、或其他相似氣體及其組合物帶入氮離子，使得成核層130表面發生氮化反應，而形成高阻抗層140。同理，表面處理110亦可藉由通入氧氣，或含碳前驅物，使成核層130表面發生氧化反應或碳化反應，而形成高阻抗層140。值得注意的是，上述的氮化反應、氧化反應或碳化反應皆是啟始於成核層130的部分表面，尤其是溝渠104開口以上的部份表面，且溝渠104開口以上的成核層130部份表面的反應速率遠大於溝渠104內的成核層130部份表面。是以，本較佳實施例中更可在成核層130在溝渠104開口以上或開口附近的部份表面形成高阻抗層140後即終止反應。換句話說，在本發明的實施例中，係以溝渠104內部仍維持成核層130的存在，而非於成核層130表面全面性地形成高阻抗層140的形成為佳，如第2圖所示。另外值得注意的是，由於高阻抗層140係由成核層130進行氮化反應、氧化反應或碳化反應而得，而成核層130如前所述包含後續所欲形成的金屬層所包含的金屬材料，故高阻抗層140包含該金屬材料之金屬氮化物、金屬氧化物、或金屬碳化物。舉例來說，當後續所欲形成的金屬層包含鎢時，高阻抗層140可包含氮化鎢(tungsten nitride，WN)、氧化鎢(tungsten oxide，WO)、或碳化鎢(tungsten carbide，WC)。
請參閱第3圖。在形成高阻抗層140之後，係於基底100上形成一填滿溝渠104的金屬層150。值得注意的是，由於金屬層150的形成係由成核層130的表面開始，而高阻抗層140表面則會因為金屬氮化物、金屬氧化物或金屬碳化物的存在延緩金屬層150的形成。因此在本較佳實施例中，金屬層150會由暴露於溝渠104底部的成核層150表面向上形成。也就是說金屬層150的形成係為一由下而上，而非由外向內的方向形成，故本較佳實施例所獲得的金屬層150更可避免因由外向內形成而可能產生的縫隙(seam)的生成。另外，如前所述，金屬層150可包含鎢，但不限於此。
請參閱第4圖。在形成金屬層150之後，係進行一平坦化製程112，例如一CMP製程，以移除部份金屬層150並暴露出高阻抗層140。值得注意的是，在習知的平坦化製程中，常引入一穿透基底之磁場，使得基底內的阻障層產生一渦電流(eddy current)。而在習知的平坦化製程中，更藉由此渦電流的存在來判斷介電層表面的阻障層是否已移除：當不再偵測到渦電流時，即表示介電層表面的阻障層已被移除，且介電層已被暴露出來，此時即停止平坦化製程。但在本發明中，係藉由高阻抗層140的設置遮蔽阻障層120，使得阻障層120無法產生渦電流，或者無法偵測到阻障層120產生的渦電流。藉由控制平坦化製程112的時間控制來決定何時停止平坦化製程112，例如可控制平坦化製程112的時間使其在暴露出高阻抗層140時停止。也就是說，高阻抗層140與成核層130係可作為阻障層120的保護層，如第4圖所示。又或者，由於高阻抗層140的存在係用以屏蔽阻障層120，因此在本發明的其他實施例中，一旦偵測到阻障層120產生的渦電流即表示用以屏蔽阻障層120的高阻抗層140已被移除，故立即停止平坦化製程112，此時至少成核層130仍可作為阻障層120的保護層。
請參閱第5圖。在平坦化製程112之後，係進行一回蝕刻製程114，用以移除部份金屬層150、部份高阻抗層140、部份成核層130、以及部份阻障層120。詳細地說，回蝕刻製程114較佳包含一低選擇比(low selection ratio)的蝕刻液，故可均勻地移除溝渠104開口以上的部份金屬層150、部份高阻抗層140、部份成核層130、以及部份阻障層120，直至暴露出介電層102，並形成一導電結構160，如第5圖所示。由於溝渠104開口以上的部份金屬層150、部份高阻抗層140、部份成核層130、以及部份阻障層120係藉由回蝕刻製程114移除，而非藉由平坦化製程112移除，故可避免平坦化製程112因圖案密度不同而產生的盤陷問題。
請參閱第5圖與第6圖，第5圖係為根據上述第一較佳實施例所提供之導電結構之製作方法獲得之一導電結構示意圖，而第6圖係為包含該導電結構之佈局結構之示意圖。另外，第5圖可以是第6圖中沿A-A’切線所得之剖面圖。如第5圖所示，本較佳實施例所提供之導電結構160包含有其上形成有介電層102的基底100、形成於介電層102內的溝渠104、形成於溝渠104內的阻障層120、形成於阻障層120上的成核層130、形成於成核層130上的金屬層150、以及夾設於部份阻障層120與部份金屬層150之間的高阻抗層140。如第5圖所示，高阻抗層140更是夾設於成核層130與金屬層150之間，且是夾設於溝渠104開口處的部份成核層130與部份金屬層150之間，故金屬層150之底部仍然接觸成核層130。如前所述，金屬層150包含一金屬材料，而高阻抗層140包含該金屬材料之一金屬氮化物、一金屬氧化物或一金屬碳化物，例如WN、WO或WC。
另外如第6圖所示，根據本較佳實施例所提供之包含導電結構160的佈局結構170，其係包含形成於基底100上的介電層102、以及形成於介電層102內的導電結構160，且導電結構160更包含有阻障層120、形成於阻障層120之內的金屬層150、夾設於阻障層120與金屬層150之間的高阻抗層140、以及夾設於高阻抗層140與阻障層120之間的成核層130。此外如第6圖所示，阻障層120、成核層130、以及高阻障層140係構成一同心(concentric)圖案。
根據本第一較佳實施例所提供之導電結構之製作方法，係利用高阻抗層140的設置影響平坦化製程114的進行，尤其是避免平坦化製程114暴露出阻障層120。換句話說，高阻抗層140在平坦化製程114時可保護其下方的膜層例如成核層130與阻障層120，並避免平坦化製程114發生盤陷問題。是以根據此導電結構之製作方法獲得的導電結構160以及包含導電結構160之佈局結構170中，金屬層150與成核層130之間更夾設有高阻抗層130。
請參閱第7圖至第9圖，其為本發明所提供之一種導電結構之製作方法之第二較佳實施例之示意圖。首先須知的是，在第二較佳實施例中，與前述實施例相同之組成元件可包含相同之材料，故該等細節於此不再加以贅述。如第7圖所示，本發明所提供之導電結構之製作方法首先提供一基底200，基底200內可包含一主動電路（圖未示），而主動電路則如熟習該技藝之人士所知，可由複數個MOS電晶體（圖未示）或其他元件所構成，且可由複數個STI結構（圖未示）提供主動電路組成元件之間的電性隔離。基底200上係形成有一介電層202，在本發明之一實施例中，介電層202可以是一ILD層，在本發明之其他實施例中，介電層202則可以是一IMD層。介電層202內形成有至少一溝渠204。接下來，於溝渠204內以及基底100上依序形成一阻障層220與一成核層230。在本較佳實施例中，阻障層220亦可包含一TiN層，但不限於此。熟習該項技藝之人士應知，所謂成核層係為一包含與後續欲形成的金屬層相同之材料的薄金屬層，舉例來說，若後續欲形成一鎢層，則成核層230即可以是一鎢層；若後續欲形成一銅層，則成核層230即可以是一銅層。另外，在本較佳實施例中，成核層230之厚度可以是約為70Å，但不限於此。
請繼續參閱第7圖。在形成成核層230之後，係對成核層230之表面進行一表面處理210，以於成核層230之表面形成一高阻抗層240。高阻抗層240之一厚度可以是成核層230厚度的1～10％，但不限於此。在本較佳實施例中，表面處理210包含通入氮、氧或碳，並且藉由通入的氮、氧或碳使成核層230表面發生氮化反應、氧化反應或碳化反應，而形成高阻抗層240。值得注意的是，上述的氮化反應、氧化反應或碳化反應皆是啟始於成核層230的部分表面，尤其是溝渠204開口以上的部份表面，且溝渠204開口以上的成核層230部份表面的反應速率遠大於溝渠204內的成核層230部份表面。是以，本較佳實施例係可在成核層230在溝渠204開口以上或開口附近的部份表面形成高阻抗層240後即終止反應，如第7圖所示。然而，在本較佳實施例的其他變化型中，亦可藉由增加表面處理210的時間，使成核層230表面全部反應而形成高阻抗層240。如前所述，由於高阻抗層240係由成核層230進行氮化反應、氧化反應或碳化反應而得，而成核層230如前所述包含後續所欲形成的金屬層所包含的金屬材料，故高阻抗層240包含該金屬材料之金屬氮化物、金屬氧化物、或金屬碳化物。舉例來說，當後續所欲形成的金屬層包含鎢時，高阻抗層240可包含WN、WO、或WC。
請參閱第8圖。根據本較佳實施例，在表面處理210之後，即形成高阻抗層240之後，更重新於高阻抗層240/成核層230表面再形成一成核層232，且成核層232之材料選擇與厚度可與成核層230相同。而在形成成核層232之後，方於基底200上形成一填滿溝渠204的金屬層250。值得注意的是，由於金屬層250的形成係由成核層232表面開始，而本較佳實施例中成核層232係覆蓋住異質的高阻抗層240，故金屬層250可在一同質表面上生成。如前所述，金屬層250可包含鎢，但不限於此。
請參閱第9圖。在形成金屬層250之後，係進行一平坦化製程212，例如一CMP製程，以移除部份金屬層250以及部份成核層232，而暴露出高阻抗層240。如前所述，在本發明中，係藉由高阻抗層240的設置遮蔽阻障層220，使得阻障層220無法產生渦電流，或者無法偵測到阻障層220產生的渦電流。藉由控制平坦化製程212的時間控制來決定何時停止平坦化製程212，例如可控制平坦化製程212的時間使其在暴露出高阻抗層240時停止。也就是說，高阻抗層240與成核層230係可作為阻障層220的保護層。又或者，在本發明的其他實施例中，一旦偵測到阻障層220產生的渦電流即表示用以屏蔽阻障層220的高阻抗層240已被移除，此時立即停止平坦化製程212，也就是說，至少成核層230仍可作為阻障層220的保護層。
請繼續參閱第9圖。在平坦化製程212之後，係進行一回蝕刻製程214，用以移除部份金屬層250、部份成核層232、部份高阻抗層240、部份成核層230、以及部份阻障層220。詳細地說，回蝕刻製程214較佳包含一低選擇比的蝕刻液，故可均勻地移除溝渠204開口以上的部份金屬層250、部份成核層232、部份高阻抗層240、部份成核層230、以及部份阻障層220，直至暴露出介電層202，並形成一導電結構260，如第9圖所示。由於溝渠204開口以上的部份金屬層250、部份成核層232、部份高阻抗層240、部份成核層230、以及部份阻障層220係藉由回蝕刻製程214移除，而非藉由平坦化製程212移除，故可避免平坦化製程212因圖案密度不同而產生的盤陷問題。
請參閱第9圖與第10圖，第9圖係為根據上述第二較佳實施例所提供之導電結構之製作方法獲得之一導電結構示意圖，而第10圖係為根據上述第二較佳實施例所提供之導電結構之製作方法獲得之一包含導電結構之佈局結構之示意圖。另外，第9圖可以是第10圖中沿B-B’切線所得之剖面圖。如第9圖所示，本較佳實施例所提供之導電結構260包含有其上形成有介電層202的基底200、形成於介電層202內的溝渠204、形成於溝渠204內的阻障層220、形成於阻障層220上的成核層230、形成於成核層230上的金屬層250、以及夾設於部份阻障層220與部份金屬層250之間的高阻抗層240。如第9圖所示，高阻抗層240更是夾設於部分金屬層250與部分成核層230之間，而另一成核層232則是夾設於高阻抗層240與部份金屬層250之間。換句話說，高阻抗層240係夾設於溝渠204開口處的兩層成核層230與232之間，如第9圖所示，故金屬層250之底部接觸成核層232。如前所述，金屬層250包含一金屬材料，而高阻抗層240包含該金屬材料之一金屬氮化物、一金屬氧化物或一金屬碳化物，例如WN、WO或WC。
另外如第10圖所示，根據本較佳實施例所提供之包含導電結構260的佈局結構270，其係包含形成於基底200上的介電層202、以及形成於介電層202內的導電結構260，且導電結構260更包含有阻障層220、形成於阻障層220之內的金屬層250、夾設於阻障層220與金屬層250之間的高阻抗層240、夾設於高阻抗層240與阻障層220之間的成核層230、以及夾設於高阻抗層240與金屬層250之間的成核層232。此外如第10圖所示，阻障層220、成核層230、高阻障層240以及成核層232係構成一同心圖案。
根據本第二較佳實施例所提供之導電結構之製作方法，係利用高阻抗層240的設置影響平坦化製程214的進行，尤其是避免平坦化製程214暴露出阻障層220。換句話說，高阻抗層240在平坦化製程214時可保護其下方的膜層例如成核層230與阻障層220212，並避免平坦化製程214發生盤陷問題。且可在高阻抗層240上更重新形成一成核層232，以更確保後續金屬層250的形成。是以根據此導電結構之製作方法獲得的導電結構260以及包含導電結構260之佈局結構270中，高阻抗層230係夾設於兩層成核層230與232之間。
請參閱第11圖，第11圖係為本發明所提供之導電結構之一較佳實施例之示意圖。首先須知的是，本較佳實施例所提供之導電結構係可由上述第一或第二較佳實施例所提供之方法形成，而該等步驟後續將不再加以贅述。如前所述，本發明所提供之導電結構之製作方法係可實施於一包含有主動電路的基底上，而主動電路可由複數個電晶體元件或其他元件所構成。是以，在本較佳實施例中，更提供一基底300，且基底300內包含有至少一電晶體元件310。如第11圖所示，電晶體元件310可包含一介電層312、一虛置閘極或取代閘極如一多晶矽(polysilicon)層或一非晶矽(amorphous silicon)層（圖未示）、與一圖案化硬遮罩(圖未示)。電晶體元件310上可包含輕摻雜汲極(lightly-doped drain，LDD) 314、形成在虛置閘極之側壁上的側壁子316、與一形成於基底300之內的源極/汲極318。側壁子316可為一複合膜層之結構。另外，在本較佳實施例中，亦可利用選擇性磊晶成長(selective epitaxial growth，SEG)方法來製作源極/汲極318，以利用磊晶層與閘極通道矽之間的應力作用更改善電性表現。當電晶體元件310為n型時，可利用包含有碳化矽(SiC)或磷化矽(SiP)的磊晶層形成源極/汲極318；當電晶體元件310為p型時，則可利用包含有鍺化矽(SiGe)的磊晶層形成源極/汲極318。此外，源極/汲極318表面可分別包含有一金屬矽化物(圖未示)，以改善源極/汲極與後續形成的接觸插塞之間的接觸電阻。在完成上述電晶體元件之製作後，係可於基底300上選擇性地形成一蝕刻襯墊層如接觸洞蝕刻停止層(contact etch stop layer，以下簡稱為CESL) 322，隨後形成一ILD層324。CESL 322與ILD層324係可構成如前述實施例所述之介電層302，而電晶體元件310即埋設於介電層302之內。
請繼續參閱第11圖。接下來，利用一平坦化製程，如一CMP製程，用以平坦化ILD層324與CESL 322，並移除圖案化硬遮罩，直至暴露出虛置閘極，隨後移除虛置閘極而形成一溝渠304。換句話說，形成於介電層302之內的側壁子316係定義了溝渠304的位置與大小。隨後，於溝渠304內依序形成一高介電常數(high-k)閘極介電層326與一功函數金屬(work function metal)層328。由此可知，本較佳實施例係整合後閘極介電層(high-k last)製程，此時原本形成在虛置閘極底部的介電層312係可作為一介面層(interfacial layer，IL)。介面層可在基底300與high-k閘極介電層326之間提供一良好的界面。然而，根據本較佳實施例的一變化型所提供之製作方法，亦可與先閘極介電層(high-k first)製程整合。在該變化型中，原本形成在虛置閘極312底部的介電層即可包含上述high-k材料，且不限於此。當本較佳實施例中的電晶體元件310為一p型電晶體元件時，功函數金屬層328可為一滿足p型電晶體元件所需功函數要求的金屬；而當本較佳實施例中的電晶體元件310為一n型電晶體元件時，功函數金屬層328可為一滿足n型電晶體元件所需功函數要求的金屬。此外，功函數金屬層328可以是單層結構或複合層結構。除此之外，依不同的產品或製程需要，在功函數金屬層328與high-k閘極介電層326之間尚可包含一底部阻障層(bottom barrier layer)(圖未示)或一蝕刻停止層(etch stop layer)(圖未示)。
請仍然參閱第11圖。在形成功函數金屬層328之後，即可進行前述之第一較佳實施例所提供之導電結構之製作方法。是以，本較佳實施例所提供之導電結構360可以是一金屬閘極，且導電結構/金屬閘極360至少包含high-k閘極介電層326、功函數金屬層328、一阻障層320、一成核層330、一金屬層350、以及一夾設於部分金屬層350與部分成核層330之間的高阻抗層340。且由第11圖可知，high-k閘極介電層326與功函數金屬層328係夾設於阻障層320與基底300之間。又或者，可進行前述之第二較佳實施例所提供之導電結構之製作方法，故導電結構360的金屬層350與高阻抗層340之間，可更包含另一成核層（圖未示）。
請參閱第12圖，第12圖係為本發明所提供之導電結構之另一較佳實施例之示意圖。首先須知的是，本較佳實施例所提供之導電結構係可由上述第一或第二較佳實施例所提供之方法形成，而該等步驟後續將不再加以贅述。如前所述，本發明所提供之導電結構之製作方法係可實施於一包含有主動電路的基底400上，而主動電路可由複數個電晶體元件410或其他元件所構成，且基底400內可設置複數個STI結構406提供主動電路組成元件之間的電性隔離。在本較佳實施例中，電晶體元件410可以是包含金屬閘極的電晶體元件，而其金屬閘極也可以包含上述實施例所提供的導電結構360。如第12圖所示，電晶體元件410係形成於基底400上，且埋設於一介電層402a之內。值得注意的是，本較佳實施例更提供一介電層402b，形成於電晶體元件410以及介電層402a之上。
接下來，可同時於介電層402a與介電層402b之內形成至少一個溝渠404，隨後可根據前述第一或第二較佳實施例所述之導電結構之製作方法，於溝渠404內分別形成一導電結構460，且導電結構460係作為接觸插塞(contact plug)以及第零層插塞結構(V0 via structure)，用以提供電晶體元件410與其他組成元件的電性連接。導電結構460包含阻障層420、形成於阻障層420上的成核層430、形成於成核層430上的金屬層450、以及夾設於部份成核層430與部份金屬層450之間的高阻抗層440。又或者，可進行前述之第二較佳實施例所提供之導電結構之製作方法，故導電結構460的金屬層450與高阻抗層440之間，可更包含另一成核層（圖未示）。值得注意的是，在本較佳實施例中，導電結構460的金屬層450之頂部表面、高阻抗層440之頂部表面、成核層430之頂部表面、以及阻障層420之頂部表面係與介電層402b之頂部表面共平面，如第12圖所示。
請參閱第13～14圖，第13～14圖係為本發明所提供之導電結構之又一較佳實施例之示意圖。首先須知的是，本較佳實施例所提供之導電結構係可由上述第一或第二較佳實施例所提供之方法形成，而該等步驟後續將不再加以贅述。如前所述，本發明所提供之導電結構之製作方法係可實施於一包含有主動電路的基底500上，而主動電路可由複數個電晶體元件510或其他元件所構成，且基底500內可設置複數個STI結構506提供主動電路組成元件之間的電性隔離。在本較佳實施例中，電晶體元件510可以是包含金屬閘極的電晶體元件，而其金屬閘極也可以包含上述實施例所提供的導電結構360。如第13圖所示，電晶體元件510係形成於基底500上，且埋設於一介電層502a之內。
請繼續參閱第13圖。接下來，係於介電層502a之內形成至少一個溝渠504a，隨後可根據前述第一或第二較佳實施例所述之導電結構之製作方法，於溝渠504a內分別形成一導電結構560a，且導電結構560a係可作為接觸插塞，用以提供電晶體元件510與其他組成元件的電性連接。導電結構560a包含阻障層520a、形成於阻障層520a上的成核層530a、形成於成核層530a上的金屬層550a、以及夾設於部份成核層530a與部份金屬層550a之間的高阻抗層540a。又或者，可進行前述之第二較佳實施例所提供之導電結構之製作方法，故導電結構560a的金屬層550a與高阻抗層540a之間，可更包含另一成核層（圖未示）。值得注意的是，在本較佳實施例中，溝渠504a係形成於介電層502a內，且導電結構560a的金屬層550a之頂部表面、高阻抗層540a之頂部表面、成核層530a之頂部表面、以及阻障層520a之頂部表面係與介電層502a之頂部表面共平面，如第13圖所示。
請參閱第14圖。在完成導電結構560a之製作後，係於基底500，尤其是電晶體元件510、導電結構560a以及介電層502a上再形成一介電層502b，並於介電層502b之內形成至少一個溝渠504b，隨後可根據前述第一或第二較佳實施例所述之導電結構之製作方法，於溝渠504b內分別形成一導電結構560b，且導電結構560b係作為第零層插塞結構，用以提供電晶體元件510與其他組成元件例如內連線結構的電性連接。導電結構560b包含阻障層520b、形成於阻障層520b上的成核層530b、形成於成核層530b上的金屬層550b、以及夾設於部份成核層530b與部份金屬層550b之間的高阻抗層540b。又或者，可進行前述之第二較佳實施例所提供之導電結構之製作方法，故導電結構560b的金屬層550b與高阻抗層540b之間，可更包含另一成核層（圖未示）。值得注意的是，在本較佳實施例中，溝渠504b係形成於介電層502b內，且導電結構560b的金屬層550b之頂部表面、高阻抗層540b之頂部表面、成核層530b之頂部表面、以及阻障層520b之頂部表面係與介電層502b之頂部表面共平面，如第14圖所示。
由上述較佳實施例可知，本發明所提供之導電結構之製作方法不僅可用於製作金屬閘極與接觸插塞，更可用以製作金屬內連線結構。由於金屬內連接結構之建構，係可藉由形成各介電層、於各介電層內形成溝渠、於溝渠內填入阻障層、成核層、對成核層進行表面處理形成高阻抗層、（再形成成核層、）填入金屬層、進行平坦化製程以及回蝕刻製程等步驟之循環製程而完成，故本發明所提供之導電結構之製作方法係可用以製作金屬閘極、接觸插塞、以及金屬內連線結構（包含金屬導線與插塞結構）。換句話說，本發明所提供之導電結構之製作方法係可用於半導體製造工業的前段製程(front-end-of-line，FEOL)，亦可用於半導體製造工業的後段製程(back-end-of-line，BEOL)。
綜上所述，根據本發明所提供之導電結構之製作方法，係藉由表面處理於成核層之表面形成高阻抗層，而此高阻抗層在平坦化製程時即可保護其下方的膜層例如成核層與阻障層，並避免平坦化製程發生盤陷問題。是以根據此導電結構之製作方法獲得的導電結構中，高阻抗層係夾設於金屬層與成核層中。而包含導電結構之佈局結構中，高阻抗層不僅夾設於金屬層與成核層之間，高阻抗層、成核層以及阻障層更可形成一同心圖案。且如前所述，本發明所提供之導電結構之製作方法可用於半導體製造工業的前段製程，亦可用於半導體製造工業的後段製程，故更提升了製程的彈性與整合性 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300、400、500‧‧‧基底
102、202、302、402a、402b、502a、502b‧‧‧介電層
104、204、304、404、504a、504b‧‧‧溝渠
406、506‧‧‧淺溝隔離結構
110、210‧‧‧表面處理
112、212‧‧‧平坦化製程
114、214‧‧‧回蝕刻製程
120、220、320、420、520a、520b‧‧‧阻障層
130、230、232、330、430、530a、530b‧‧‧成核層
140、240、340、440、540a、540b‧‧‧高阻抗層
150、250、350、450、550a、550b‧‧‧金屬層
160、260、360、460、560a、560b‧‧‧導電結構
170、270‧‧‧包含導電結構之佈局結構
310、410、510‧‧‧電晶體元件
312‧‧‧介電層
314‧‧‧輕摻雜汲極
316‧‧‧側壁子
318‧‧‧源極/汲極
322‧‧‧接觸洞蝕刻停止層
324‧‧‧內層介電層
326‧‧‧高介電常數閘極介電層
328‧‧‧功函數金屬層
A-A’、B-B’‧‧‧切線
第1圖至第5圖為本發明所提供之一種導電結構之製作方法之一第一較佳實施例之示意圖。 第5圖更為根據上述第一較佳實施例所提供之導電結構之製作方法獲得之一導電結構示意圖。 第6圖係為根據上述第一較佳實施例所提供之導電結構之製作方法獲得之一包含導電結構之佈局結構之示意圖。 第7圖至第9圖為本發明所提供之一種導電結構之製作方法之一第二較佳實施例之示意圖。 第9圖更為根據上述第二較佳實施例所提供之導電結構之製作方法獲得之一導電結構示意圖。 第10圖為根據上述第二較佳實施例所提供之導電結構之製作方法獲得之一包含該導電結構之佈局結構之示意圖。 第11圖係為本發明所提供之導電結構之一較佳實施例之示意圖。 第12圖係為本發明所提供之導電結構之另一較佳實施例之示意圖。 第13～14圖係為本發明所提供之導電結構之又一較佳實施例之示意圖。

Claims (20)

  1. 一種導電結構，包含有： 一基底，且該基底上形成有一第一介電層； 一第一溝渠，形成於該第一介電層內； 一第一阻障層，形成於該第一溝渠內； 一第一成核層(nucleation layer)，形成於該第一阻障層上； 一第一金屬層，形成於該第一成核層上；以及 一第一高阻抗(resistive)層，夾設於部份該第一阻障層與部份該第一金屬層之間。
  2. 如申請專利範圍第1項所述之導電結構，其中該第一金屬層之底部接觸該第一成核層。
  3. 如申請專利範圍第1項所述之導電結構，更包含一第二成核層，夾設於該第一高阻抗層與該第一金屬層之間，且該第一金屬層之底部接觸該第二成核層。
  4. 如申請專利範圍第1項所述之導電結構，其中該第一金屬層包含一金屬材料，該第一高阻抗層包含該金屬材料之一金屬氮化物、一金屬氧化物或一金屬碳化物。
  5. 如申請專利範圍第4項所述之導電結構，其中該第一金屬層之該金屬材料包含鎢(tungsten，W)，而該第一高阻抗層包含氮化鎢(tungsten nitride，WN)、氧化鎢(tungsten oxide，WO)、或碳化鎢(tungsten carbide，WC)。
  6. 如申請專利範圍第1項所述之導電結構，更包含： 至少一源極區域與一汲極區域，形成於該基底內；以及 一側壁子，形成該第一介電層之內，且該側壁子定義該第一溝渠。
  7. 如申請專利範圍第6項所述之導電結構，更包含至少一高介電常數(high-k)閘極介電層與一功函數金屬層，夾設於該第一阻障層與該基底之間。
  8. 如申請專利範圍第1項所述之導電結構，更包含： 至少一電晶體元件，形成於該基底上，且該電晶體元件埋設於該第一介電層之內；以及 一第二介電層，形成於該電晶體元件以及該第一介電層之上。
  9. 如申請專利範圍第8項所述之導電結構，其中該第一溝渠係形成該第一介電層與該第二介電層內，且該第一金屬層之頂部表面、該第一高阻抗層之頂部表面、該第一成核層之頂部表面、該第一阻障層之頂部表面、以及該第二介電層之頂部表面共平面。
  10. 如申請專利範圍第8項所述之導電結構，其中該第一溝渠係形成該第一介電層內，且該第一金屬層之頂部表面、該第一高阻抗層之頂部表面、該第一成核層之頂部表面、該第一阻障層之頂部表面、以及該第一介電層之頂部表面共平面。
  11. 如申請專利範圍第10項所述之導電結構，更包含： 一第二溝渠，形成於該第二介電層內； 一第二阻障層，形成於該第二溝渠內； 一第三成核層，形成於該第二阻障層上； 一第二金屬層，形成於該第二溝渠內之該第二阻障層上；以及 一第二高阻抗層，夾設於該第二阻障層與該第二金屬層之間。
  12. 一種包含導電結構之佈局結構，包含有： 一介電層，形成於一基底上；以及 一導電結構，形成於該介電層內，該導電結構更包含有： 一阻障層； 一金屬層，形成於該阻障層之內；以及 一高阻抗層，夾設於該阻障層與該金屬層之間。
  13. 如申請專利範圍第12項所述之該包含導電結構之佈局結構，更包含有一成核層，且該成核層夾設於該高阻抗層與該阻障層之間。
  14. 如申請專利範圍第12項所述之該包含導電結構之佈局結構，更包含有一成核層，且該成核層夾設於該高阻抗層與該金屬層之間。
  15. 如申請專利範圍第12項所述之該包含導電結構之佈局結構，其中該金屬層包含一金屬材料，該高阻抗層包含該金屬材料之金屬氮化物、金屬氧化物或金屬碳化物。
  16. 一種導電結構之製作方法，包含有： 提供一基底，該基底上形成有一介電層，且該介電層內形成有至少一溝渠； 於該溝渠內與該介電層上形成一阻障層； 於該阻障層上形成一第一成核層； 對該第一成核層表面進行一表面處理，以於該第一成核層之表面形成一高阻抗層； 於該溝渠內填入一金屬層；以及 進行一平坦化製程，以移除部份該金屬層並暴露出該高阻抗層。
  17. 如申請專利範圍第16項所述之導電結構之製作方法，其中該表面處理包含通入氮、氧或碳。
  18. 如申請專利範圍第17項所述之導電結構之製作方法，其中該金屬層包含有一金屬材料，該高阻抗層包含該金屬材料之金屬氮化物、金屬氧化物、或金屬碳化物。
  19. 如申請專利範圍第16項所述之導電結構之製作方法，更包含於該表面處理之後以及形成該金屬層之前更形成於一第二成核層。
  20. 如申請專利範圍第16項所述之導電結構之製作方法，更包含進行一回蝕刻製程，進行於該平坦化製程之後，該回蝕刻製程係移除部份該金屬層、部份該高阻抗層、部份該第一成核層、以及部份該阻障層，以暴露出該介電層。
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