TWI546919B - 半導體元件及其製造方法 - Google Patents

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王宇洋
詹森博
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台灣積體電路製造股份有限公司
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Description

半導體元件及其製造方法
本發明係有關於半導體元件，特別有關於在貫穿導通孔與電晶體的端子之間形成連接的半導體元件及其製造方法。
從積體電路發明至今，由於半導體元件例如電晶體、二極體、電阻器、電容器等在集成密度上持續的改進，以及半導體元件的特徵尺寸(critical dimension,CD)持續的縮減，半導體工業經歷了持續快速的成長。隨著半導體元件的特徵尺寸持續地縮減，電晶體的閘極、源極和汲極的尺寸也隨之減小，因此導致載子的數量減少，而載子的數量則決定了電晶體內的電流量。
在各種用於改善電晶體效能的技術中，其中一種方法為施加機械應力至電晶體的通道上，藉此增加載子的移動率並降低電阻，應變矽電晶體為應用此方法的結果。
另一方面，半導體元件在集成密度上的改善以及在特徵尺寸上的縮減，其本質上是屬於二維(two-dimensional：2D)的，被積體元件佔據的體積實質上是在半導體晶圓的表面。雖然在微影技術上令人注目的進步已經對二維積體電路的製造產生相當大的改進，但是在二維空間內可達成的集成密度 仍有其物理上的限制存在。
為了更進一步地增加電路密度，目前已經對三維(three dimensional：3D)積體電路進行了研究。在典型的三維積體電路製程中，將兩個晶粒接合在一起，並且在每一個晶粒與基底上的接觸墊之間形成電性連接，例如，其中一種方式包含將兩個晶粒的頂端互相接合，然後將堆疊的晶粒接合至載體基底上，並利用打線接合方式將每一個晶粒上的接觸墊電性耦接至載體基底上的接觸墊。
在三維積體電路中，可使用各種手段將兩個晶粒以頂端互相接合的方式接合在一起，例如可使用貫穿導通孔，貫穿導通孔可以是貫穿矽導通孔(through silicon vias,TSVs)或貫穿基底的導通孔，通常可藉由蝕刻出垂直的通孔貫穿基底，以及在通孔內填充導電材料例如銅而形成貫穿導通孔。
在一實施例中提供半導體元件，此半導體元件包括：電晶體的端子，由應變矽材形成，並且形成在基底內；第一接點位於端子之上並連接至端子，第一接點形成在基底之上的第一層間介電層內；貫穿導通孔穿過第一層間介電層延伸至基底內；以及第二接點位於第一接點和貫穿導通孔之上，第二接點連接至第一接點和貫穿導通孔，並且形成在第二層間介電層和接觸孔蝕刻停止層內，其中第二層間介電層位於接觸孔蝕刻停止層之上，並且接觸孔蝕刻停止層位於第一層間介電層之上。
在一實施例中提供半導體元件的製造方法，此方 法包括：使用應變矽材在基底內形成電晶體的端子；在基底之上形成第一層間介電層；在第一層間介電層內形成第一接點，其中第一接點位於端子之上並連接至端子；形成貫穿導通孔，穿過第一層間介電層延伸至基底內；在第一層間介電層之上形成接觸孔蝕刻停止層；在接觸孔蝕刻停止層之上形成第二層間介電層；以及在第二層間介電層和接觸孔蝕刻停止層內形成第二接點，其中第二接點位於第一接點和貫穿導通孔之上，並且連接至第一接點和貫穿導通孔。
在另一實施例中提供半導體元件，此半導體元件包括：電晶體的端子，由應變矽材形成，並且形成在基底內；第一接點位於端子之上並連接至端子，第一接點形成在基底之上的第一層間介電層內；電晶體的閘極形成在第一層間介電層內；貫穿導通孔，穿過第一層間介電層延伸至基底內；第二接點位於第一接點和貫穿導通孔之上，第二接點連接至第一接點和貫穿導通孔，並且形成在第二層間介電層和接觸孔蝕刻停止層內，其中第二層間介電層位於接觸孔蝕刻停止層之上，並且接觸孔蝕刻停止層位於第一層間介電層之上；第三接點位於閘極之上並連接至閘極，第三接點形成在第二層間介電層和接觸孔蝕刻停止層內；導通孔位於第三接點之上並連接至第三接點；以及第一金屬層的金屬接點，位於導通孔之上並連接至導通孔。
100‧‧‧電晶體
101‧‧‧基底
102‧‧‧井區
103‧‧‧端子
104‧‧‧電晶體的通道
105‧‧‧襯層
107‧‧‧阻障層
109‧‧‧淺溝槽隔絕區
111‧‧‧第一層間介電層
113‧‧‧接點
115‧‧‧閘極阻障層
117‧‧‧閘極電極
118‧‧‧閘極絕緣層
119‧‧‧接觸孔蝕刻停止層
121‧‧‧貫穿導通孔
123、125、127‧‧‧接點
129‧‧‧蝕刻停止層
131、141‧‧‧金屬層間介電層
133、143‧‧‧導通孔
135、145‧‧‧導線
為了讓本揭示的各種實施例之目的、特徵、及優點能更明 顯易懂，以下配合所附圖式作詳細說明如下：除非特別指出，否則在不同圖式中相對應的標號及符號通常與相對應的部件有關連，此外圖式繪製之目的在於清楚地顯示各種實施例的相關樣態，因此不需按比例繪製。
第1至5圖顯示依據一實施例，在應變矽電晶體與貫穿導通孔之間形成連接的製程之各中間階段的剖面示意圖。
以下詳述各實施例的製造與使用，然而，可以理解的是，本揭示提供了許多可應用的發明概念，其可以在各種不同的特定領域中實施，在此所討論的特定實施例僅用於說明製造與使用本揭示的特定方式，並非限定本揭示的範圍。在全部圖式與說明的實施例中，使用相似的標號來表示相似的元件。
在以下描述中所揭示的實施例是關於在形成三維積體電路所使用的貫穿矽導通孔與電路之應變矽電晶體的端子之間形成連接的概念，此連接的形成是藉由形成在基底之上的第一層間介電層內的接點，形成在第一層間介電層之上的接觸孔蝕刻停止層內的接點，以及形成在接觸孔蝕刻停止層之上的第二層間介電層內的接點而達成，而且上述這些層都位於第一金屬層間介電層和電晶體的第一金屬層下方。
如第1圖所示，提供基底101，基底101可以是電路、元件、晶粒或晶圓的一部份，基底101可包括例如摻雜或未摻雜的巨塊矽(bulk silicon)，或是絕緣層上的半導體(semiconductor-on-insulator,SOI)基底之主動層。絕緣層上的 半導體基底通常包括一層半導體材料，例如矽形成在絕緣層上，此絕緣層可以是在基底上提供的氧化埋層(buried oxide,BOX)或氧化矽層，基底通常為矽或玻璃基底，或者也可以使用其他的基底，例如多層或梯度變化(gradient)的基底，基底也可包括化合物半導體，例如砷化鎵基底，或是合金半導體，例如矽鍺基底。基底101具有可形成電晶體100和其他元件的正面，以及相對於此正面的背面。
在基底101內可形成複數個淺溝槽隔絕區(shallow trench isolations,STIs)109或其他隔絕結構，以隔絕元件區。可使用微影技術蝕刻基底101來形成淺溝槽隔絕區109的凹陷，微影技術通常包含沈積光阻材料，然後對光阻材料進行遮蔽、曝光以及顯影，在光阻遮罩圖案化之後，可進行蝕刻製程移除基底101不需要的部分。在一實施例中，基底101包括巨塊矽，蝕刻製程則可以是濕式或乾式、非等向性或等向性的蝕刻製程。之後在凹陷內填充介電材料，此介電材料例如為藉由任何氧化製程所形成的氧化物層，例如在包含氧化物、H2O、NO或前述之組合的氛圍中，進行濕式或乾式的熱氧化形成氧化物層，或者使用四乙氧基矽烷(tetra-ethyl-ortho-silicate,TEOS)和氧氣作為前驅物，藉由化學氣相沈積(chemical vapor deposition,CVD)技術形成氧化物層。之後可進行平坦化步驟，使得絕緣材料的表面與基底101的上表面平坦化，可使用例如習知的化學機械研磨(chemical mechanical polishing,CMP)製程完成平坦化步驟。
在兩個淺溝槽隔絕區109之間可形成井區102，並 且在井區102內可形成電晶體的源極和汲極，在第1圖中針對一個電晶體100僅顯示出一個井區102，然而在實際的元件中，針對多個電晶體可具有多個井區。在一實施例中，井區102可以是p型井區，以承接N型金屬氧化物半導體(NMOS)電晶體100的源極和汲極。另一方面，井區102可以是n型井區，以承接P型金屬氧化物半導體(PMOS)電晶體100的源極和汲極。在一實施例中，可進行高溫熱步驟，例如退火步驟，以驅動及活化在p型井區102或n型井區102內的摻雜物。舉例來說，在一實施例中，可植入p型離子，例如硼離子來形成井區102，植入的劑量約為1E12至約1E14原子/平方公分(atoms/cm2)，且植入的能量約為20Kev至約500KeV。在一實施例中，井區的深度可約為10,000Å至約30,000Å，且其寬度可約為3,000Å至約10,000Å，其他的實施例可使用不同的深度、寬度以及/或摻雜參數。
電晶體100的兩個端子(terminal)103可以在井區102內形成，這兩個端子103為電晶體100的源極和汲極，電晶體100可以是NMOS電晶體或PMOS電晶體，而介於兩個端子103之間的區域104則為電晶體100的通道。可先在井區102內蝕刻出用於端子103的凹陷，此凹陷的蝕刻可藉由乾式電漿蝕刻製程進行。在一實施例中，基底101為矽基底，而電漿蝕刻製程則可以使用氟化學品。在井區102內形成凹陷之後，可進行選擇性的磊晶成長，以形成端子103。端子103可以是電晶體100的源極或汲極，用在端子103的磊晶成長材料可以是晶格不匹配(lattice-mismatched)的半導體材料，其具有與基底101的材料不同的晶格係數，用於端子103的晶格不匹配材料也可以稱為 應變矽材(strained silicon material)。
在一實施例中，電晶體100為PMOS電晶體，並且用於端子103的晶格不匹配材料或應變矽材可以是組成為Si1-xGex的矽鍺，其中x可以在約0.1至約0.3的範圍內。在另一實施例中，電晶體100為NMOS電晶體，並且用於端子103的晶格不匹配材料或應變矽材可以是碳化矽(silicon carbon)或矽鍺碳化合物(silicon-germanium-carbon,Si1-x-yGexCy)，其中碳的莫耳分率y大於鍺的莫耳分率x的十分之一。在一實施例中，晶格不匹配材料例如矽鍺可使用二矽烷(disilane,Si2H6)和鍺烷(germane,GeH4)作為來源氣體，以化學氣相沈積方式成長，其使用的基底溫度為600至900℃，Si2H6分壓為30mPa，並且GeH4分壓為60mPa。此外，還可以使用其他方式來成長用於端子103的矽鍺或任何其他的應變矽材。
用於端子103的應變矽材為矽的一種形式，拉伸應變施加在矽晶格，使得應變矽晶格與其下方之矽材的晶格在尺寸上產生差異，其中端子是形成於下方之矽材上。在一實施例中，用於端子103的矽鍺晶格相較於用於基底101的純矽晶格間隔得更寬，隨著鍺的百分比增加，間隔變得更寬。由於在形成期間矽晶格係對齊較大的矽鍺晶格，因此在端子103的矽層形成伸張應變，使得矽原子互相拉開，結果相較於鬆弛的矽，在應變矽中載子的移動率顯著地增加，其對於電子的移動率可增加80%或80%以上，並且對於電洞跨越通道的移動率可增加20%或20%以上。
閘極絕緣層118可在基底101的表面上形成，可藉 由熱氧化方式成長閘極絕緣層118，或者藉由化學氣相沈積(CVD)方式沈積閘極絕緣層118。在一實施例中，閘極絕緣層118的厚度範圍可介於約3Å至約50Å之間。在一實施例中，針對由多晶矽材料形成的閘極，可使用氧化矽層作為閘極絕緣層。此外，閘極絕緣層118還可以是另一種材料，例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)。在一實施例中，閘極絕緣層118可以是具有介電常數大於約10的高介電層，並且可具有從約15至約25的介電常數。閘極絕緣層118的材料可選自於由氧化鉿(hafnium oxide,HfO)、氧化鉿矽(hafnium silicon oxide,HfSiO)、氮氧化鉿(hafnium oxide nitride,HfON)以及類似的材料所組成的群組。在另一實施例中，閘極絕緣層118可以由具有相對電容率(relative permittivity)大於約5的材料形成，此材料的例子包含氧化鋁(aluminum oxide)、氧化鑭(lanthanum oxide)、氧化鋯(zirconium oxide)或前述之組合。
可在閘極絕緣層118之上形成閘極電極117，閘極電極117的厚度範圍可介於約500Å至約2000Å之間。在一實施例中，閘極電極117可包括多晶矽；在另一實施例中，閘極電極可包括另一種材料，例如多晶矽鍺(polycrystalline silicon germanium)。此外，閘極電極117還可以是取代多晶矽閘極的金屬閘極。在一實施例中，金屬閘極電極117可包括鉿、鋯、鈦、鉭、鋁、前述之合金或前述之金屬碳化物，金屬碳化物可以是碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁或類似的材料。在另一實施例中，金屬閘極電極117可以由導電材料形成，例如金屬矽化物(如矽化鈦、矽化鈷、矽化鎳、矽化鉭)、金屬氮 化物(如氮化鈦、氮化鉭)、摻雜的多晶矽或多晶矽鍺，或是任何其他導電材料，此外，也可使用這些材料的組合。
接著可進行微影步驟，然後使用光阻遮罩作為蝕刻遮罩以進行蝕刻步驟，形成如第1圖所示之包括閘極絕緣層118和閘極電極117的閘極堆疊，蝕刻遮罩可包括抗反射塗佈(antireflective coating,BARC)硬遮罩層。
可在閘極電極117和閘極絕緣層118的側面上形成閘極阻障層(gate barriers)115，在一實施例中，可藉由化學氣相沈積(CVD)方式形成介電材料，例如氧化矽或氮化矽，接著對介電材料進行非等向性蝕刻，以形成閘極阻障115。在另一實施例中，閘極阻障115可以是複合的阻障層，包括介電襯層和阻障層主體，可藉由介電襯層材料例如氧化矽的沈積形成介電襯層，而阻障主體材料則例如為氮化矽，接著使用反應性離子蝕刻進行非等向性蝕刻，以形成閘極阻障115。在另一實施例中，襯層可以是氧化物，而阻障層主體則可以是氮化物。
可在基底101之上形成第一層間介電層(inter-layer dielectric,ILD)111，而上述閘極絕緣層118、閘極電極117和閘極阻障層115組成的閘極堆疊則可被容納在第一層間介電層111內。第一層間介電層111可包括低介電常數(k值小於約3.0)或超低介電常數(k值小於約2.5)材料，例如，第一層間介電層111的例子可包括氧化物、二氧化矽(SiO2)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、四乙氧基矽烷(tetraethoxysilane,TEOS)、旋轉塗佈玻璃(spin-on glass,SOG)、未摻雜的矽玻璃(undoped silicate glass,USG)、氟矽玻 璃(fluorinated silicate glass,FSG)、高密度電漿氧化物(high-density plasma(HDP)oxide)或電漿增強型四乙氧基矽烷(plasma-enhanced TEOS,PETEOS)，可進行平坦化製程，例如化學機械研磨(CMP)製程，將第一層間介電層111平坦化。
在第一層間介電層111內可形成複數個接點(contact)113，這些接點113可形成在端子103，亦即源極和汲極之上，接點113連接至端子103。可從第一層間介電層111的上表面蝕刻出凹陷至抵達端子103，然後可藉由例如化學氣相沈積(CVD)、原子層沈積(atomic layer deposition,ALD)、物理氣相沈積(physical vapor deposition,PVD)、熱氧化或前述之組合的方式，在凹陷的側壁之上沈積薄的阻障層(未繪出)，阻障層可包括氮化物或氮氧化物，例如氮化鈦、氮氧化鈦、氮化鉭、氮氧化鉭、氮化鎢、前述之組合，以及/或類似的材料，接著可在薄的阻障層之上以及凹陷內沈積導電材料，以形成接點113。導電材料可藉由電化學電鍍製程、CVD、ALD、PVD、前述之組合，以及/或類似的方式形成，導電材料可選自於由銅、鎢、鋁、銀、金、前述之組合，以及/或類似的材料所組成的群組。此外，接點也可以由化合物形成，包括半導體材料及金屬，例如鈷(Co)或鎳(Ni)。多餘的導電材料及阻障層可藉由例如CMP製程移除，藉此形成接點113與端子103連接。
可在兩個淺溝槽隔絕區(STIs)109之間以及第一層間介電層內形成貫穿導通孔(through via)121到達基底內，貫穿導通孔121可以是貫穿矽的導通孔、貫穿基底的導通孔，或是一些其他類型的貫穿導通孔。可藉由從第一層間介電層111的 上表面蝕刻出開口至基底101內而形成貫穿導通孔121，其中開口的深度範圍可約為10μm~300μm，並且貫穿導通孔121的寬度範圍可約為1μm~30μm。可在第一層間介電層111和基底101之上形成襯層105於開口內，以覆蓋開口的側壁和底部。襯層105可以是四乙氧基矽烷(TEOS)或氮化矽，或是任何合適的介電材料，可使用電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition,PECVD)製程形成襯層105，或者使用其他方法例如PVD或熱製程形成襯層105。可在襯層105之上沈積薄的阻障層107，其形成的方法例如為CVD、ALD、PVD、熱氧化或前述之組合，阻障層107可包括氮化物或氮氧化物，例如氮化鈦、氮氧化鈦、氮化鉭、氮氧化鉭、氮化鎢或前述之組合。
可在開口內，於薄的阻障層107之上沈積導電材料，以形成貫穿導通孔121，導電材料可藉由電化學電鍍製程、CVD、ALD、PVD或前述之組合形成，導電材料可選自於由銅、鎢、鋁、銀、金、前述之組合，以及/或類似的材料所組成的群組。多餘的導電材料及阻障層可藉由例如CMP製程移除，以形成如第1圖所示之貫穿導通孔121。
可使用貫穿導通孔121將兩個晶粒的頂端互相連接，並且貫穿導通孔121可電性連接至電性元件，例如電晶體100，或者可電性耦接至基底101正面上的外部電性連接。貫穿導通孔121可作為傳遞的貫穿導通孔，讓耦接至基底101正面的元件與耦接至基底101背面的元件進行電性傳遞，或者與不同晶粒的元件產生連接。
可在第一層間介電層111、接點113、閘極電極117及貫穿導通孔121之上形成接觸孔蝕刻停止層(contact etch stop layer,CESL)119，以作為高應力層。接觸孔蝕刻停止層119可由氮化矽、碳化矽、氧化矽或任何其他高應力材料披覆式地形成，此應力在本質上可以是壓縮或拉伸的，並且應力大小的範圍可為0.1至4GPa(giga-pascals)。接觸孔蝕刻停止層119可藉由化學氣相沈積(CVD)製程形成，此化學氣相沈積製程可以是習知的低壓化學氣相沈積(low-pressure CVD,LPCVD)或電漿增強型化學氣相沈積(PECVD)製程。施加在接觸孔蝕刻停止層上的應力會在半導體基底上的電晶體100之通道內產生拉伸或壓縮應變，以進一步改善載子移動率。
如第2圖所示，可在接觸孔蝕刻停止層119之上形成第二層間介電層(ILD)121，第二層間介電層121可包括低介電常數(k值小於約3.0)或超低介電常數(k值小於約2.5)材料。在一實施例中，第二層間介電層121可包括氧化物、二氧化矽(SiO2)、硼磷矽玻璃(BPSG)、四乙氧基矽烷(TEOS)、旋轉塗佈玻璃(SOG)、未摻雜的矽玻璃(USG)、氟矽玻璃(FSG)、高密度電漿(HDP)氧化物或電漿增強型四乙氧基矽烷(PETEOS)。可進行平坦化製程，例如化學機械研磨(CMP)製程，將第二層間介電層121平坦化。
如第2圖所示，可在第二層間介電層121和接觸孔蝕刻停止層119內形成接點123、125和127，可藉由微影技術沈積光阻層並將其圖案化，暴露出第二層間介電層121和接觸孔蝕刻停止層119對應至開口所需位置的部分，之後可使用非等 向性蝕刻製程對第二層間介電層121和接觸孔蝕刻停止層119進行蝕刻，以形成穿過第二層間介電層121和接觸孔蝕刻停止層119的開口。可用導電材料形成接點123、125和127，導電材料可選自於由銅、鎢、鋁、銀、金或前述之組合所組成的群組。可使用平坦化製程，例如化學機械研磨(CMP)製程，從第二層間介電層121上表面移除多餘的導電材料。
在一實施例中，接點127形成於接點113和貫穿導通孔121之上，接點127連接了貫穿導通孔121與第一層間介電層111內的一個接點113，並且更進一步連接至基底101內的端子103，因此，可以通過接觸孔蝕刻停止層119和第二層間介電層121內的接點127，以及第一層間介電層111內的接點113，在貫穿導通孔121與端子103之間形成電性連接，端子103可以是電晶體100的源極或汲極，接點125連接至閘極電極117，接點123連接至電晶體100的另一個端子103，接點125和接點123將電晶體的源極或汲極，以及電晶體的閘極連接至電路的其他部分，而接點127則連接至貫穿導通孔121，貫穿導通孔121可以更進一步地連接至其他晶粒的元件。
如第3圖所示，可在第二層間介電層121之上形成蝕刻停止層(etching stop layer,ESL)129，以覆蓋接點123、125和127。可藉由薄膜成長技術形成蝕刻停止層129，並且可由氧化物材料、氮化物材料或碳基鑽石(carbon-based diamond)材料製成蝕刻停止層129。例如，可藉由化學氣相沈積(CVD)製程形成蝕刻停止層129，此CVD製程可以是習知的低壓化學氣相沈積(LPCVD)或電漿增強型化學氣相沈積(PECVD)製程。
如第4圖所示，可在蝕刻停止層129之上形成第一金屬層M1，第一金屬層M1可包括導電線路層，導電線路層包括導線135和導通孔133，導線135和導通孔133在金屬層間介電層(inter-metal dielectric,IMD)131內形成，金屬層間介電層131位於蝕刻停止層129之上。導線135可由任何導電材料形成，導電材料可選自於由銅、鎢、鋁、銀、金、前述之組合，以及/或類似的材料所組成的群組。金屬層間介電層131可包括低介電常數或超低介電常數(extreme low dielectric constant,ELK)材料，例如氧化物、二氧化矽(SiO2)、硼磷矽玻璃(BPSG)、四乙氧基矽烷(TEOS)、旋轉塗佈玻璃(SOG)、未摻雜的矽玻璃(USG)、氟矽玻璃(FSG)、高密度電漿(HDP)氧化物或電漿增強型四乙氧基矽烷(PETEOS)。可進行平坦化製程，例如CMP製程，將金屬層間介電層131平坦化。導線135和導通孔133可使用例如電鍍及蝕刻製程形成，或者經由鑲嵌或雙鑲嵌(dual-damascene)製程形成，其在對應的介電層內蝕刻出開口，並且在開口內填充導電材料。
如第5圖所示，可在第一金屬層M1之上形成第二金屬層M2，第二金屬層M2可包括導電線路層，導電線路層包括導線145和導通孔143，導線145和導通孔143在金屬層間介電層(IMD)141內形成，金屬層間介電層141位於金屬層間介電層131之上。導線145可由任何導電材料形成，導電材料可選自於由銅、鎢、鋁、銀、金、前述之組合，以及/或類似的材料所組成的群組。金屬層間介電層141可包括低介電常數或超低介電常數(ELK)材料，例如氧化物、二氧化矽(SiO2)、硼磷矽玻璃 (BPSG)、四乙氧基矽烷(TEOS)、旋轉塗佈玻璃(SOG)、未摻雜的矽玻璃(USG)、氟矽玻璃(FSG)、高密度電漿(HDP)氧化物或電漿增強型四乙氧基矽烷(PETEOS)。可進行平坦化製程，例如CMP製程，將金屬層間介電層141平坦化。導線145和導通孔143可使用例如電鍍及蝕刻製程形成，或者經由鑲嵌或雙鑲嵌製程形成，其在對應的介電層內蝕刻出開口，並且在開口內填充導電材料。
一般而言，可進一步在第二金屬層M2之上形成更多的金屬化層M3-Mn，這些金屬化層M3-Mn包括導線和導通孔，以電性耦接個別的元件，並且這些具有導線和導通孔的金屬化層可在多層的金屬層間介電層內形成。在一實施例中，金屬化層M3-Mn可由銅形成。此外，也可以使用其他材料，例如鎢、鋁、金或類似的材料形成金屬化層M3-Mn。在這些金屬化層的頂端可形成具有外部接點的鈍態層(passivation layer)，外部接點可包含凸塊下金屬化(under-bump metallization,UBM)結構。
雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，在此技術領域中具有通常知識者當可瞭解，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
101‧‧‧基底
102‧‧‧井區
103‧‧‧端子
104‧‧‧電晶體的通道
105‧‧‧襯層
107‧‧‧阻障層
109‧‧‧淺溝槽隔絕區
111‧‧‧第一層間介電層
113‧‧‧接點
115‧‧‧閘極阻障層
117‧‧‧閘極電極
118‧‧‧閘極絕緣層
119‧‧‧接觸孔蝕刻停止層
121‧‧‧貫穿導通孔
123、125、127‧‧‧接點
129‧‧‧蝕刻停止層
131、141‧‧‧金屬層間介電層
133、143‧‧‧導通孔
135、145‧‧‧導線

Claims (10)

  1. 一種半導體元件，包括：一電晶體的一端子，由一應變矽材形成，並且形成在一基底內；一第一接點，位於該端子之上並連接至該端子，該第一接點形成在該基底之上的一第一層間介電層內；一貫穿導通孔，穿過該第一層間介電層延伸至該基底內；以及一第二接點，位於該第一接點和該貫穿導通孔之上，該第二接點連接至該第一接點和該貫穿導通孔，並且形成在一第二層間介電層和一接觸孔蝕刻停止層內，其中該第二層間介電層位於該接觸孔蝕刻停止層之上，並且該接觸孔蝕刻停止層位於該第一層間介電層之上。
  2. 如申請專利範圍第1項所述之半導體元件，更包括：該電晶體的一閘極，形成於該第一層間介電層內；一第三接點，位於該閘極之上並連接至該閘極，該第三接點形成在該第二層間介電層和該接觸孔蝕刻停止層內；一導通孔，位於該第三接點之上並連接至該第三接點；以及一第一金屬層的一金屬接點，位於該導通孔之上並連接至該導通孔。
  3. 如申請專利範圍第2項所述之半導體元件，更包括：一蝕刻停止層，位於該第二層間介電層之上，以及一第一金屬層間介電層，位於該蝕刻停止層之上，其中該導通孔 穿過該蝕刻停止層和該第一金屬層間介電層而接觸該第三接點。
  4. 如申請專利範圍第1項所述之半導體元件，其中該電晶體為一N型金屬氧化物半導體(NMOS)電晶體或一P型金屬氧化物半導體(PMOS)電晶體，該端子為該電晶體的一源極或一汲極。
  5. 如申請專利範圍第1項所述之半導體元件，其中該應變矽材包括矽鍺或矽鍺碳化合物。
  6. 如申請專利範圍第1項所述之半導體元件，其中該貫穿導通孔包括一襯層以及一阻障層圍繞該貫穿導通孔，且該貫穿導通孔穿過該第一層間介電層延伸至該基底內。
  7. 如申請專利範圍第1項所述之半導體元件，其中該第一層間介電層和該第二層間介電層包括一材料，該材料係選自於由氧化物、二氧化矽、硼磷矽玻璃、四乙氧基矽烷、旋轉塗佈玻璃、未摻雜的矽玻璃、氟矽玻璃、高密度電漿氧化物以及電漿增強型四乙氧基矽烷所組成的群組。
  8. 如申請專利範圍第1項所述之半導體元件，其中該接觸孔蝕刻停止層包括一材料，該材料係選自於由氮化矽、碳化矽、氧化矽以及其他高應力材料所組成的群組。
  9. 一種半導體元件的製造方法，包括：使用一應變矽材在一基底內形成一電晶體的一端子；在該基底之上形成一第一層間介電層；在該第一層間介電層內形成一第一接點，其中該第一接點位於該端子之上並連接至該端子； 形成一貫穿導通孔，穿過該第一層間介電層延伸至該基底內；在該第一層間介電層之上形成一接觸孔蝕刻停止層；在該接觸孔蝕刻停止層之上形成一第二層間介電層；以及在該第二層間介電層和該接觸孔蝕刻停止層內形成一第二接點，其中該第二接點位於該第一接點和該貫穿導通孔之上，並且連接至該第一接點和該貫穿導通孔。
  10. 如申請專利範圍第9項所述之半導體元件的製造方法，更包括：在該第一層間介電層內形成該電晶體的一閘極；在該第二層間介電層和該接觸孔蝕刻停止層內形成一第三接點，其中該第三接點位於該閘極之上，並且連接至該閘極；在該第三接點之上形成一導通孔，並且該導通孔連接至該第三接點；在該導通孔之上形成一第一金屬層的一金屬接點，並且該金屬接點連接至該導通孔；在該第二層間介電層之上形成一蝕刻停止層；以及在該蝕刻停止層之上形成一第一金屬層間介電層，其中該導通孔穿過該蝕刻停止層和該第一金屬層間介電層而接觸該第三接點。
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