KR20220120777A - 반도체 소자 및 적층형 반도체 칩 - Google Patents

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KR20220120777A
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contact
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etch stop
wiring
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싸오펑 딩
안정훈
최윤기
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 로직 셀 영역 및 연결 영역을 포함하는 기판; 상기 연결 영역 상의 더미 트랜지스터; 상기 더미 트랜지스터 상의 중간 연결 층, 상기 중간 연결 층은 상기 더미 트랜지스터와 전기적으로 연결되는 연결 패턴을 포함하고; 상기 중간 연결 층 상의 제1 금속 층; 상기 중간 연결 층과 상기 제1 금속 층 사이의 식각 정지막, 상기 식각 정지막은 상기 연결 패턴의 상면을 덮으며; 및 상기 제1 금속 층으로부터 상기 기판의 바닥면을 향해 연장되면서 상기 연결 영역을 관통하는 관통 콘택을 포함한다.

Description

반도체 소자 및 적층형 반도체 칩{Semiconductor device and stacked semiconductor chips}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 적층형 반도체 칩에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성 및 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 전기적 특성 및 신뢰성이 향상된 적층형 반도체 칩을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 로직 셀 영역 및 연결 영역을 포함하는 기판; 상기 연결 영역 상의 더미 트랜지스터; 상기 더미 트랜지스터 상의 중간 연결 층, 상기 중간 연결 층은 상기 더미 트랜지스터와 전기적으로 연결되는 연결 패턴을 포함하고; 상기 중간 연결 층 상의 제1 금속 층; 상기 중간 연결 층과 상기 제1 금속 층 사이의 식각 정지막, 상기 식각 정지막은 상기 연결 패턴의 상면을 덮으며; 및 상기 제1 금속 층으로부터 상기 기판의 바닥면을 향해 연장되면서 상기 연결 영역을 관통하는 관통 콘택을 포함할 수 있다. 상기 관통 콘택의 상부는 상기 식각 정지막 위로 돌출되고, 상기 제1 금속 층은 제1 배선, 제2 배선 및 상기 제2 배선 아래의 비아를 포함하며, 상기 비아는 상기 식각 정지막을 관통하여 상기 제2 배선과 상기 연결 패턴을 서로 연결하고, 상기 관통 콘택의 상면은 상기 제1 배선의 바닥면과 직접 접촉할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 로직 셀 영역 및 연결 영역을 포함하는 기판; 상기 연결 영역 상의 더미 트랜지스터; 상기 더미 트랜지스터 상의 중간 연결 층; 상기 중간 연결 층 상의 제1 금속 층; 상기 중간 연결 층과 상기 제1 금속 층 사이의 식각 정지막; 및 상기 제1 금속 층으로부터 상기 기판의 바닥면을 향해 연장되면서 상기 연결 영역을 관통하는 관통 콘택을 포함할 수 있다. 상기 관통 콘택의 상부는 상기 식각 정지막 위로 돌출되고, 상기 제1 금속 층은 제1 배선, 제2 배선 및 상기 제2 배선 아래의 비아를 포함하며, 상기 비아는 상기 식각 정지막을 관통하여 상기 제2 배선과 상기 중간 연결 층을 서로 연결하고, 상기 관통 콘택의 상면은 상기 제1 배선의 바닥면과 직접 접촉하며, 상기 비아의 상면은 상기 제2 배선의 바닥면과 직접 접촉하고, 상기 제1 배선의 상기 바닥면의 최저 레벨은 상기 제2 배선의 상기 바닥면의 최저 레벨보다 낮을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 로직 셀 영역 및 연결 영역을 포함하는 기판; 상기 로직 셀 영역 및 연결 영역 각각 상의 활성 패턴; 상기 활성 패턴의 하부 측벽을 덮는 소자 분리막, 상기 활성 패턴의 상부는 상기 소자 분리막 위로 돌출되고; 상기 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극의 일 측에 인접하는 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 활성 패턴의 상기 상부에 형성된 리세스를 채우고; 상기 게이트 전극 및 상기 소스/드레인 패턴 상의 중간 연결 층, 상기 중간 연결층은 상기 소스/드레인 패턴과 전기적으로 연결되는 활성 콘택, 및 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함하고; 상기 중간 연결 층 상의 제1 금속 층, 상기 제1 금속 층은 제1 배선, 제2 배선 및 상기 제2 배선과 상기 중간 연결 층을 전기적으로 연결하는 비아를 포함하며; 상기 중간 연결 층과 상기 제1 금속 층 사이의 식각 정지막; 상기 제1 금속 층으로부터 상기 기판의 바닥면을 향해 연장되면서 상기 연결 영역을 관통하는 관통 콘택, 상기 관통 콘택의 상부는 상기 식각 정지막 위로 돌출되고; 및 상기 식각 정지막 상에 제공되어, 상기 관통 콘택의 상기 상부를 덮는 보호 절연 패턴을 포함할 수 있다. 상기 관통 콘택의 상기 상부의 측벽은, 제1 상부 측벽 및 상기 제1 상부 측벽 상의 제2 상부 측벽을 포함하고, 상기 식각 정지막은 상기 제1 상부 측벽을 덮으며, 상기 보호 절연 패턴은 상기 제2 상부 측벽을 덮고, 상기 관통 콘택의 상면은 상기 제1 배선의 바닥면과 직접 접촉할 수 있다.
본 발명의 또 다른 개념에 따른, 적층형 반도체 칩은, 메모리 칩; 및 상기 메모리 칩 상에 적층된 로직 칩을 포함할 수 있다. 상기 로직 칩은: 집적 회로가 형성된 기판; 상기 기판 상의 금속 층; 및 상기 금속 층 아래에 제공되어 상기 기판을 관통하는 관통 콘택을 포함할 수 있다. 상기 관통 콘택은, 상기 메모리 칩의 금속 층과 연결되며, 상기 금속 층 중 최하부의 제1 금속 층은, 제1 배선, 제2 배선 및 상기 제2 배선 아래의 비아를 포함하고, 상기 관통 콘택의 상면은 상기 제1 배선의 바닥면과 직접 접촉하며, 상기 비아의 상면은 상기 제2 배선의 바닥면과 직접 접촉하고, 상기 제1 배선의 상기 바닥면의 최저 레벨은 상기 제2 배선의 상기 바닥면의 최저 레벨보다 낮을 수 있다.
본 발명에 따른 반도체 소자는, 기판을 관통하는 관통 콘택이 비아 없이 제1 금속 층의 배선과 직접 접촉하여 연결될 수 있다. 이로써, 관통 콘택과 배선 사이의 저항이 상대적으로 매우 작아질 수 있다. 또한, 관통 콘택과 배선 사이의 접촉면을 굴곡지게 형성함으로써, 접촉면의 면적이 커질 수 있다. 다시 말하면, 관통 콘택과 배선 사이의 저항이 더욱 작아질 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 전기적 특성이 향상될 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서, 평탄화 공정을 통해 관통 콘택 상에만 선택적으로 비아를 제거할 수 있다. 관통 콘택과 배선 사이에 비아가 형성되는 경우와 비교하여, 관통 콘택 상의 배선 형성 시 공정 마진이 향상될 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 도 1의 로직 셀 영역 및 연결 영역을 확대한 평면도이다.
도 3a 내지 도 3e는 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 4는 도 3d의 M 영역 및 N 영역을 확대한 단면도이다.
도 5, 도 7, 도 9 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6a, 도 8a, 도 10a 및 도 12a는 각각 도 5, 도 7, 도 9 및 도 11의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b, 도 10b 및 도 12b는 각각 도 5, 도 7, 도 9 및 도 11의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c, 도 10c 및 도 12c는 각각 도 5, 도 7, 도 9 및 도 11의 C-C'선에 따른 단면도들이다.
도 10d 및 도 12d는 각각 도 9 및 도 11의 D-D'선에 따른 단면도들이다.
도 13 내지 도 22는 본 발명의 실시예들에 따른 관통 콘택을 형성하는 방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 실시예들에 따른 적층형 반도체 칩을 설명하기 위한 단면도이다.
도 24는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 25a 내지 도 25e는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 26은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 2의 E-E'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1을 먼저 참조하면, 로직 칩(LGC)이 제공될 수 있다. 로직 칩(LGC)은 기판(100) 상의 로직 셀 영역들(LCR)을 포함할 수 있다. 일 예로, 로직 셀 영역들(LCR)은 제1 내지 제4 로직 셀 영역들(LCR1-LCR4)을 포함할 수 있다. 제1 내지 제4 로직 셀 영역들(LCR1-LCR4)은 기판(100) 상에 이차원적으로 배열될 수 있다. 로직 셀 영역들(LCR) 각각은, 로직 회로를 구성하는 로직 셀들(즉, 표준 셀들)이 배치되는 영역일 수 있다.
로직 칩(LGC)은, 로직 셀 영역들(LCR) 사이의 연결 영역(CNR)을 더 포함할 수 있다. 제1 내지 제4 로직 셀 영역들(LCR1-LCR4)은 연결 영역(CNR)의 주위를 둘러쌀 수 있다. 연결 영역(CNR)에 적어도 하나의 관통 콘택(TCT)이 제공될 수 있다.
도 2는 도 1의 로직 셀 영역 및 연결 영역을 확대한 평면도이다. 도 3a 내지 도 3e는 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
이하, 도 2 및 도 3a 내지 도 3d를 참조하여 로직 칩(LGC)의 로직 셀 영역(LCR)에 대해 먼저 상세히 설명한다. 로직 셀 영역(LCR)은 로직 회로를 구성하는 로직 셀(즉, 표준 셀)을 포함할 수 있다. 도 2에 도시된 로직 셀 영역(LCR)은 하나의 로직 셀을 예시한 것일 수 있다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 3c 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 3c를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 2 및 도 3a 내지 도 3d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 절연막(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 3c 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
활성 콘택(AC)은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속 질화막 또는 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 적어도 하나의 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 배치될 수 있다. 게이트 콘택(GC)은 제2 트렌치(TR2)를 채우는 소자 분리막(ST) 상에 배치될 수 있다.
게이트 콘택(GC)은 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 게이트 콘택(GC)의 도전 패턴(FM) 및 배리어 패턴(BM)은, 활성 콘택(AC)의 도전 패턴(FM) 및 배리어 패턴(BM)과 각각 동일할 수 있다.
제3 층간 절연막(130) 내에 연결 패턴들(CNP)이 제공될 수 있다. 연결 패턴들(CNP)은 활성 콘택들(AC) 및 게이트 콘택(GC) 상에 각각 제공될 수 있다. 연결 패턴들(CNP)은, 활성 및 게이트 콘택들(AC, GC)을 후술할 금속 층과 연결시킬 수 있다. 연결 패턴들(CNP)은, 활성 및 게이트 콘택들(AC, GC)과 금속 층 사이에 제공되어, 라우팅 자유도를 높일 수 있다. 예를 들어, 도 3c를 참조하면, 게이트 콘택(GC) 상의 연결 패턴(CNP)은, 게이트 콘택(GC)을 이와 수평적으로 오프셋된 배선(INL)과 연결시킬 수 있다. 본 발명의 다른 실시예로, 연결 패턴들(CNP)은 생략될 수도 있다. 도시되진 않았지만, 각각의 연결 패턴들(CNP)은 도전 패턴 및 배리어 패턴을 포함할 수 있다. 상기 도전 패턴은, 활성 콘택(AC)의 도전 패턴(FM)과 동일하거나 다른 금속을 포함할 수 있다.
제2 층간 절연막(120) 내의 활성 및 게이트 콘택들(AC, GC) 및 제3 층간 절연막(130) 내의 연결 패턴들(CNP)은 중간 연결 층(MCL)을 구성할 수 있다. 중간 연결 층(MCL)은 후술할 제1 금속 층(M1)을 기판(100) 상의 트랜지스터들과 전기적으로 연결시킬 수 있다. 중간 연결 층(MCL)은, 후술할 MOL(Middle of line) 공정으로 형성된 층일 수 있다.
제3 층간 절연막(130)과 제4 층간 절연막(140) 사이에 식각 정지막(ESL)이 개재될 수 있다. 예를 들어, 식각 정지막(ESL)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
제4 층간 절연막(140) 내에 제1 금속 층(M1)이 제공될 수 있다. 상기 제1 금속 층은 배선들(INL) 및 비아들(VI)을 포함할 수 있다. 배선들(INL)은 제4 층간 절연막(140)의 상부에 제공될 수 있고, 비아들(VI)은 제4 층간 절연막(140)의 하부에 제공될 수 있다. 비아들(VI)은 배선들(INL) 아래에 각각 제공될 수 있다.
예를 들어, 배선들(INL)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 배선들(INL)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다. 비아들(VI)은, 배선들(INL)과 연결 패턴들(CNP) 사이에 각각 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 비아들(VI) 각각은, 식각 정지막(ESL)을 관통하여 연결 패턴(CNP)의 상면과 접촉할 수 있다. 비아들(VI)은 중간 연결 층(MCL)에 접속하여, 배선들(INL)을 중간 연결 층(MCL)에 연결시킬 수 있다.
도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, 제2 금속 층, 제3 금속 층, 제4 금속 층 등)이 추가로 배치될 수 있다. 적층된 금속 층들은, 로직 셀들을 연결하는 라우팅 배선들을 포함할 수 있다.
이하, 도 2 및 도 3e를 참조하여 로직 칩(LGC)의 연결 영역(CNR)에 대해 상세히 설명한다. 연결 영역(CNR)은 적어도 하나의 더미 셀 영역(DMR) 및 적어도 하나의 관통 콘택(TCT)을 포함할 수 있다.
더미 셀 영역(DMR)은 앞서 설명한 로직 셀 영역(LCR)과 실질적으로 동일한 구조를 가질 수 있다. 다시 말하면, 더미 셀 영역(DMR)은 로직 셀 영역(LCR)과 같은 제1 활성 영역(PR), 제2 활성 영역(NR) 및 이들 상의 3차원 전계 효과 트랜지스터를 포함할 수 있다. 더미 셀 영역(DMR) 상에 활성 콘택들(AC), 게이트 콘택들(GC), 연결 패턴들(CNP) 및 제1 금속 층(M1)이 로직 셀 영역(LCR)과 동일하게 제공될 수 있다.
연결 영역(CNR)의 더미 셀 영역(DMR)은, 로직 셀 영역(LCR)과 달리 로직 회로를 구성하지 않는 더미일 수 있다. 즉, 더미 셀 영역(DMR) 상의 트랜지스터는 더미 트랜지스터일 수 있다. 더미 셀 영역(DMR)이 실질적으로 유효한 로직 셀로 기능하지 않는다 하여 더미 셀 영역(DMR)에 패턴을 전혀 형성하지 않을 경우, 로직 셀 영역들(LCR)을 형성하기 위한 포토리소그래피 공정에서 더미 셀 영역(DMR)의 패턴 밀도는 급격히 낮아질 수 있다. 이는, 포토리소그래피 공정의 공정 불량을 야기할 수 있다. 따라서, 더미 셀 영역(DMR) 상에 로직 셀 영역들(LCR)을 형성하기 위한 공정들이 동일하게 수행될 수 있다.
도 1을 다시 참조하면, 관통 콘택(TCT)은 로직 셀 영역들(LCR)과 소정의 거리만큼 이격되어 제공될 수 있다. 따라서 관통 콘택(TCT)은, 로직 셀 영역들(LCR)을 제외한 연결 영역(CNR)(즉, 더미 셀 영역(DMR))에만 선택적으로 제공될 수 있다.
도 2 및 도 3e를 다시 참조하면, 기판(100)의 상부에 제1 활성 패턴(AP1)을 제2 방향(D2)으로 양분하는 제3 트렌치(TR3)가 형성될 수 있다. 소자 분리막(ST)이 제3 트렌치(TR3)를 채울 수 있다.
제3 트렌치(TR3) 상에 관통 콘택(TCT)이 제공될 수 있다. 관통 콘택(TCT)은, 제3 트렌치(TR3)를 채우는 소자 분리막(ST) 및 그 아래의 기판(100)을 관통할 수 있다. 관통 콘택(TCT)은 제1 금속 층(M1) 내부로 연장될 수 있다.
관통 콘택(TCT)의 상면(TCTt)은, 제1 금속 층(M1)의 배선(INL)의 바닥면과 직접 연결될 수 있다. 관통 콘택(TCT)의 상면(TCTt)과 배선(INL) 사이에 비아(VI)는 생략될 수 있다. 즉, 관통 콘택(TCT)은 비아(VI) 없이 배선(INL)과 직접 연결될 수 있다. 관통 콘택(TCT)은, 제1 금속 층(M1)의 배선(INL)의 바닥면부터 기판(100)의 바닥면까지 수직적으로 연장될 수 있다.
기판(100)의 바닥면 상에 패시베이션 막(PAV)이 제공될 수 있다. 패시베이션 막(PAV)이 관통 콘택(TCT)의 노출된 하부를 감쌀 수 있다. 관통 콘택(TCT)의 상부는 식각 정지막(ESL)을 관통하여 식각 정지막(ESL) 위로 돌출될 수 있다. 관통 콘택(TCT)의 돌출된 상부를 덮는 보호 절연 패턴(PIP)이 제공될 수 있다. 구체적으로, 보호 절연 패턴(PIP)은 관통 콘택(TCT)의 상부 측벽(TCTu)을 덮을 수 있다. 보호 절연 패턴(PIP)은 SiN, SiCN 및 SiON 중 적어도 하나를 포함할 수 있다.
관통 콘택(TCT)의 상면(TCTt)은, 식각 정지막(ESL)의 상면(ESLt)보다 높을 수 있다. 관통 콘택(TCT)의 상면(TCTt)은, 제4 층간 절연막(140)의 바닥면과 상면 사이의 레벨에 위치할 수 있다. 관통 콘택(TCT)의 상면(TCTt)은, 비아(VI)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 보호 절연 패턴(PIP)은, 관통 콘택(TCT)에 인접하는 식각 정지막(ESL)의 상면을 부분적으로 덮을 수 있다. 보호 절연 패턴(PIP)은 식각 정지막(ESL)의 상면으로부터 배선(INL)의 바닥면까지 연장될 수 있다. 식각 정지막(ESL)은, 보호 절연 패턴(PIP) 아래에서 관통 콘택(TCT)의 상부 측벽(TCTu)의 적어도 일부를 덮을 수 있다.
관통 콘택(TCT)은, 도전 패턴(FM), 도전 패턴(FM)을 감싸는 배리어 패턴(BM) 및 절연 스페이서(SPC)를 포함할 수 있다. 도전 패턴(FM)은 수직적으로 연장되는 기둥 형태를 가질 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 외측벽을 감쌀 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 상면 및 바닥면을 노출시킬 수 있다. 절연 스페이서(SPC)는 배리어 패턴(BM)의 외측벽을 감쌀 수 있다.
도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 금속 질화막 또는 금속막/금속 질화막을 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
도 4는 도 3d의 M 영역 및 N 영역을 확대한 단면도이다. 도 4를 참조하면, 제1 금속 층(M1)의 비아(VI)는 제1 배리어 금속 패턴(BAP1) 및 제1 배리어 금속 패턴(BAP1) 상의 제1 금속 패턴(MEP1)을 포함할 수 있다. 제1 금속 층(M1)의 배선(INL)은 제2 배리어 금속 패턴(BAP2) 및 제2 배리어 금속 패턴(BAP2) 상의 제2 금속 패턴(MEP2)을 포함할 수 있다.
제1 및 제2 배리어 금속 패턴들(BAP1, BAP2) 각각은, 그에 대응하는 금속 패턴(MEP1, MEP2)과 제4 층간 절연막(140)간의 접착 특성(adhesion)을 향상시킬 수 있다. 제1 및 제2 배리어 금속 패턴들(BAP1, BAP2) 각각은, 그에 대응하는 금속 패턴(MEP1, MEP2)의 금속 성분이 제4 층간 절연막(140)으로 확산되는 것을 방지하는 배리어 역할을 수행할 수 있다. 제1 및 제2 배리어 금속 패턴들(BAP1, BAP2) 각각은, 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다.
제1 및 제2 금속 패턴들(MEP1, MEP2) 각각은, 구리(Cu), 알루미늄(Al), 루테늄(Ru), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), Aluminum binary alloy, Mo binary alloy, Ru binary alloy, Ni binary alloy 및 이들의 조합으로 이루어진 군에서 선택된 금속을 포함할 수 있다.
제1 금속 층(M1)의 비아(VI)와 배선(INL)은 각각 별개의 다마신 공정에 의해 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 비아(VI)와 배선(INL)은 싱글 다마신 공정을 통해 형성될 수 있다.
비아(VI)의 바닥면(VIb)은 중간 연결 층(MCL)의 상면, 다시 말하면 연결 패턴(CNP)의 상면과 접촉할 수 있다. 비아(VI)의 바닥면(VIb)은 식각 정지막(ESL)의 바닥면(ESLb)과 실질적으로 공면을 이룰 수 있다. 비아(VI)의 상면(VIt)은 배선(INL)의 바닥면(INLb)과 직접 접촉할 수 있다.
관통 콘택(TCT)의 상부 측벽(TCTu)은, 제1 상부 측벽(TCTu1) 및 제1 상부 측벽(TCTu1) 상의 제2 상부 측벽(TCTu2)을 포함할 수 있다. 식각 정지막(ESL)이 제1 상부 측벽(TCTu1)을 덮을 수 있다. 보호 절연 패턴(PIP)이 제2 상부 측벽(TCTu2)을 덮을 수 있다. 보호 절연 패턴(PIP)은 식각 정지막(ESL)의 상면(ESLt)으로부터 제2 상부 측벽(TCTu2)을 따라 제3 방향(D3)으로 연장될 수 있다.
관통 콘택(TCT)의 상면(TCTt)은 리세스될 수 있다. 관통 콘택(TCT)의 상면(TCTt)은 라운드질 수 있다. 관통 콘택(TCT)의 상면(TCTt)은, 후술할 평탄화 공정으로 디싱(dishing)을 유발시켜 리세스된 것일 수 있다. 관통 콘택(TCT) 상의 배선(INL)의 바닥면(INLb)은, 관통 콘택(TCT)의 리세스된 상면(TCTt)과 직접 접촉할 수 있다. 배선(INL)의 바닥면(INLb)은, 관통 콘택(TCT)의 리세스된 상면(TCTt)의 프로파일을 따라 볼록할 수 있다.
관통 콘택(TCT) 상의 배선(INL)의 바닥면(INLb)의 최저 레벨은 제1 레벨(LV1)에 위치할 수 있다. 한편, 비아(VI) 상의 배선(INL)의 바닥면(INLb)의 최저 레벨은 제2 레벨(LV2)에 위치할 수 있다. 제1 레벨(LV1)은 제2 레벨(LV2)보다 낮을 수 있다.
관통 콘택(TCT) 상의 배선(INL)은, 비아(VI) 없이 관통 콘택(TCT)의 상면(TCTt)과 직접 접촉하여 연결되므로, 관통 콘택(TCT)과 배선(INL) 사이의 저항이 상대적으로 매우 작아질 수 있다. 나아가, 관통 콘택(TCT)의 상면(TCTt)이 평평하지 않고 리세스되어 있으므로, 관통 콘택(TCT)의 상면(TCTt)과 배선(INL)의 바닥면(INLb) 사이의 접촉 면적이 커질 수 있다. 다시 말하면, 관통 콘택(TCT)과 배선(INL) 사이의 저항이 더욱 작아질 수 있다. 결과적으로, 본 발명에 따르면 관통 콘택(TCT)과 배선(INL) 사이의 저항이 매우 작아질 수 있고, 소자의 전기적 특성이 향상될 수 있다.
도 5, 도 7, 도 9 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6a, 도 8a, 도 10a 및 도 12a는 각각 도 5, 도 7, 도 9 및 도 11의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b, 도 10b 및 도 12b는 각각 도 5, 도 7, 도 9 및 도 11의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c, 도 10c 및 도 12c는 각각 도 5, 도 7, 도 9 및 도 11의 C-C'선에 따른 단면도들이다. 도 10d 및 도 12d는 각각 도 9 및 도 11의 D-D'선에 따른 단면도들이다.
도 5 및 도 6a 내지 도 6c를 참조하면, 로직 셀 영역(LCR) 및 연결 영역(CNR)을 갖는 기판(100)이 제공될 수 있다. 예를 들어, 로직 셀 영역(LCR)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다.
기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 로직 셀 영역(LCR) 및 연결 영역(CNR) 상에 형성될 수 있다. 구체적으로, 로직 셀 영역(LCR)의 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 로직 셀 영역(LCR)의 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다.
제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 제1 트렌치(TR1)는 제1 및 제2 활성 패턴들(AP1, AP2)과 평행하게 제2 방향(D2)으로 연장될 수 있다. 기판(100)을 패터닝하여, 로직 셀 영역(LCR)의 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제2 방향(D2)으로 연장될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100)을 패터닝하여, 연결 영역(CNR)을 가로지르는 제3 트렌치(TR3)가 형성될 수 있다. 제3 트렌치(TR3)는 제1 방향(D1)으로 연장될 수 있다. 이로써, 제3 트렌치(TR3)는 각각의 제1 및 제2 활성 패턴들(AP1, AP2)을 양분할 수 있다. 제3 트렌치(TR3)는 제2 트렌치(TR2)와 깊이가 같거나 또는 더 깊을 수 있다.
기판(100) 상에 제1 내지 제3 트렌치들(TR1, TR2, TR3)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 7 및 도 8a 내지 도 8c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스 영역들(RSR1)이 형성될 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 10c 참고).
제1 활성 패턴(AP1)의 제1 리세스 영역(RSR1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스 영역들(RSR2)이 형성될 수 있다. (도 10c 참고). 제2 활성 패턴(AP2)의 제2 리세스 영역(RSR2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 로직 셀 영역(LCR)뿐만 아니라 연결 영역(CNR)에도 동일하게 형성될 수 있다.
도 11 및 도 12a 내지 도 12d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 절연막(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
도 2 및 도 3a 내지 도 3e를 다시 참조하면, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 연결 패턴들(CNP)이 형성될 수 있다. 연결 패턴들(CNP)은 활성 콘택들(AC) 및 게이트 콘택(GC) 상에 각각 형성될 수 있다.
제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, 비아들(VI)을 다마신 공정으로 형성하는 것, 및 비아들(VI) 상에 배선들(INL)을 다마신 공정으로 형성하는 것을 포함할 수 있다.
제4 층간 절연막(140) 및 제1 금속 층(M1)을 형성하기 전에, 연결 영역(CNR)에 적어도 하나의 관통 콘택(TCT)이 형성될 수 있다. 활성 콘택들(AC), 게이트 콘택들(GC) 및 이들 상의 연결 패턴들(CNP)을 형성하는 공정은, MOL(Middle of line) 공정일 수 있다. 제1 금속 층(M1) 및 그 위의 추가적인 금속 층들을 형성하는 공정은, BEOL(Back end of line) 공정일 수 있다. 관통 콘택(TCT)은 MOL 공정과 BEOL 공정 사이에 형성될 수 있다.
도 13 내지 도 22는 본 발명의 실시예들에 따른 관통 콘택을 형성하는 방법을 설명하기 위한 단면도들이다. 이하, 도 13 내지 도 22를 참조하여 관통 콘택(TCT)을 형성하는 방법에 대해 상세히 설명한다.
도 13을 참조하면, MOL 공정이 완료된 후, 다시 말하면 중간 연결 층(MCL)을 형성한 후, 제3 층간 절연막(130) 상에 식각 정지막(ESL) 및 평탄화 정지막(CSL)이 순차적으로 형성될 수 있다. 평탄화 정지막(CSL)은, 후술할 평탄화 공정의 정지막으로서, SiN, SiCN 및 SiON 중 적어도 하나를 포함할 수 있다. 식각 정지막(ESL)은 평탄화 정지막(CSL)과 식각 선택성이 있는 물질을 포함할 수 있다. 예를 들어, 식각 정지막(ESL)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
도 14를 참조하면, 연결 영역(CNR)의 소자 분리막(ST) 상에 관통 홀(TRH)이 형성될 수 있다. 구체적으로, 평탄화 정지막(CSL) 상에 이방성 식각 공정을 수행하여, 제1 내지 제3 층간 절연막들(110, 120, 130) 및 소자 분리막(ST)을 관통하는 관통 홀(TRH)이 형성될 수 있다. 관통 홀(TRH)은 기판(100)의 바닥면을 향하여 연장되면서 기판(100)의 상부를 관통할 수 있다. 관통 홀(TRH)은 기판(100)을 완전히 관통하지 못할 수 있다.
도 15를 참조하면, 관통 홀(TRH)의 내측벽 상에 절연 스페이서(SPC)가 형성될 수 있다. 구체적으로, 절연 스페이서(SPC)를 형성하는 것은, 관통 홀(TRH) 내에 절연막을 콘포멀하게 형성하는 것, 및 상기 절연막을 이방성 식각하는 것을 포함할 수 있다.
관통 홀(TRH)을 채우는 배리어 막(BML) 및 도전 막(FML)이 순차적으로 형성될 수 있다. 배리어 막(BML)은 관통 홀(TRH) 내에 콘포멀하게 형성될 수 있다. 배리어 막(BML)은 금속 질화막 또는 금속막/금속 질화막을 포함할 수 있다. 도전 막(FML)은 관통 홀(TRH)을 완전히 채우도록 형성될 수 있다. 도전 막(FML)은 저저항 금속(예를 들어, 구리)을 포함할 수 있다.
도 16을 참조하면, 도전 막(FML) 상에 제1 평탄화 공정을 수행하여, 관통 콘택(TCT)이 형성될 수 있다. 상기 제1 평탄화 공정은, 평탄화 정지막(CSL)이 노출될 때까지 수행될 수 있다. 상기 제1 평탄화 공정을 통하여, 평탄화 정지막(CSL) 상의 배리어 막(BML) 및 도전 막(FML)이 완전히 제거될 수 있다.
관통 홀(TRH) 내에는 절연 스페이서(SPC), 배리어 패턴(BM) 및 도전 패턴(FM)이 잔류할 수 있다. 이들은 관통 콘택(TCT)을 구성할 수 있다. 상기 제1 평탄화 공정에 의해, 절연 스페이서(SPC)의 상면, 배리어 패턴(BM)의 상면, 도전 패턴(FM)의 상면 및 평탄화 정지막(CSL)의 상면이 모두 공면을 이룰 수 있다.
도 17을 참조하면, 평탄화 정지막(CSL) 및 관통 콘택(TCT) 상에 보호 절연막(PIL)이 형성될 수 있다. 보호 절연막(PIL)은 SiN, SiCN 및 SiON 중 적어도 하나를 포함할 수 있다. 일 예로, 보호 절연막(PIL)은 평탄화 정지막(CSL)과 동일한 물질을 포함할 수 있다.
관통 콘택(TCT)과 수직적으로 중첩되는 포토레지스트 패턴(PRP)이 형성될 수 있다. 포토레지스트 패턴(PRP)은, 관통 콘택(TCT) 상의 보호 절연막(PIL)의 일 영역을 선택적으로 덮으며, 보호 절연막(PIL)의 다른 영역을 노출할 수 있다.
도 18을 참조하면, 포토레지스트 패턴(PRP)을 식각 마스크로 보호 절연막(PIL) 및 평탄화 정지막(CSL)을 식각할 수 있다. 상기 식각 공정은 식각 정지막(ESL)이 노출될 때까지 수행될 수 있다. 상기 식각 공정 동안, 포토레지스트 패턴(PRP) 아래의 보호 절연막(PIL)의 일부 및 평탄화 정지막(CSL)의 일부가 식각되지 않을 수 있다. 잔류하는 보호 절연막(PIL)의 일부 및 평탄화 정지막(CSL)의 일부는, 보호 절연 패턴(PIP)을 구성할 수 있다. 보호 절연 패턴(PIP)은, 관통 콘택(TCT)의 상면 및 관통 콘택(TCT)의 상부 측벽을 덮을 수 있다. 보호 절연 패턴(PIP)은 관통 콘택(TCT)의 노출된 부분을 패시베이션 할 수 있다. 후속으로, 식각 정지막(ESL) 및 보호 절연 패턴(PIP) 상에 제4 층간 절연막(140)이 형성될 수 있다.
도 19를 참조하면, 제4 층간 절연막(140) 상에 패터닝 공정이 수행되어, 제4 층간 절연막(140)을 관통하는 비아 홀들(VIH)이 형성될 수 있다. 비아 홀들(VIH) 중 일부는 연결 패턴(CNP)의 상면을 노출할 수 있다. 비아 홀들(VIH) 중 다른 일부는 관통 콘택(TCT)의 상면을 노출할 수 있다. 제4 층간 절연막(140) 상에 비아 홀들(VIH)을 채우는 비아 도전 막(VIL)이 형성될 수 있다.
도 20을 참조하면, 비아 도전 막(VIL) 상에 제2 평탄화 공정을 수행하여, 비아들(VI)이 형성될 수 있다. 상기 제2 평탄화 공정은, 관통 콘택(TCT)의 상면이 노출될 때까지 수행될 수 있다. 상기 제2 평탄화 공정에 의하여, 앞서 도 4를 참조하여 설명한 바와 같이 관통 콘택(TCT)의 상면이 리세스될 수 있다.
상기 제2 평탄화 공정을 통하여, 관통 콘택(TCT) 상에는 비아(VI)가 존재하지 않을 수 있다. 상기 제2 평탄화 공정을 통하여, 보호 절연 패턴(PIP)은 관통 콘택(TCT)의 상부 측벽을 덮되 관통 콘택(TCT)의 상면은 덮지 않을 수 있다.
도 21을 참조하면, BEOL 공정이 수행되어 비아들(VI) 상에 배선들(INL)이 각각 형성될 수 있다. 배선들(INL) 중 적어도 하나는 관통 콘택(TCT)의 상면 상에 직접 형성될 수 있다. 즉, 배선들(INL) 중 적어도 하나는 관통 콘택(TCT)의 상면과 직접 접촉하도록 형성될 수 있다. 비아들(VI) 및 배선들(INL)은 제1 금속 층(M1)을 구성할 수 있다.
이후, 추가적인 BEOL 공정이 수행되어, 제1 금속 층(M1) 상에 추가적인 금속 층들(예를 들어, 제2 금속 층, 제3 금속 층, 제4 금속 층 등)이 형성될 수 있다.
도 22를 참조하면, BEOL 공정이 완료된 후, 기판(100)을 뒤집어 기판(100)의 바닥면(SBS) 상에 제3 평탄화 공정이 수행될 수 있다. 상기 제3 평탄화 공정을 통하여, 기판(100)이 얇아질 수 있다. 상기 제3 평탄화 공정은 관통 콘택(TCT)이 노출될 때까지 수행될 수 있다. 상기 제3 평탄화 공정을 통하여, 관통 콘택(TCT)의 도전 패턴(FM)이 기판(100)의 바닥면(SBS)을 통해 노출될 수 있다. 이후, 도 3e에 나타난 바와 같이 기판(100)의 바닥면(SBS)을 통해 노출된 관통 콘택(TCT) 상에 패시베이션 공정이 수행되어, 패시베이션 막(PAV)이 형성될 수 있다.
본 발명에 따른 관통 콘택(TCT)의 형성 방법은, 식각 정지막(ESL)과 평탄화 정지막(CSL)을 조합하여 공정 결함 없이 관통 콘택(TCT)을 안정적으로 형성할 수 있다. 특히, 식각 정지막(ESL)은 관통 콘택(TCT)을 형성하는 동안 그 아래의 연결 패턴들(CNP)을 보호할 수 있다. 나아가, 잔류하는 평탄화 정지막(CSL)을 활용하여 관통 콘택(TCT)의 상부를 보호하는 보호 절연 패턴(PIP)을 형성할 수 있다.
본 발명에 따른 관통 콘택(TCT)의 형성 방법은, 상술한 제2 평탄화 공정을 통하여 비아(VI) 없이 관통 콘택(TCT)과 배선(INL)이 서로 적접 연결될 수 있다. 관통 콘택(TCT)과 배선(INL) 사이에 비아(VI)이 형성되는 경우와 비교하여, 관통 콘택(TCT)과 배선(INL) 사이의 저항이 작아질 수 있다. 또한 공정 마진이 향상되어 반도체 소자의 신뢰성이 향상될 수 있다.
도 23은 본 발명의 실시예들에 따른 적층형 반도체 칩을 설명하기 위한 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2 및 도 3a 내지 도 3e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 23을 참조하면, 메모리 칩(MEC) 및 메모리 칩(MEC) 상에 적층된 로직 칩(LGC)이 제공될 수 있다. 도 18의 로직 칩(LGC)은, 앞서 도 1, 도 2 및 도 3a 내지 도 3e를 참조하여 설명한 로직 칩(LGC)일 수 있다. 로직 칩(LGC)은, 집적 회로가 형성된 기판(100) 및 기판(100) 상의 금속 층(ML)을 포함할 수 있다. 금속 층(ML)은 복수개의 금속 층들로서, 앞서 설명한 제1 금속 층(M1)을 포함할 수 있다. 로직 칩(LGC)은, 금속 층(ML)으로부터 아래로 연장되어 기판(100)을 관통하는 적어도 하나의 관통 콘택(TCT)을 포함할 수 있다.
메모리 칩(MEC)은, 로직 칩(LGC)과 유사하게, 메모리 셀들이 형성된 기판(100) 및 기판(100) 상의 금속 층(ML)을 포함할 수 있다. 예를 들어, 메모리 칩(MEC)은 DRAM 칩 또는 SRAM 칩일 수 있다. 메모리 칩(MEC)의 금속 층(ML)은, 관통 콘택(TCT)과 전기적으로 연결될 수 있다.
메모리 칩(MEC)과 로직 칩(LGC) 사이에 연결층(CNL)이 제공될 수 있다. 연결층(CNL)은 메모리 칩(MEC)과 로직 칩(LGC)을 서로 접착시킬 수 있다. 도시되진 않았지만, 연결층(CNL) 내에 연결 패드(예를 들어, 마이크로 범프 또는 구리 패드)가 제공되어, 로직 칩(LGC)의 관통 콘택(TCT)과 메모리 칩(MEC)의 금속 층(ML)을 서로 연결시킬 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 본 실시예에서는, 앞서 도 23을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 24를 참조하면, 패키지 기판(PKS) 상에 로직 칩(LGC) 및 로직 칩(LGC) 상에 적층된 메모리 스택(MES)을 포함할 수 있다. 예를 들어, 메모리 스택(MES)은 순차적으로 적층된 제1 내지 제3 메모리 칩들(MEC1, MEC2, MEC3)을 포함할 수 있다.
로직 칩(LGC)과 제1 메모리 칩(MEC1)은, 앞서 도 23을 참조하여 설명한 바와 같이, 로직 칩(LGC)의 기판(100)을 관통하는 적어도 하나의 관통 콘택(TCT)을 통해 서로 연결될 수 있다.
제1 메모리 칩(MEC1)을 관통하는 적어도 하나의 제1 관통 비아(TSV1)가 제공될 수 있다. 제2 메모리 칩(MEC2)을 관통하는 적어도 하나의 제2 관통 비아(TSV2)가 제공될 수 있다. 제1 관통 비아(TSV1) 및 제2 관통 비아(TSV2)를 통하여, 제1 내지 제3 메모리 칩들(MEC1, MEC2, MEC3)이 서로 연결될 수 있다. 최상부에 위치한 제3 메모리 칩(MEC3)은 관통 비아가 제공되지 않을 수 있다.
관통 콘택(TCT)과 제1 메모리 칩(MEC1) 사이, 제1 관통 비아(TSV1)와 제2 메모리 칩(MEC2) 사이, 및 제2 관통 비아(TSV2)와 제3 메모리 칩(MEC3) 사이에 각각 연결 패드(BP)가 제공될 수 있다.
패키지 기판(PKS)과 로직 칩(LGC)의 금속 층(ML) 사이에 이들을 전기적으로 연결시키는 연결 부재들(CM)이 제공될 수 있다.
본 실시예에 따르면, 로직 칩(LGC) 상에 메모리 스택(MES)이 제공되어, 이들이 관통 콘택(TCT), 제1 관통 비아(TSV1) 및 제2 관통 비아(TSV2)를 통해 서로 수직적으로 연결될 수 있다. 로직 칩(LGC)과 메모리 스택(MES)이 수직적으로 직접 연결되기 때문에, 이들 간의 신호 경로가 상대적으로 짧아질 수 있다. 따라서, 본 실시예에 따른 반도체 패키지는 고속으로 동작할 수 있다.
도 25a 내지 도 25e는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1, 도 2 및 도 3a 내지 도 3e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2 및 도 25a 내지 도 25e를 참조하면, 로직 셀 영역(LCR) 및 연결 영역(CNR)을 포함하는 기판(100)이 제공될 수 있다. 예를 들어, 로직 셀 영역(LCR)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 각각 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)을 포함할 수 있다. 구체적으로, 제1 채널 패턴(CH1)은 수직적으로 적층된 복수개의 제1 반도체 패턴들(SP1)을 포함할 수 있다. 적층된 제1 반도체 패턴들(SP1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 반도체 패턴들(SP1)은, 서로 수직적으로 중첩될 수 있다. 제2 채널 패턴(CH2)은 수직적으로 적층된 복수개의 제2 반도체 패턴들(SP2)을 포함할 수 있다. 적층된 제2 반도체 패턴들(SP2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 반도체 패턴들(SP2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 제1 채널 패턴(CH1)을 구성하는 적층된 제1 반도체 패턴들(SP1)이 개재될 수 있다. 적층된 제1 반도체 패턴들(SP1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 제2 채널 패턴(CH2)을 구성하는 적층된 제2 반도체 패턴들(SP2)이 개재될 수 있다. 적층된 제2 반도체 패턴들(SP2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
도 25c를 다시 참조하면, 게이트 전극(GE)은, 각각의 제1 및 제2 반도체 패턴들(SP1, SP2)을 둘러쌀 수 있다. 예를 들어, 게이트 전극(GE)은, 최상부의 제1 반도체 패턴(SP1)의 상면(TS), 적어도 하나의 측벽(SW), 및 바닥면(BS) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 반도체 패턴들(SP1, SP2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
도 2 및 도 25a 내지 도 25e를 다시 참조하면, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 각각의 제1 및 제2 반도체 패턴들(SP1, SP2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 절연막(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 절연막(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 활성 콘택들(AC) 및 게이트 콘택들(GC)에 대한 상세한 설명은, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 내에 연결 패턴들(CNP)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제1 금속 층(M1)이 제공될 수 있다.
연결 영역(CNR) 상에 관통 콘택(TCT)이 제공될 수 있다. 관통 콘택(TCT)은, 제3 트렌치(TR3)를 채우는 소자 분리막(ST) 및 그 아래의 기판(100)을 관통할 수 있다. 관통 콘택(TCT)은, 제1 금속 층(M1)의 배선(INL)부터 기판(100)의 바닥면까지 수직적으로 연장될 수 있다. 관통 콘택(TCT)에 대한 상세한 설명은, 앞서 도 2, 도 3e 및 도 4를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 26은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 2의 E-E'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2 및 도 3a 내지 도 3e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2 및 도 26을 참조하면, 관통 콘택(TCT)의 바닥면(TCTb)은 기판(100)의 바닥면(SBS)보다 더 높이 위치할 수 있다. 다시 말하면, 관통 콘택(TCT)의 바닥면(TCTb)은 기판(100)에 의해 덮일 수 있다. 관통 콘택(TCT)의 도전 패턴(FM)의 바닥면(FMb)과 기판(100) 사이에 배리어 패턴(BM) 및 절연 스페이서(SPC)가 개재될 수 있다. 배리어 패턴(BM)이 도전 패턴(FM)의 바닥면(FMb)을 직접 덮을 수 있다. 도전 패턴(FM)의 바닥면(FMb)을 덮는 배리어 패턴(BM)과 기판(100) 사이에 절연 스페이서(SPC)가 개재될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 로직 셀 영역 및 연결 영역을 포함하는 기판;
    상기 연결 영역 상의 더미 트랜지스터;
    상기 더미 트랜지스터 상의 중간 연결 층, 상기 중간 연결 층은 상기 더미 트랜지스터와 전기적으로 연결되는 연결 패턴을 포함하고;
    상기 중간 연결 층 상의 제1 금속 층;
    상기 중간 연결 층과 상기 제1 금속 층 사이의 식각 정지막, 상기 식각 정지막은 상기 연결 패턴의 상면을 덮으며; 및
    상기 제1 금속 층으로부터 상기 기판의 바닥면을 향해 연장되면서 상기 연결 영역을 관통하는 관통 콘택을 포함하되,
    상기 관통 콘택의 상부는 상기 식각 정지막 위로 돌출되고,
    상기 제1 금속 층은 제1 배선, 제2 배선 및 상기 제2 배선 아래의 비아를 포함하며,
    상기 비아는 상기 식각 정지막을 관통하여 상기 제2 배선과 상기 연결 패턴을 서로 연결하고,
    상기 관통 콘택의 상면은 상기 제1 배선의 바닥면과 직접 접촉하는 반도체 소자.
  2. 제1항에 있어서,
    상기 비아의 상면은 상기 제2 배선의 바닥면과 직접 접촉하고
    상기 제1 배선의 상기 바닥면의 최저 레벨은 상기 제2 배선의 상기 바닥면의 최저 레벨보다 낮은 반도체 소자.
  3. 제2항에 있어서,
    상기 관통 콘택의 상기 상면은 오목하게 리세스되고,
    상기 제1 배선의 상기 바닥면은, 상기 관통 콘택의 상기 상면에 대응하여 볼록한 프로파일을 갖는 반도체 소자.
  4. 제1항에 있어서,
    상기 식각 정지막 상에 제공되어, 상기 관통 콘택의 상기 상부를 덮는 보호 절연 패턴을 더 포함하되,
    상기 관통 콘택의 상기 상부의 측벽은, 제1 상부 측벽 및 상기 제1 상부 측벽 상의 제2 상부 측벽을 포함하고,
    상기 식각 정지막은 상기 제1 상부 측벽을 덮으며,
    상기 보호 절연 패턴은 상기 제2 상부 측벽을 덮는 반도체 소자.
  5. 제4항에 있어서,
    상기 보호 절연 패턴은, 상기 식각 정지막의 상면으로부터 상기 제2 상부 측벽을 따라 상기 제1 배선의 상기 바닥면까지 수직하게 연장되는 반도체 소자.
  6. 제4항에 있어서,
    상기 보호 절연 패턴은, 상기 관통 콘택에 인접하는 상기 식각 정지막의 상면을 부분적으로 덮는 반도체 소자.
  7. 제1항에 있어서,
    상기 식각 정지막의 바닥면은 상기 비아의 바닥면과 실질적으로 공면을 이루는 반도체 소자.
  8. 제1항에 있어서,
    상기 로직 셀 영역 상의 로직 트랜지스터를 더 포함하되,
    상기 로직 트랜지스터 및 상기 더미 트랜지스터 각각은 3차원 전계 효과 트랜지스터인 반도체 소자.
  9. 제1항에 있어서,
    상기 더미 트랜지스터는:
    상기 연결 영역 상의 활성 패턴;
    상기 활성 패턴을 양분하는 트렌치를 채우는 소자 분리막;
    상기 활성 패턴을 가로지르는 게이트 전극; 및
    상기 게이트 전극의 일 측에 인접하는 소스/드레인 패턴을 포함하고,
    상기 관통 콘택은 상기 소자 분리막을 관통하는 반도체 소자.
  10. 제1항에 있어서,
    상기 관통 콘택은:
    기둥 형태의 도전 패턴;
    상기 도전 패턴의 외측벽을 감싸는 배리어 패턴; 및
    상기 배리어 패턴의 외측벽을 감싸는 절연 스페이서를 포함하는 반도체 소자.
  11. 로직 셀 영역 및 연결 영역을 포함하는 기판;
    상기 연결 영역 상의 더미 트랜지스터;
    상기 더미 트랜지스터 상의 중간 연결 층;
    상기 중간 연결 층 상의 제1 금속 층;
    상기 중간 연결 층과 상기 제1 금속 층 사이의 식각 정지막; 및
    상기 제1 금속 층으로부터 상기 기판의 바닥면을 향해 연장되면서 상기 연결 영역을 관통하는 관통 콘택을 포함하되,
    상기 관통 콘택의 상부는 상기 식각 정지막 위로 돌출되고,
    상기 제1 금속 층은 제1 배선, 제2 배선 및 상기 제2 배선 아래의 비아를 포함하며,
    상기 비아는 상기 식각 정지막을 관통하여 상기 제2 배선과 상기 중간 연결 층을 서로 연결하고,
    상기 관통 콘택의 상면은 상기 제1 배선의 바닥면과 직접 접촉하며,
    상기 비아의 상면은 상기 제2 배선의 바닥면과 직접 접촉하고,
    상기 제1 배선의 상기 바닥면의 최저 레벨은 상기 제2 배선의 상기 바닥면의 최저 레벨보다 낮은 반도체 소자.
  12. 제11항에 있어서,
    상기 관통 콘택의 상기 상면은 오목하게 리세스되고,
    상기 제1 배선의 상기 바닥면은, 상기 관통 콘택의 상기 상면에 대응하여 볼록한 프로파일을 갖는 반도체 소자.
  13. 제11항에 있어서,
    상기 식각 정지막 상에 제공되어, 상기 관통 콘택의 상기 상부를 덮는 보호 절연 패턴을 더 포함하되,
    상기 관통 콘택의 상기 상부의 측벽은, 제1 상부 측벽 및 상기 제1 상부 측벽 상의 제2 상부 측벽을 포함하고,
    상기 식각 정지막은 상기 제1 상부 측벽을 덮으며,
    상기 보호 절연 패턴은 상기 제2 상부 측벽을 덮는 반도체 소자.
  14. 제13항에 있어서,
    상기 보호 절연 패턴은, 상기 식각 정지막의 상면으로부터 상기 제2 상부 측벽을 따라 상기 제1 배선의 상기 바닥면까지 수직하게 연장되는 반도체 소자.
  15. 제11항에 있어서,
    상기 중간 연결 층은:
    상기 더미 트랜지스터의 소스/드레인 패턴과 전기적으로 연결되는 활성 콘택; 및
    상기 더미 트랜지스터의 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함하는 반도체 소자.
  16. 로직 셀 영역 및 연결 영역을 포함하는 기판;
    상기 로직 셀 영역 및 연결 영역 각각 상의 활성 패턴;
    상기 활성 패턴의 하부 측벽을 덮는 소자 분리막, 상기 활성 패턴의 상부는 상기 소자 분리막 위로 돌출되고;
    상기 활성 패턴을 가로지르는 게이트 전극;
    상기 게이트 전극의 일 측에 인접하는 소스/드레인 패턴, 상기 소스/드레인 패턴은 상기 활성 패턴의 상기 상부에 형성된 리세스를 채우고;
    상기 게이트 전극 및 상기 소스/드레인 패턴 상의 중간 연결 층, 상기 중간 연결층은 상기 소스/드레인 패턴과 전기적으로 연결되는 활성 콘택, 및 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택을 포함하고;
    상기 중간 연결 층 상의 제1 금속 층, 상기 제1 금속 층은 제1 배선, 제2 배선 및 상기 제2 배선과 상기 중간 연결 층을 전기적으로 연결하는 비아를 포함하며;
    상기 중간 연결 층과 상기 제1 금속 층 사이의 식각 정지막;
    상기 제1 금속 층으로부터 상기 기판의 바닥면을 향해 연장되면서 상기 연결 영역을 관통하는 관통 콘택, 상기 관통 콘택의 상부는 상기 식각 정지막 위로 돌출되고; 및
    상기 식각 정지막 상에 제공되어, 상기 관통 콘택의 상기 상부를 덮는 보호 절연 패턴을 포함하되,
    상기 관통 콘택의 상기 상부의 측벽은, 제1 상부 측벽 및 상기 제1 상부 측벽 상의 제2 상부 측벽을 포함하고,
    상기 식각 정지막은 상기 제1 상부 측벽을 덮으며,
    상기 보호 절연 패턴은 상기 제2 상부 측벽을 덮고,
    상기 관통 콘택의 상면은 상기 제1 배선의 바닥면과 직접 접촉하는 반도체 소자.
  17. 제16항에 있어서,
    상기 비아의 상면은 상기 제2 배선의 바닥면과 직접 접촉하고
    상기 제1 배선의 상기 바닥면의 최저 레벨은 상기 제2 배선의 상기 바닥면의 최저 레벨보다 낮은 반도체 소자.
  18. 제16항에 있어서,
    상기 보호 절연 패턴은, 상기 식각 정지막의 상면으로부터 상기 제2 상부 측벽을 따라 상기 제1 배선의 상기 바닥면까지 수직하게 연장되는 반도체 소자.
  19. 제16항에 있어서,
    상기 보호 절연 패턴은, 상기 관통 콘택에 인접하는 상기 식각 정지막의 상면을 부분적으로 덮는 반도체 소자.
  20. 제16항에 있어서,
    상기 관통 콘택은, 상기 연결 영역 상의 상기 소자 분리막을 관통하는 반도체 소자.
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