CN114975358A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN114975358A
CN114975358A CN202111587859.3A CN202111587859A CN114975358A CN 114975358 A CN114975358 A CN 114975358A CN 202111587859 A CN202111587859 A CN 202111587859A CN 114975358 A CN114975358 A CN 114975358A
Authority
CN
China
Prior art keywords
layer
pattern
contact
etch stop
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111587859.3A
Other languages
English (en)
Inventor
丁少锋
安正勋
崔允基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114975358A publication Critical patent/CN114975358A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Nanotechnology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

本发明提供了一种半导体器件，该半导体器件包括：衬底，包括逻辑单元区和连接区；在连接区上的虚设晶体管；在虚设晶体管上的中间连接层，中间连接层包括电连接到虚设晶体管的连接图案；在中间连接层上的第一金属层；在中间连接层和一部分第一金属层之间的蚀刻停止层，蚀刻停止层覆盖连接图案的顶表面；以及穿透接触，从第一金属层朝衬底的底表面延伸并穿透连接区。

Description

半导体器件
技术领域
本公开涉及半导体器件，具体地，涉及包括场效应晶体管和半导体芯片的堆叠的半导体器件。
背景技术
半导体器件包括由金属氧化物半导体场效应晶体管(MOS-FET)构成的集成电路。为了满足对具有小的图案尺寸和减小的设计规则的半导体器件日益增长的需求，MOS-FET正在积极地按比例缩小。MOS-FET的按比例缩小可能导致半导体器件的操作性能劣化。正在进行各种研究以克服与半导体器件的按比例缩小相关的技术限制并实现高性能半导体器件。
发明内容
本发明构思的一些示例实施方式提供具有改善的电特性和可靠性特性的半导体器件。
本发明构思的一些示例实施方式提供具有电特性和可靠性特性的半导体芯片的堆叠。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：衬底，包括逻辑单元区和连接区；虚设晶体管，在连接区上；中间连接层，在虚设晶体管上，中间连接层包括电连接到虚设晶体管的连接图案；第一金属层，在中间连接层上；蚀刻停止层，在中间连接层和第一金属层的一部分之间，蚀刻停止层覆盖连接图案的顶表面；以及穿透接触，从第一金属层朝衬底的底表面延伸并穿透连接区。穿透接触的上部可以突出超过蚀刻停止层，第一金属层可以包括第一互连线、第二互连线和在第二互连线下方的通路。通路可以穿透蚀刻停止层并将第二互连线连接到连接图案，穿透接触的顶表面可以与第一互连线的底表面直接接触。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：衬底，包括逻辑单元区和连接区；虚设晶体管，在连接区上；中间连接层，在虚设晶体管上；第一金属层，在中间连接层上；蚀刻停止层，在中间连接层和第一金属层的一部分之间；以及穿透接触，从第一金属层朝衬底的底表面延伸并穿透连接区。穿透接触的上部可以突出超过蚀刻停止层，第一金属层可以包括第一互连线、第二互连线和在第二互连线下方的通路。通路可以穿透蚀刻停止层并将第二互连线连接到中间连接层。穿透接触的顶表面可以与第一互连线的底表面直接接触，通路的顶表面可以与第二互连线的底表面直接接触。第一互连线的底表面的最低水平可以低于第二互连线的底表面的最低水平。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：衬底，包括逻辑单元区和连接区；有源图案，在逻辑单元区和连接区中的每个上；器件隔离层，覆盖有源图案的下部侧表面，有源图案的上部突出超过器件隔离层；栅电极，与有源图案交叉；源极/漏极图案，与栅电极的侧部相邻，源极/漏极图案填充有源图案的上部中的凹陷；中间连接层，在栅电极和源极/漏极图案上，中间连接层包括电连接到源极/漏极图案的有源接触和电连接到栅电极的栅极接触；第一金属层，在中间连接层上，第一金属层包括第一互连线、第二互连线和将第二互连线电连接到中间连接层的通路；蚀刻停止层，在中间连接层和第一金属层的一部分之间；穿透接触，从第一金属层朝衬底的底表面延伸并穿透连接区，穿透接触的上部突出超过蚀刻停止层；以及保护绝缘图案，在蚀刻停止层上以覆盖穿透接触的上部。穿透接触的上部的侧表面可以包括第一上部侧表面和在第一上部侧表面上的第二上部侧表面。蚀刻停止层可以覆盖第一上部侧表面，保护绝缘图案可以覆盖第二上部侧表面。穿透接触的顶表面可以与第一互连线的底表面直接接触。
根据本发明构思的一些示例实施方式，一种半导体芯片的堆叠可以包括存储芯片和堆叠在存储芯片上的逻辑芯片。逻辑芯片可以包括其上形成集成电路的衬底、在衬底上的金属层以及在金属层下方并穿透衬底的穿透接触。穿透接触可以连接到存储芯片的金属层，并且存储芯片的金属层可以包括第一金属层，第一金属层可以是存储芯片的金属层中的最下层并且第一金属层包括第一互连线、第二互连线和在第二互连线下方的通路。穿透接触的顶表面可以与第一互连线的底表面直接接触，通路的顶表面可以与第二互连线的底表面直接接触。第一互连线的底表面的最低水平可以低于第二互连线的底表面的最低水平。
附图说明
一些示例实施方式将由以下结合附图进行的简要描述被更清楚地理解。附图体现了如这里描述的非限制性示例实施方式。
图1是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。
图2是示出图1的逻辑单元区和连接区的放大平面图。
图3A至图3E是分别沿着图2的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图。
图4是示出图3E的区域M和N的放大截面图。
图5、图7、图9和图11是示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的平面图。
图6A、图8A、图10A和图12A是分别沿着图5、图7、图9和图11的线A-A'截取的截面图。
图6B、图8B、图10B和图12B是分别沿着图5、图7、图9和图11的线B-B'截取的截面图。
图6C、图8C、图10C和图12C是分别沿着图5、图7、图9和图11的线C-C'截取的截面图。
图10D和图12D是分别沿着图9和图11的线D-D'截取的截面图。
图13至图22是示出根据本发明构思的一些示例实施方式的形成穿透接触的方法的截面图。
图23是示出根据本发明构思的一些示例实施方式的半导体芯片的堆叠的截面图。
图24是示出根据本发明构思的一些示例实施方式的半导体封装的截面图。
图25A至图25E是分别与沿着图2的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图相对应以示出根据本发明构思的一些示例实施方式的半导体器件的截面图。
图26是沿着图2的线E-E'截取以示出根据本发明构思的一些示例实施方式的半导体器件的截面图。
应注意，这些图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特征并且补充下面提供的书面描述。然而，这些图不是按比例绘制的，可能没有精确地反映任何给定示例实施方式的精确结构或性能特征，并且不应被解释为限定或限制由示例实施方式涵盖的值或属性的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和定位。在各个附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
具体实施方式
现在将参照附图更全面地描述本发明构思的示例实施方式，其中示例实施方式在附图中示出。
图1是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。
首先参照图1，可以提供逻辑芯片LGC。逻辑芯片LGC可以包括在衬底100上的逻辑单元区LCR。作为示例，逻辑单元区LCR可以包括第一至第四逻辑单元区LCR1-LCR4。第一至第四逻辑单元区LCR1-LCR4可以二维地布置在衬底100上。每个逻辑单元区LCR可以是其上设置构成逻辑电路的逻辑单元(例如，标准单元)的区域。
逻辑芯片LGC可以进一步包括在逻辑单元区LCR之间的连接区CNR。第一至第四逻辑单元区LCR1-LCR4可以被提供为围绕连接区CNR。至少一个穿透接触TCT可以被提供在连接区CNR中。
图2是示出图1的逻辑单元区和连接区的放大平面图。图3A至图3E是分别沿着图2的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图。
在下文中，将参照图2和图3A至图3D更详细地描述逻辑芯片LGC的逻辑单元区LCR。逻辑单元区LCR可以包括构成逻辑电路的逻辑单元(例如，标准单元)。图2所示的逻辑单元区LCR可以是单个逻辑单元的示例。
衬底100可以包括第一有源区PR和第二有源区NR。在一些示例实施方式中，第一有源区PR可以是PMOSFET区，第二有源区NR可以是NMOSFET区。衬底100可以是由硅、锗、硅锗、化合物半导体材料等形成的半导体衬底，或者可以是包括硅、锗、硅锗、化合物半导体材料等的半导体衬底。在一些示例实施方式中，衬底100可以是硅晶片。
第一有源区PR和第二有源区NR可以由形成在衬底100的上部中的第二沟槽TR2限定。第二沟槽TR2可以位于第一有源区PR和第二有源区NR之间。第一有源区PR和第二有源区NR可以在第一方向D1上彼此间隔开且第二沟槽TR2插置在其间。第一有源区PR和第二有源区NR中的每个可以在与第一方向D1不同的第二方向D2上延伸。
第一有源图案AP1和第二有源图案AP2可以分别提供在第一有源区PR和第二有源区NR上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸，并且可以彼此平行或基本上平行。第一有源图案AP1和第二有源图案AP2可以是衬底100的垂直突出部分。第一沟槽TR1可以被限定在第一有源图案AP1中的相邻的第一有源图案之间以及在第二有源图案AP2中的相邻的第二有源图案之间。第一沟槽TR1可以比第二沟槽TR2浅。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以由硅氧化物形成或包括硅氧化物。第一有源图案AP1和第二有源图案AP2的上部可以是垂直地延伸超过器件隔离层ST的突出图案(例如，见图3C)。第一有源图案AP1和第二有源图案AP2的上部中的每个可以像鳍一样地成形。器件隔离层ST可以不覆盖第一有源图案AP1和第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2的侧表面的下部。
第一源极/漏极图案SD1可以提供在第一有源图案AP1的上部中。第一源极/漏极图案SD1可以是第一导电类型(例如，p型)的杂质区。第一沟道图案CH1可以插置在一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以提供在第二有源图案AP2的上部中。第二源极/漏极图案SD2可以是第二导电类型(例如，n型)的杂质区。第二沟道图案CH2可以插置在一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。作为示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以具有与第一沟道图案CH1和第二沟道图案CH2的顶表面共面或基本上共面的顶表面。作为另一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以高于第一沟道图案CH1和第二沟道图案CH2的顶表面。
第一源极/漏极图案SD1可以包括具有比衬底100的晶格常数大的晶格常数的半导体材料(例如，SiGe)。因此，第一源极/漏极图案SD1可以对第一沟道图案CH1施加压应力。作为示例，第二源极/漏极图案SD2可以由与衬底100相同的半导体材料(例如，Si)形成，或者包括与衬底100相同的半导体材料(例如，Si)。
栅电极GE可以提供为与第一有源图案AP1和第二有源图案AP2交叉并在第一方向D1上延伸。栅电极GE可以在第二方向D2上以恒定的节距布置。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2垂直地重叠。每个栅电极GE可以提供为面对第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面和相反的侧表面。
返回参照图3C，栅电极GE可以提供在第一沟道图案CH1的第一顶表面TS1和第一沟道图案CH1的至少一个第一侧表面SW1上。栅电极GE可以提供在第二沟道图案CH2的第二顶表面TS2和第二沟道图案CH2的至少一个第二侧表面SW2上。换言之，一些示例实施方式的晶体管可以是其中栅电极GE被提供为三维地围绕沟道图案CH1和CH2的三维场效应晶体管(例如，FinFET)。
返回参照图2和图3A至图3D，一对栅极间隔物GS可以设置在每个栅电极GE的相反侧表面上。栅极间隔物GS可以沿着栅电极GE并在第一方向D1上延伸。栅极间隔物GS的顶表面可以高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与下面将描述的第一层间绝缘层110的顶表面共面或基本上共面。栅极间隔物GS可以由SiCN、SiCON和SiN中的至少一种形成，或者包括SiCN、SiCON和SiN中的至少一种。作为另一示例，栅极间隔物GS可以包括包含SiCN、SiCON和SiN中的至少两种的多层。
栅极盖图案GP可以提供在每个栅电极GE上。栅极盖图案GP可以沿着栅电极GE或在第一方向D1上延伸。栅极盖图案GP可以由相对于下面将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成，或者包括相对于下面将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极盖图案GP可以由SiON、SiCN、SiCON和SiN中的至少一种形成，或者包括SiON、SiCN、SiCON和SiN中的至少一种。
栅极绝缘层GI可以插置在栅电极GE和第一有源图案AP1之间以及在栅电极GE和第二有源图案AP2之间。栅极绝缘层GI可以沿着其上的栅电极GE的底表面延伸。作为示例，栅极绝缘层GI可以覆盖第一沟道图案CH1的第一顶表面TS1和第一侧表面SW1。栅极绝缘层GI可以覆盖第二沟道图案CH2的第二顶表面TS2和第二侧表面SW2。栅极绝缘层GI可以覆盖在栅电极GE下方的器件隔离层ST的顶表面(例如，见图3C)。
在一些示例实施方式中，栅极绝缘层GI可以由其介电常数高于硅氧化物层的介电常数的高k电介质材料形成，或者包括其介电常数高于硅氧化物层的介电常数的高k电介质材料。作为示例，高k电介质材料可以由以下至少一种形成或包括以下至少一种：铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐。
在一些示例实施方式中，半导体器件可以包括使用负电容器的负电容(NC)FET。例如，栅极绝缘层GI可以包括表现出铁电特性的铁电层和表现出顺电特性的顺电层。
铁电层可以具有负电容，顺电层可以具有正电容。在两个或更多个电容器串联连接并且每个电容器具有正电容的情况下，总电容可以减小到比每个电容器的电容小的值。相比之下，在串联连接的电容器中的至少一个具有负电容的情况下，串联连接的电容器的总电容可以具有正值并且可以大于每个电容的绝对值。
在具有负电容的铁电层和具有正电容的顺电层串联连接的情况下，串联连接的铁电层和顺电层的总电容可以增大。由于总电容的这种增大，包括铁电层和顺电层二者的晶体管在室温下可以具有小于约60mV/decade的亚阈值摆幅(SS)。
铁电层可以具有铁电特性。铁电层可以由例如以下至少一种形成或包括例如以下至少一种：铪氧化物、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物。这里，铪锆氧化物可以是掺有锆(Zr)的铪氧化物。或者，铪锆氧化物可以是由铪(Hf)、锆(Zr)和氧(O)组成的化合物。
铁电层可以进一步包括掺杂剂。例如，掺杂剂可以包括以下至少一种：铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)。铁电层中掺杂剂的种类可以取决于铁电层中包括的铁电材料而变化。
在铁电层包括铪氧化物的情况下，铁电层中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)、和钇(Y)中的至少一种。
在掺杂剂是铝(Al)的情况下，铁电层中铝的含量可以在从约3at％至约8at％(原子百分比)的范围内。这里，作为掺杂剂的铝的含量可以是铝原子的数量与铪原子和铝原子的数量之比。
在掺杂剂是硅(Si)的情况下，铁电层中硅的含量可以在从约2at％至约10at％的范围内。在掺杂剂是钇(Y)的情况下，铁电层中钇的含量可以在从约2at％至约10at％的范围内。在掺杂剂是钆(Gd)的情况下，铁电层中钆的含量可以在从约1at％至约7at％的范围内。在掺杂剂是锆(Zr)的情况下，铁电层中锆的含量可以在从约50at％至约80at％的范围内。
顺电层可以具有顺电特性。顺电层可以由例如硅氧化物和高k金属氧化物中的至少一种形成，或者包括例如硅氧化物和高k金属氧化物中的至少一种。可用作顺电层的金属氧化物可以包括例如铪氧化物、锆氧化物和铝氧化物中的至少一种，但本发明构思不限于这些示例。
铁电层和顺电层可以由相同的材料形成或者包括相同的材料。铁电层可以具有铁电特性，但顺电层可以不具有铁电特性。例如，在铁电层和顺电层包含铪氧化物的情况下，铁电层中的铪氧化物的晶体结构可以不同于顺电层中的铪氧化物的晶体结构。
当铁电层的厚度在特定范围内时，铁电层可以表现出铁电特性。在一些示例实施方式中，铁电层可以具有在从0.5至10nm范围内的厚度，但是本发明构思不限于该示例。因为与铁电特性的出现相关联的临界厚度取决于铁电材料的种类而变化，所以铁电层的厚度可以取决于铁电材料的种类而改变。
作为示例，栅极绝缘层GI可以包括单个铁电层。作为另一示例，栅极绝缘层GI可以包括彼此间隔开的多个铁电层。栅极绝缘层GI可以具有其中多个铁电层和多个顺电层交替堆叠的多层结构。
栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以提供在栅极绝缘层GI上并且在第一沟道图案CH1和第二沟道图案CH2附近。第一金属图案可以包括功函数金属，其可以用于调节晶体管的阈值电压。通过调节第一金属图案的厚度和成分，可以实现具有期望阈值电压的晶体管。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括选自由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)构成的组的至少一种金属材料以及氮(N)。第一金属图案可以进一步包括碳(C)。第一金属图案可以包括堆叠的多个功函数金属层。
第二金属图案可以包括其电阻低于第一金属图案的金属材料。例如，第二金属图案可以包括选自由钨(W)、铝(Al)、钛(Ti)和钽(Ta)构成的组的至少一种金属材料。
第一层间绝缘层110可以提供在衬底100上。第一层间绝缘层110可以覆盖栅极间隔物GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110的顶表面可以与栅极盖图案GP的顶表面和栅极间隔物GS的顶表面共面或基本上共面。第二层间绝缘层120可以提供在第一层间绝缘层110上以覆盖栅极盖图案GP。第三层间绝缘层130可以提供在第二层间绝缘层120上。第四层间绝缘层140可以提供在第三层间绝缘层130上。在一些示例实施方式中，第一至第四层间绝缘层110-140中的至少一个可以由硅氧化物形成或包括硅氧化物。
有源接触AC可以提供为穿透第一层间绝缘层110和第二层间绝缘层120并分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。每个有源接触AC可以提供在一对栅电极GE之间。
有源接触AC可以是自对准接触。例如，有源接触AC可以使用栅极盖图案GP和栅极间隔物GS通过自对准工艺形成。在一些示例实施方式中，有源接触AC可以覆盖栅极间隔物GS的侧表面的至少一部分。尽管未示出，但是有源接触AC可以提供为覆盖栅极盖图案GP的顶表面的一部分。
硅化物图案SC可以插置在有源接触AC和第一源极/漏极图案SD1之间以及在有源接触AC和第二源极/漏极图案SD2之间。有源接触AC可以通过硅化物图案SC电连接到源极/漏极图案SD1或SD2。硅化物图案SC可以由金属硅化物材料(例如，钛硅化物、钽硅化物、钨硅化物、镍硅化物或钴硅化物)中的至少一种形成，或者包括金属硅化物材料(例如，钛硅化物、钽硅化物、钨硅化物、镍硅化物或钴硅化物)中的至少一种。
有源接触AC可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以由铝、铜、钨、钼和钴中的至少一种金属形成，或者包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案BM可以覆盖导电图案FM的侧表面和底表面。阻挡图案BM可以包括金属氮化物层，或者可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴和铂中的至少一种形成，或者包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以由钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、镍氮化物(NiN)、钴氮化物(CoN)和铂氮化物(PtN)中的至少一种形成，或者包括钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、镍氮化物(NiN)、钴氮化物(CoN)和铂氮化物(PtN)中的至少一种。
至少一个栅极接触GC可以提供为穿透第二层间绝缘层120和栅极盖图案GP并电连接到栅电极GE。当在平面图中观察时，栅极接触GC可以设置在第一有源区PR和第二有源区NR之间。栅极接触GC可以设置在填充第二沟槽TR2的器件隔离层ST上。
栅极接触GC可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。栅极接触GC的导电图案FM和阻挡图案BM可以被提供为分别具有与有源接触AC的导电图案FM和阻挡图案BM基本相同的特征。
连接图案CNP可以提供在第三层间绝缘层130中。连接图案CNP可以分别提供在有源接触AC和栅极接触GC上。连接图案CNP可以将有源接触AC和栅极接触GC连接到下面将描述的金属层。连接图案CNP可以提供在有源接触AC和栅极接触GC与金属层之间，在这种情况下，可以提高构造布线结构的自由度。例如，参照图3C，栅极接触GC上的连接图案CNP可以用于将栅极接触GC连接到从其水平偏移的互连线INL。在一些示例实施方式中，可以省略连接图案CNP。尽管未示出，但是每个连接图案CNP可以包括导电图案和阻挡图案。导电图案可以由与有源接触AC的导电图案FM相同或不同的金属材料形成，或者包括与有源接触AC的导电图案FM相同或不同的金属材料。
第二层间绝缘层120中的有源接触AC和栅极接触GC以及第三层间绝缘层130中的连接图案CNP可以构成中间连接层MCL。中间连接层MCL可以将下面将被描述的第一金属层M1电连接到衬底100上的晶体管。中间连接层MCL可以是由下面将描述的中段工序(MOL)工艺形成的层。
蚀刻停止层ESL可以插置在第三层间绝缘层130和第四层间绝缘层140之间。例如，蚀刻停止层ESL可以包括硅氮化物层或硅氧化物层。
第一金属层M1可以提供在第四层间绝缘层140中。第一金属层可以包括互连线INL和通路VI。互连线INL可以提供在第四层间绝缘层140的上部中，通路VI可以提供在第四层间绝缘层140的下部中。通路VI可以分别提供在互连线INL下方。
例如，互连线INL可以在第二方向D2上延伸以彼此平行或基本上平行。互连线INL可以在第一方向D1上以恒定的节距布置。通路VI可以分别插置在互连线INL和连接图案CNP之间以将它们彼此电连接。每个通路VI可以提供为穿透蚀刻停止层ESL并与连接图案CNP的顶表面接触。通路VI可以联接到中间连接层MCL以将互连线INL连接到中间连接层MCL。
尽管未示出，但是其他金属层(例如，第二金属层、第三金属层、第四金属层等)可以附加地堆叠在第四层间绝缘层140上。堆叠的金属层可以包括将逻辑单元彼此连接的布线互连线。
在下文中，将参照图2和图3E更详细地描述逻辑芯片LGC的连接区CNR。连接区CNR可以包括至少一个虚设单元区DMR和至少一个穿透接触TCT。
虚设单元区DMR可以具有与上述逻辑单元区LCR基本相同的结构。换言之，像逻辑单元区LCR一样，虚设单元区DMR可以包括第一有源区PR、第二有源区NR和其上的三维场效应晶体管。有源接触AC、栅极接触GC、连接图案CNP和第一金属层M1可以以与逻辑单元区LCR上的有源接触AC、栅极接触GC、连接图案CNP和第一金属层M1相同的方式提供在虚设单元区DMR上。
然而，与逻辑单元区LCR不同，连接区CNR的虚设单元区DMR可以是不用于构成逻辑电路的虚设。也就是，虚设单元区DMR上的晶体管可以是虚设晶体管。在虚设单元区DMR上不形成任何图案的情况下，虚设单元区DMR在用于形成逻辑单元区LCR的光刻工艺期间可能具有非常低的图案密度，尽管虚设单元区DMR不用作实质上有效的逻辑单元。在这种情况下，在光刻工艺中可能出现工艺故障。因此，可以以相同的方式对虚设单元区DMR执行用于形成逻辑单元区LCR的工艺。
返回参照图1，穿透接触TCT可以提供在与逻辑单元区LCR间隔开特定距离的区域处。因此，穿透接触TCT可以选择性地提供在除了逻辑单元区LCR以外的连接区CNR(例如，虚设单元区DMR)中。
返回参照图2和图3E，第三沟槽TR3可以形成在衬底100的上部中以在第二方向D2上二等分第一有源图案AP1。器件隔离层ST可以填充第三沟槽TR3。
穿透接触TCT可以提供在第三沟槽TR3上。穿透接触TCT可以穿透填充第三沟槽TR3的器件隔离层ST及其下方的衬底100。在一些示例实施方式中，穿透接触TCT可以延伸到第一金属层M1中。
穿透接触TCT的顶表面TCTt可以直接连接到第一金属层M1的互连线INL的底表面。在穿透接触TCT的顶表面TCTt和互连线INL之间可以不存在通路VI。换言之，穿透接触TCT可以在没有通路VI的情况下直接连接到互连线INL。穿透接触TCT可以从第一金属层M1的互连线INL的底表面垂直地延伸到衬底100的底表面。
钝化层PAV可以提供在衬底100的底表面上。钝化层PAV可以包围穿透接触TCT的暴露的下部。穿透接触TCT的上部可以穿透蚀刻停止层ESL，并且可以突出超过蚀刻停止层ESL。保护绝缘图案PIP可以形成为覆盖穿透接触TCT的突出的上部。详细地，保护绝缘图案PIP可以覆盖穿透接触TCT的上部侧表面TCTu。保护绝缘图案PIP可以由SiN、SiCN和SiON中的至少一种形成，或者包括SiN、SiCN和SiON中的至少一种。
穿透接触TCT的顶表面TCTt可以高于蚀刻停止层ESL的顶表面ESLt。穿透接触TCT的顶表面TCTt可以位于第四层间绝缘层140的底表面和顶表面之间的水平处。穿透接触TCT的顶表面TCTt可以位于与通路VI的顶表面基本相同的水平处。保护绝缘图案PIP可以部分地覆盖与穿透接触TCT相邻的蚀刻停止层ESL的顶表面。保护绝缘图案PIP可以从蚀刻停止层ESL的顶表面延伸到互连线INL的底表面。保护绝缘图案PIP下方的蚀刻停止层ESL可以覆盖穿透接触TCT的上部侧表面TCTu的至少一部分。
穿透接触TCT可以包括导电图案FM以及提供为围绕导电图案FM的阻挡图案BM和绝缘间隔物SPC。导电图案FM可以像垂直延伸的柱一样地成形。阻挡图案BM可以提供为覆盖或包围导电图案FM的外部侧表面。阻挡图案BM可以暴露导电图案FM的顶表面和底表面。绝缘间隔物SPC可以提供为覆盖或包围阻挡图案BM的外部侧表面。
导电图案FM可以由铝、铜、钨、钼和钴中的至少一种金属形成，或者包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案BM可以包括金属氮化物层，或者可以包括金属层和金属氮化物层。金属氮化物层可以由以下至少一种形成或包括以下至少一种：钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、镍氮化物(NiN)、钴氮化物(CoN)和铂氮化物(PtN)。
图4是示出图3E的区域M和N的放大截面图。参照图4，第一金属层M1的通路VI可以包括第一阻挡金属图案BAP1和在第一阻挡金属图案BAP1上的第一金属图案MEP1。第一金属层M1的互连线INL可以包括第二阻挡金属图案BAP2和在第二阻挡金属图案BAP2上的第二金属图案MEP2。
第一阻挡金属图案BAP1和第二阻挡金属图案BAP2中的每个可以被配置为提高金属图案MEP1和MEP2中的对应一个与第四层间绝缘层140之间的粘附特性。第一阻挡金属图案BAP1和第二阻挡金属图案BAP2中的每个可以用作防止或减少金属图案MEP1和MEP2中的相对应一个中的金属元素扩散到第四层间绝缘层140中的阻挡物。第一阻挡金属图案BAP1和第二阻挡金属图案BAP2中的每个可以由以下至少一种形成或包括以下至少一种：钽氮化物(TaN)、钛氮化物(TiN)、钽氧化物(TaO)、钛氧化物(TiO)、锰氮化物(MnN)和锰氧化物(MnO)。
在一些示例实施方式中，第一金属图案MEP1和第二金属图案MEP2中的每个可以由选自由以下组成的组的金属材料形成或者包括选自由以下组成的组的金属材料：铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钨(W)、钼(Mo)、Al二元合金、Mo二元合金、Ru二元合金、Ni二元合金及其组合。
第一金属层M1的通路VI和互连线INL可以通过各自的镶嵌工艺形成。例如，第一金属层M1的通路VI和互连线INL可以通过各自的单镶嵌工艺独立形成。
通路VI的底表面VIb可以与中间连接层MCL的顶表面(例如，连接图案CNP的顶表面)接触。通路VI的底表面VIb可以与蚀刻停止层ESL的底表面ESLb共面或基本上共面。通路VI的顶表面VIt可以与互连线INL的底表面INLb直接接触。
穿透接触TCT的上部侧表面TCTu可以包括第一上部侧表面TCTu1和在第一上部侧表面TCTu1上的第二上部侧表面TCTu2。蚀刻停止层ESL可以覆盖第一上部侧表面TCTu1。保护绝缘图案PIP可以覆盖第二上部侧表面TCTu2。保护绝缘图案PIP可以在第三方向D3上沿着第二上部侧表面TCTu2从蚀刻停止层ESL的顶表面ESLt延伸。
穿透接触TCT的顶表面TCTt可以是凹陷的。穿透接触TCT的顶表面TCTt可以具有圆化形状。穿透接触TCT的顶表面TCTt可以通过由下面将描述的平坦化工艺引起的碟化(dishing)现象而凹陷。穿透接触TCT上的互连线INL的底表面INLb可以与穿透接触TCT的凹陷的顶表面TCTt直接接触。由于穿透接触TCT的顶表面TCTt的凹陷轮廓，互连线INL的底表面INLb可以具有向下凸起的形状。
穿透接触TCT上的互连线INL的底表面INLb的最低水平可以位于第一水平LV1处。相比之下，通路VI上的互连线INL的底表面INLb的最低水平可以位于第二水平LV2处。在一些示例实施方式中，第一水平LV1可以低于第二水平LV2。
因为穿透接触TCT上的互连线INL在没有通路VI的情况下直接连接到穿透接触TCT的顶表面TCTt，所以穿透接触TCT和互连线INL之间的电阻可以降低到相对非常小的值。此外，因为穿透接触TCT的顶表面TCTt具有非平坦(例如，凹陷)形状，所以穿透接触TCT的顶表面TCTt和互连线INL的底表面INLb之间的接触面积可以增大。这可以使得有可能进一步减小穿透接触TCT和互连线INL之间的电阻。换言之，根据本发明构思的一些示例实施方式，可以将穿透接触TCT和互连线INL之间的电阻减小到非常小的值并改善半导体器件的电特性。
图5、图7、图9和图11是示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的平面图。图6A、图8A、图10A和图12A分别是沿着图5、图7、图9和图11的线A-A'截取的截面图。图6B、图8B、图10B和图12B分别是沿着图5、图7、图9和图11的线B-B'截取的截面图。图6C、图8C、图10C和图12C分别是沿着图5、图7、图9和图11的线C-C'截取的截面图。图10D和图12D分别是沿着图9和图11的线D-D'截取的截面图。
参照图5和图6A至图6C，可以提供具有逻辑单元区LCR和连接区CNR的衬底100。这里，逻辑单元区LCR可以包括第一有源区PR和第二有源区NR。
可以图案化衬底100以形成第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以形成在逻辑单元区LCR和连接区CNR上。详细地，第一有源图案AP1可以形成在逻辑单元区LCR的第一有源区PR上，第二有源图案AP2可以形成在逻辑单元区LCR的第二有源区NR上。
第一沟槽TR1可以形成在第一有源图案AP1之间以及在第二有源图案AP2之间。第一沟槽TR1可以平行于或基本上平行于第一有源图案AP1和第二有源图案AP2在第二方向D2上延伸。可以图案化衬底100以在逻辑单元区LCR的第一有源区PR和第二有源区NR之间形成第二沟槽TR2。第二沟槽TR2可以在第二方向D2上延伸。第二沟槽TR2可以形成为比第一沟槽TR1深。换言之，第二沟槽TR2可以具有比第一沟槽TR1的底表面低的底表面。
可以图案化衬底100以形成与跨越连接区CNR的第三沟槽TR3。第三沟槽TR3可以在第一方向D1上延伸。因此，第一有源图案AP1和第二有源图案AP2中的每个可以被第三沟槽TR3二等分。第三沟槽TR3可以形成为具有等于或基本上等于或大于第二沟槽TR2的深度的深度。换言之，第三沟槽TR3可以具有与第二沟槽TR2的底表面共面或基本上共面或低于第二沟槽TR2的底表面的底表面。
可以在衬底100上形成器件隔离层ST以填充第一至第三沟槽TR1、TR2和TR3。器件隔离层ST可以由绝缘材料(例如，硅氧化物)中的至少一种形成或包括绝缘材料(例如，硅氧化物)中的至少一种。器件隔离层ST可以凹陷以暴露第一有源图案AP1和第二有源图案AP2的上部。例如，第一有源图案AP1和第二有源图案AP2的上部可以垂直地突出超过器件隔离层ST。
参照图7和图8A至图8C，牺牲图案PP可以形成为与第一有源图案AP1和第二有源图案AP2交叉。牺牲图案PP可以是在第一方向D1上延伸的线形或条形图案。详细地，牺牲图案PP的形成可以包括在衬底100上形成牺牲层、在牺牲层上形成硬掩模图案MA、以及使用硬掩模图案MA作为蚀刻掩模来图案化牺牲层。牺牲层可以由多晶硅形成或包括多晶硅。
可以在每个牺牲图案PP的相反侧表面上形成一对栅极间隔物GS。栅极间隔物GS的形成可以包括在衬底100上共形地形成栅极间隔物层并各向异性地蚀刻栅极间隔物层。栅极间隔物层可以由SiCN、SiCON和SiN中的至少一种形成，或者包括SiCN、SiCON和SiN中的至少一种。或者，栅极间隔物层可以被提供为具有包括SiCN、SiCON和SiN中的至少两种的多层结构。
参照图9和图10A至图10D，可以在第一有源图案AP1的上部中形成第一源极/漏极图案SD1。可以在每个牺牲图案PP的两侧形成一对第一源极/漏极图案SD1。
详细地，可以通过使用硬掩模图案MA和栅极间隔物GS作为蚀刻掩模蚀刻第一有源图案AP1的上部来形成第一凹陷区RS1。在第一有源图案AP1的上部的蚀刻期间，在第一有源图案AP1之间的器件隔离层ST可以凹陷(例如，见图10C)。
可以通过执行使用第一有源图案AP1的第一凹陷区RS1的内表面作为籽晶层的选择性外延生长工艺来形成第一源极/漏极图案SD1。作为第一源极/漏极图案SD1的形成的结果，可以在每对第一源极/漏极图案SD1之间限定第一沟道图案CH1。作为示例，选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源极/漏极图案SD1可以包括具有比衬底100的晶格常数大的晶格常数的半导体材料(例如，SiGe)。每个第一源极/漏极图案SD1可以被提供为具有包括多个半导体层的多层结构。
在一些示例实施方式中，第一源极/漏极图案SD1可以在选择性外延生长工艺期间被原位掺杂。在一些示例实施方式中，在第一源极/漏极图案SD1的形成之后，可以将杂质注入到第一源极/漏极图案SD1中。第一源极/漏极图案SD1可以被掺杂为具有第一导电类型(例如，p型)。
可以在第二有源图案AP2上形成第二源极/漏极图案SD2。一对第二源极/漏极图案SD2可以形成在每个牺牲图案PP的两侧。
详细地，可以通过使用硬掩模图案MA和栅极间隔物GS作为蚀刻掩模蚀刻第二有源图案AP2的上部来形成第二凹陷区RS2(例如，见图10C)。第二源极/漏极图案SD2可以通过其中第二有源图案AP2的第二凹陷区RS2的内表面被用作籽晶层的选择性外延生长工艺形成。作为第二源极/漏极图案SD2的形成的结果，第二沟道图案CH2可以被限定在每对第二源极/漏极图案SD2之间。作为示例，第二源极/漏极图案SD2可以包括与衬底100一样的半导体元素(例如，Si)。第二源极/漏极图案SD2可以被掺杂为具有第二导电类型(例如，n型)。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以通过不同的工艺依次形成。换言之，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以不同时形成。第一源极/漏极图案SD1和第二源极/漏极图案SD2可以以相同方式不仅形成在连接区CNR上，而且形成在逻辑单元区LCR上。
参照图11和图12A至图12D，可以形成第一层间绝缘层110以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MA以及栅极间隔物GS。在一些示例实施方式中，第一层间绝缘层110可以由硅氧化物形成或包括硅氧化物。
可以平坦化第一层间绝缘层110以暴露牺牲图案PP的顶表面。可以使用回蚀刻或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化。在一些示例实施方式中，可以在平坦化工艺期间完全去除硬掩模图案MA。因此，第一层间绝缘层110可以具有与牺牲图案PP的顶表面和栅极间隔物GS的顶表面共面或基本上共面的顶表面。
可以分别用栅电极GE代替牺牲图案PP。详细地，可以选择性地去除暴露的牺牲图案PP。作为牺牲图案PP的去除的结果，可以形成空的空间。可以在每个空的空间中形成栅极绝缘层GI、栅电极GE和栅极盖图案GP。栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以由用于调节晶体管的阈值电压的功函数金属形成，第二金属图案可以由具有低电阻的金属材料形成。
可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括硅氧化物层。有源接触AC可以形成为穿透第二层间绝缘层120和第一层间绝缘层110并电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触GC可以形成为穿透第二层间绝缘层120和栅极盖图案GP并电连接到栅电极GE。
返回参照图2和图3A至图3E，可以在第二层间绝缘层120上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成连接图案CNP。连接图案CNP可以分别形成在有源接触AC和栅极接触GC上。
可以在第三层间绝缘层130上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第一金属层M1。第一金属层M1的形成可以包括使用镶嵌工艺形成通路VI以及使用镶嵌工艺在通路VI上形成互连线INL。
在第四层间绝缘层140和第一金属层M1的形成之前，可以在连接区CNR上形成至少一个穿透接触TCT。形成有源接触AC、栅极接触GC和其上的连接图案CNP的工艺可以是中段工序(MOL)工艺。形成第一金属层M1和其上的附加金属层的工艺可以是后段工序(BEOL)工艺。穿透接触TCT可以在MOL工艺和BEOL工艺之间形成。
图13至图22是示出根据本发明构思的一些示例实施方式的形成穿透接触的方法的截面图。在下文中，将参照图13至图22更详细地描述形成穿透接触TCT的方法。
参照图13，在MOL工艺之后(例如，在中间连接层MCL的形成之后)，可以在第三层间绝缘层130上依次形成蚀刻停止层ESL和平坦化停止层CSL。平坦化停止层CSL可以用作下面将描述的平坦化工艺中的停止层，并且可以由SiN、SiCN和SiON中的至少一种形成，或者包括SiN、SiCN和SiON中的至少一种。蚀刻停止层ESL可以由相对于平坦化停止层CSL具有蚀刻选择性的材料形成，或者包括相对于平坦化停止层CSL具有蚀刻选择性的材料。例如，蚀刻停止层ESL可以包括硅氮化物层和/或硅氧化物层。
参照图14，可以在连接区CNR上形成穿透孔TRH以穿透器件隔离层ST。详细地，可以对平坦化停止层CSL执行各向异性蚀刻工艺以形成穿透第一至第三层间绝缘层110、120和130以及器件隔离层ST的穿透孔TRH。穿透孔TRH可以朝向衬底100的底表面延伸以穿透衬底100的上部。穿透孔TRH可以不穿透整个衬底100。
参照图15，可以在穿透孔TRH的内侧表面上形成绝缘间隔物SPC。在一些示例实施方式中，绝缘间隔物SPC的形成可以包括在穿透孔TRH中共形地形成绝缘层并各向异性地蚀刻绝缘层。
可以依次形成阻挡层BML和导电层FML以填充穿透孔TRH。阻挡层BML可以共形地形成在穿透孔TRH中。阻挡层BML可以包括金属氮化物层，或者可以包括金属层和金属氮化物层。导电层FML可以形成为完全填充提供有阻挡层BML的穿透孔TRH的剩余空间。导电层FML可以由低电阻金属(例如，铜)形成，或者包括低电阻金属(例如，铜)。
参照图16，可以对导电层FML执行第一平坦化工艺以形成穿透接触TCT。可以执行第一平坦化工艺以暴露平坦化停止层CSL。在第一平坦化工艺期间，可以完全去除平坦化停止层CSL上的阻挡层BML和导电层FML。
绝缘间隔物SPC、阻挡图案BM和导电图案FM可以留在穿透孔TRH中。它们可以构成穿透接触TCT。作为第一平坦化工艺的结果，绝缘间隔物SPC、阻挡图案BM、导电图案FM和平坦化停止层CSL可以具有彼此共面或基本上共面的顶表面。
参照图17，可以在平坦化停止层CSL和穿透接触TCT上形成保护绝缘层PIL。保护绝缘层PIL可以由SiN、SiCN和SiON中的至少一种形成，或者包括SiN、SiCN和SiON中的至少一种。在一些示例实施方式中，保护绝缘层PIL可以由与平坦化停止层CSL相同的材料形成，或者包括与平坦化停止层CSL相同的材料。
光致抗蚀剂图案PRP可以形成为与穿透接触TCT垂直地重叠。光致抗蚀剂图案PRP可以提供为选择性地覆盖保护绝缘层PIL的在穿透接触TCT上的区域并暴露保护绝缘层PIL的其他区域。
参照图18，可以使用光致抗蚀剂图案PRP作为蚀刻掩模来蚀刻保护绝缘层PIL和平坦化停止层CSL。可以执行蚀刻工艺以暴露蚀刻停止层ESL。位于光致抗蚀剂图案PRP下方的一部分保护绝缘层PIL和一部分平坦化停止层CSL可以在蚀刻工艺期间不被蚀刻。在蚀刻工艺之后留下的该部分保护绝缘层PIL和该部分平坦化停止层CSL可以构成保护绝缘图案PIP。保护绝缘图案PIP可以覆盖穿透接触TCT的顶表面和穿透接触TCT的上部侧表面。保护绝缘图案PIP可以钝化穿透接触TCT的暴露部分。此后，可以在蚀刻停止层ESL和保护绝缘图案PIP上形成第四层间绝缘层140。
参照图19，可以对第四层间绝缘层140执行图案化工艺以形成穿透第四层间绝缘层140的通路孔VIH。通路孔VIH中的一些通路孔可以形成为暴露连接图案CNP的顶表面。通路孔VIH中的其它通路孔可以形成为暴露穿透接触TCT的顶表面。可以在第四层间绝缘层140上形成通路导电层VIL以填充通路孔VIH。
参照图20，可以对通路导电层VIL执行第二平坦化工艺以形成通路VI。可以执行第二平坦化工艺以暴露穿透接触TCT的顶表面。穿透接触TCT的顶表面可以通过第二平坦化工艺凹陷，如先前参照图4描述的。
作为第二平坦化工艺的结果，在穿透接触TCT上可以不存在通路VI。作为第二平坦化工艺的结果，保护绝缘图案PIP可以形成为覆盖穿透接触TCT的上部侧表面但不覆盖穿透接触TCT的顶表面。
参照图21，可以执行BEOL工艺以分别在通路VI上形成互连线INL。互连线INL中的至少一条可以直接形成在穿透接触TCT的顶表面上。换言之，互连线INL中的至少一条可以形成为与穿透接触TCT的顶表面直接接触。通路VI和互连线INL可以构成第一金属层M1。
此后，可以执行附加的BEOL工艺以在第一金属层M1上形成附加的金属层(例如，第二金属层、第三金属层、第四金属层等)。
参照图22，在BEOL工艺之后可以倒置衬底100，然后可以对衬底100的底表面SBS执行第三平坦化工艺。可以通过第三平坦化工艺减薄衬底100。可以执行第三平坦化工艺以暴露穿透接触TCT。作为第三平坦化工艺的结果，穿透接触TCT的导电图案FM可以通过衬底100的底表面SBS暴露。接下来，可以对通过衬底100的底表面SBS暴露的穿透接触TCT执行钝化工艺以形成钝化层PAV，如图3E所示。
在根据本发明构思的一些示例实施方式的形成穿透接触TCT的方法中，蚀刻停止层ESL和平坦化停止层CSL可以用于在没有工艺缺陷的情况下或在具有减少的工艺缺陷的情况下稳定地形成穿透接触TCT。特别地，蚀刻停止层ESL可以在穿透接触TCT的形成期间保护其下方的连接图案CNP。此外，平坦化停止层CSL的左侧部分可以用作保护穿透接触TCT的上部的保护绝缘图案PIP。
在根据本发明构思的一些示例实施方式的形成穿透接触TCT的方法中，穿透接触TCT和互连线INL可以通过上述第二平坦化工艺在没有通路VI的情况下彼此直接连接。与通路VI形成在穿透接触TCT和互连线INL之间的情况相比，可以降低穿透接触TCT和互连线INL之间的电阻。此外，可以增大工艺裕度，因此可以提高半导体器件的可靠性。
图23是示出根据本发明构思的一些示例实施方式的半导体芯片的堆叠的截面图。在以下描述中，先前参照图1、图2和图3A至图3E描述的元件可以由相同的附图标记标识而不重复其重叠描述。
参照图23，可以提供存储芯片MEC，并且可以在存储芯片MEC上堆叠逻辑芯片LGC。图23的逻辑芯片LGC可以是先前参照图1、图2和图3A至图3E描述的逻辑芯片LGC。逻辑芯片LGC可以包括在其上形成集成电路的衬底100和提供在衬底100上的金属层ML。金属层ML可以被提供为具有多个金属层并且可以包括如上所述的第一金属层M1。逻辑芯片LGC可以包括从金属层ML向下延伸以穿透衬底100的至少一个穿透接触TCT。
与逻辑芯片LGC类似，存储芯片MEC可以包括其上形成存储单元的衬底100和提供在衬底100上的金属层ML。在一些示例实施方式中，存储芯片MEC可以是DRAM芯片或SRAM芯片。存储芯片MEC的金属层ML可以电连接到穿透接触TCT。
连接层CNL可以提供在存储芯片MEC和逻辑芯片LGC之间。连接层CNL可以被提供为将存储芯片MEC附接到逻辑芯片LGC。尽管未示出，但是可以在连接层CNL中提供至少一个连接焊盘(例如，微凸块或铜焊盘)以将逻辑芯片LGC的穿透接触TCT连接到存储芯片MEC的金属层ML。
图24是示出根据本发明构思的一些示例实施方式的半导体封装的截面图。在一些示例实施方式的以下描述中，为简洁起见，可不再更详细地描述先前参照图23描述的元件。
参照图24，可以在封装衬底PKS上提供逻辑芯片LGC，并且可以在逻辑芯片LGC上提供存储堆叠MES。在一些示例实施方式中，存储堆叠MES可以包括依次堆叠的第一至第三存储芯片MEC1、MEC2和MEC3。
如先前参照图23所述，逻辑芯片LGC和第一存储芯片MEC1可以通过提供为穿透逻辑芯片LGC的衬底100的穿透接触TCT中的至少一个彼此连接。
可以提供至少一个第一穿透通路TSV1以穿透第一存储芯片MEC1。可以提供至少一个第二穿透通路TSV2以穿透第二存储芯片MEC2。第一至第三存储芯片MEC1、MEC2和MEC3可以通过第一穿透通路TSV1和第二穿透通路TSV2彼此连接。在一些示例实施方式中，在最上面的存储芯片(例如，第三存储芯片MEC3)中可以不提供这样的穿透通路。
连接焊盘BP可以分别提供在穿透接触TCT和第一存储芯片MEC1之间、在第一穿透通路TSV1和第二存储芯片MEC2之间以及在第二穿透通路TSV2和第三存储芯片MEC3之间。
可以在封装衬底PKS和逻辑芯片LGC的金属层ML之间提供连接构件CM以将它们彼此电连接。
在一些示例实施方式中，存储堆叠MES可以提供在逻辑芯片LGC上，并且它们可以通过穿透接触TCT、第一穿透通路TSV1和第二穿透通路TSV2彼此垂直连接。因为逻辑芯片LGC垂直且直接连接到存储堆叠MES，所以其间的信号路径的长度可以相对减小。在这种情况下，可以提高根据一些示例实施方式的半导体封装的操作速度。
图25A至图25E是分别与沿着图2的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面图相对应以示出根据本发明构思的一些示例实施方式的半导体器件的截面图。在以下描述中，先前参照图1、图2和图3A至图3E描述的元件可以由相同的附图标记标识而不重复其重叠描述。
参照图2和图25A至图25E，可以提供包括逻辑单元区LCR和连接区CNR的衬底100。这里，逻辑单元区LCR可以包括第一有源区PR和第二有源区NR。
器件隔离层ST可以提供在衬底100上。器件隔离层ST可以在衬底100的上部限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以分别限定在第一有源区PR和第二有源区NR上。
第一有源图案AP1和第二有源图案AP2可以分别包括第一沟道图案CH1和第二沟道图案CH2。详细地，第一沟道图案CH1可以包括垂直堆叠的多个第一半导体图案SP1。堆叠的第一半导体图案SP1可以在第三方向D3上彼此间隔开。堆叠的第一半导体图案SP1可以彼此垂直地重叠。第二沟道图案CH2可以包括垂直堆叠的多个第二半导体图案SP2。堆叠的第二半导体图案SP2可以在第三方向D3上彼此间隔开。堆叠的第二半导体图案SP2可以彼此垂直地重叠。第一半导体图案SP1和第二半导体图案SP2可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种形成，或者包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种。
第一有源图案AP1可以进一步包括第一源极/漏极图案SD1。构成第一沟道图案CH1的堆叠的第一半导体图案SP1可以插置在一对相邻的第一源极/漏极图案SD1之间。堆叠的第一半导体图案SP1可以将该对相邻的第一源极/漏极图案SD1彼此连接。
第二有源图案AP2可以进一步包括第二源极/漏极图案SD2。构成第二沟道图案CH2的堆叠的第二半导体图案SP2可以插置在一对相邻的第二源极/漏极图案SD2之间。堆叠的第二半导体图案SP2可以将该对相邻的第二源极/漏极图案SD2彼此连接。
栅电极GE可以提供为与第一沟道图案CH1和第二沟道图案CH2交叉并在第一方向D1上延伸。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2垂直地重叠。一对栅极间隔物GS可以设置在栅电极GE的相反的侧表面上。栅极盖图案GP可以提供在栅电极GE上。
返回参照图25C，栅电极GE可以提供为围绕第一半导体图案SP1和第二半导体图案SP2中的每个。例如，栅电极GE可以提供在第一半导体图案SP1中的最上面一个的顶表面TS、至少一个侧表面SW和底表面BS上。换言之，栅电极GE可以提供为面对第一半导体图案SP1和第二半导体图案SP2中的每个的顶表面、底表面和相反的侧表面。根据一些示例实施方式的晶体管可以是其中栅电极GE提供为三维地围绕沟道图案CH1或CH2的三维场效应晶体管(例如，MBCFET或GAAFET)。
返回参照图2和图25A至图25E，栅极绝缘层GI可以提供在第一沟道图案CH1和第二沟道图案CH2中的每个与栅电极GE之间。栅极绝缘层GI可以提供为围绕第一半导体图案SP1和第二半导体图案SP2中的每个。
在第二有源区NR上，绝缘图案IP可以插置在栅极绝缘层GI和第二源极/漏极图案SD2之间。栅电极GE可以通过栅极绝缘层GI和绝缘图案IP与第二源极/漏极图案SD2间隔开。在一些示例实施方式中，可以在第一有源区PR上省略绝缘图案IP。
第一层间绝缘层110和第二层间绝缘层120可以提供在衬底100上。有源接触AC可以提供为穿透第一层间绝缘层110和第二层间绝缘层120并分别连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触GC可以提供为穿透第二层间绝缘层120和栅极盖图案GP并电连接到栅电极GE。有源接触AC和栅极接触GC可以被配置为具有与参照图2和图3A至图3D描述的特征基本相同的特征。
第三层间绝缘层130可以提供在第二层间绝缘层120上。连接图案CNP可以提供在第三层间绝缘层130中。第四层间绝缘层140可以提供在第三层间绝缘层130上。第一金属层M1可以提供在第四层间绝缘层140中。
穿透接触TCT可以提供在连接区CNR上。穿透接触TCT可以提供为穿透填充第三沟槽TR3的器件隔离层ST及其下方的衬底100。穿透接触TCT可以从第一金属层M1的互连线INL垂直地延伸到衬底100的底表面。穿透接触TCT可以被配置为具有与参照图2、图3E和图4描述的特征基本相同的特征。
图26是沿着图2的线E-E'截取以示出根据本发明构思的一些示例实施方式的半导体器件的截面图。在以下描述中，先前参照图1、图2和图3A至图3E描述的元件可以由相同的附图标记标识而不重复其重叠描述。
参照图2和图26，穿透接触TCT的底表面TCTb可以位于比衬底100的底表面SBS高的水平处。换言之，穿透接触TCT的底表面TCTb可以被衬底100覆盖。阻挡图案BM和绝缘间隔物SPC可以插置在穿透接触TCT的导电图案FM的底表面FMb和衬底100之间。阻挡图案BM可以直接覆盖导电图案FM的底表面FMb。绝缘间隔物SPC可以插置在衬底100与覆盖导电图案FM的底表面FMb的阻挡图案BM之间。
根据本发明构思的一些示例实施方式，半导体器件可以包括提供为穿透衬底的穿透接触，这里，穿透接触可以在没有任何通路的情况下与第一金属层的互连线直接接触。因此，穿透接触和互连线之间的电阻可以降低到相对非常低的值。此外，穿透接触和互连线之间的接触表面可以形成为具有弯曲形状，在这种情况下，可以增大接触表面的面积。因此，可以进一步降低穿透接触和互连线之间的电阻。结果，可以实现具有改善的电特性的半导体器件。
在根据本发明构思的一些示例实施方式的制造半导体器件的方法中，可以执行平坦化工艺以仅从穿透接触上的区域选择性地去除通路。与在穿透接触和互连线之间形成通路的情况相比，在穿透接触上形成互连线的过程中，可以增大工艺裕度。结果，可以实现具有改善的可靠性特性的半导体器件。
当在本说明书中结合数值使用术语“约”或“基本上”时，意图是相关联的数值包括围绕所述及数值的制造或操作公差(例如，±10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精确度，而是形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修饰为“约”或“基本上”，将理解，这些值和形状应被解释为包括围绕所述及数值或形状的制造或操作公差(例如，±10％)。
虽然已经具体示出和描述了本发明构思的一些示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种半导体器件，包括：
衬底，包括逻辑单元区和连接区；
虚设晶体管，在所述连接区上；
中间连接层，在所述虚设晶体管上，所述中间连接层包括电连接到所述虚设晶体管的连接图案；
第一金属层，在所述中间连接层上；
蚀刻停止层，在所述中间连接层和一部分的所述第一金属层之间，所述蚀刻停止层覆盖所述连接图案的顶表面的一部分；以及
穿透接触，从所述第一金属层朝所述衬底的底表面延伸并穿透所述连接区，
其中所述穿透接触的上部突出超过所述蚀刻停止层，
所述第一金属层包括第一互连线、第二互连线和在所述第二互连线下方的通路，
所述通路穿透所述蚀刻停止层并将所述第二互连线连接到所述连接图案，以及
所述穿透接触的顶表面与所述第一互连线的底表面直接接触。
2.根据权利要求1所述的半导体器件，其中
所述通路的顶表面与所述第二互连线的底表面直接接触，以及
所述第一互连线的所述底表面的最低水平低于所述第二互连线的所述底表面的最低水平。
3.根据权利要求2所述的半导体器件，其中
所述穿透接触的所述顶表面包括凹入的凹陷，以及
所述第一互连线的所述底表面具有与所述穿透接触的所述顶表面对应的凸形轮廓。
4.根据权利要求1所述的半导体器件，进一步包括在所述蚀刻停止层上并覆盖所述穿透接触的所述上部的保护绝缘图案，
其中
所述穿透接触的所述上部的侧表面包括第一上部侧表面和在所述第一上部侧表面上的第二上部侧表面，
所述蚀刻停止层覆盖所述第一上部侧表面，以及
所述保护绝缘图案覆盖所述第二上部侧表面。
5.根据权利要求4所述的半导体器件，其中所述保护绝缘图案沿着所述第二上部侧表面从所述蚀刻停止层的顶表面垂直地延伸到所述第一互连线的所述底表面。
6.根据权利要求4所述的半导体器件，其中所述保护绝缘图案部分地覆盖与所述穿透接触相邻的所述蚀刻停止层的顶表面。
7.根据权利要求1所述的半导体器件，其中所述蚀刻停止层的底表面与所述通路的底表面共面。
8.根据权利要求1所述的半导体器件，进一步包括在所述逻辑单元区上的逻辑晶体管，
其中所述逻辑晶体管和所述虚设晶体管均是三维场效应晶体管。
9.根据权利要求1所述的半导体器件，其中所述虚设晶体管包括
在所述连接区上的有源图案；
填充沟槽的器件隔离层，所述器件隔离层将所述有源图案二等分；
与所述有源图案交叉的栅电极；以及
与所述栅电极的一侧相邻的源极/漏极图案，
其中所述穿透接触穿透所述器件隔离层。
10.根据权利要求1的半导体器件，其中所述穿透接触包括
柱形的导电图案；
包围所述导电图案的外部侧表面的阻挡图案；以及
包围所述阻挡图案的外部侧表面的绝缘间隔物。
11.一种半导体器件，包括：
衬底，包括逻辑单元区和连接区；
虚设晶体管，在所述连接区上；
中间连接层，在所述虚设晶体管上；
第一金属层，在所述中间连接层上；
蚀刻停止层，在所述中间连接层和一部分的所述第一金属层之间；以及
穿透接触，从所述第一金属层朝所述衬底的底表面延伸并穿透所述连接区，
其中所述穿透接触的上部突出超过所述蚀刻停止层，
所述第一金属层包括第一互连线、第二互连线和在所述第二互连线下方的通路，
所述通路穿透所述蚀刻停止层并将所述第二互连线连接到所述中间连接层，
所述穿透接触的顶表面与所述第一互连线的底表面直接接触，
所述通路的顶表面与所述第二互连线的底表面直接接触，以及
所述第一互连线的所述底表面的最低水平低于所述第二互连线的所述底表面的最低水平。
12.根据权利要求11所述的半导体器件，其中所述穿透接触的所述顶表面包括凹入的凹陷，以及
所述第一互连线的所述底表面具有与所述穿透接触的所述顶表面对应的凸形轮廓。
13.根据权利要求11所述的半导体器件，进一步包括保护绝缘图案，所述保护绝缘图案在覆盖所述穿透接触的所述上部的所述蚀刻停止层上，其中
所述穿透接触的所述上部的侧表面包括第一上部侧表面和在所述第一上部侧表面上的第二上部侧表面，
所述蚀刻停止层覆盖所述第一上部侧表面，以及
所述保护绝缘图案覆盖所述第二上部侧表面。
14.根据权利要求13所述的半导体器件，其中所述保护绝缘图案沿着所述第二上部侧表面从所述蚀刻停止层的顶表面垂直地延伸到所述第一互连线的所述底表面。
15.根据权利要求11所述的半导体器件，其中所述中间连接层包括
有源接触，电连接到所述虚设晶体管的源极/漏极图案；以及
栅极接触，电连接到所述虚设晶体管的栅电极。
16.一种半导体器件，包括：
衬底，包括逻辑单元区和连接区；
有源图案，在所述逻辑单元区和所述连接区中的每个上；
器件隔离层，覆盖所述有源图案的下部侧表面，所述有源图案的上部突出超过所述器件隔离层；
栅电极，与所述有源图案交叉；
源极/漏极图案，与所述栅电极的侧部相邻，所述源极/漏极图案填充所述有源图案的所述上部中的凹陷；
中间连接层，在所述栅电极和所述源极/漏极图案上，所述中间连接层包括电连接到所述源极/漏极图案的有源接触和电连接到所述栅电极的栅极接触；
第一金属层，在所述中间连接层上，所述第一金属层包括第一互连线、第二互连线和将所述第二互连线电连接到所述中间连接层的通路；
蚀刻停止层，在所述中间连接层和一部分的所述第一金属层之间；
穿透接触，从所述第一金属层朝所述衬底的底表面延伸并穿透所述连接区，所述穿透接触的上部突出超过所述蚀刻停止层；以及
保护绝缘图案，在所述蚀刻停止层上并覆盖所述穿透接触的所述上部，
其中所述穿透接触的所述上部的侧表面包括第一上部侧表面和在所述第一上部侧表面上的第二上部侧表面，
所述蚀刻停止层覆盖所述第一上部侧表面，
所述保护绝缘图案覆盖所述第二上部侧表面，以及
所述穿透接触的顶表面与所述第一互连线的底表面直接接触。
17.根据权利要求16所述的半导体器件，其中
所述通路的顶表面与所述第二互连线的底表面直接接触，以及
所述第一互连线的所述底表面的最低水平低于所述第二互连线的所述底表面的最低水平。
18.根据权利要求16所述的半导体器件，其中所述保护绝缘图案沿着所述第二上部侧表面从所述蚀刻停止层的顶表面垂直地延伸到所述第一互连线的所述底表面。
19.根据权利要求16所述的半导体器件，其中所述保护绝缘图案部分地覆盖与所述穿透接触相邻的所述蚀刻停止层的顶表面。
20.根据权利要求16所述的半导体器件，其中所述穿透接触穿透所述连接区上的所述器件隔离层。
CN202111587859.3A 2021-02-23 2021-12-23 半导体器件 Pending CN114975358A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210023931A KR20220120777A (ko) 2021-02-23 2021-02-23 반도체 소자 및 적층형 반도체 칩
KR10-2021-0023931 2021-02-23

Publications (1)

Publication Number Publication Date
CN114975358A true CN114975358A (zh) 2022-08-30

Family

ID=82900899

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111587859.3A Pending CN114975358A (zh) 2021-02-23 2021-12-23 半导体器件

Country Status (4)

Country Link
US (2) US11871553B2 (zh)
KR (1) KR20220120777A (zh)
CN (1) CN114975358A (zh)
TW (1) TW202234579A (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100187694A1 (en) 2009-01-28 2010-07-29 Chen-Hua Yu Through-Silicon Via Sidewall Isolation Structure
KR20120000748A (ko) * 2010-06-28 2012-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8779559B2 (en) 2012-02-27 2014-07-15 Qualcomm Incorporated Structure and method for strain-relieved TSV
KR101934045B1 (ko) * 2012-03-22 2019-01-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8624324B1 (en) 2012-08-10 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting through vias to devices
KR101959715B1 (ko) 2012-11-06 2019-03-20 삼성전자 주식회사 반도체 장치
KR20140104778A (ko) * 2013-02-21 2014-08-29 삼성전자주식회사 관통전극을 갖는 반도체 소자의 제조방법
KR102142366B1 (ko) 2013-11-14 2020-08-07 삼성전자 주식회사 반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지
KR102299781B1 (ko) * 2014-07-21 2021-09-08 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11183419B2 (en) * 2020-03-17 2021-11-23 International Business Machines Corporation Unconfined buried interconnects

Also Published As

Publication number Publication date
KR20220120777A (ko) 2022-08-31
US11871553B2 (en) 2024-01-09
TW202234579A (zh) 2022-09-01
US20220271045A1 (en) 2022-08-25
US20240164081A1 (en) 2024-05-16

Similar Documents

Publication Publication Date Title
US11664310B2 (en) Semiconductor device and method of fabricating the same
US11605711B2 (en) Semiconductor device having an air gap between gate electrode and source/drain pattern
US20240038763A1 (en) Semiconductor device
US20230022545A1 (en) Semiconductor device and method of fabricating the same
US11437374B2 (en) Semiconductor device and stacked semiconductor chips including through contacts
CN114664813A (zh) 半导体装置
US11810957B2 (en) Semiconductor device
US11871553B2 (en) Semiconductor device and stack of semiconductor chips
CN115810630A (zh) 半导体装置
US11469298B2 (en) Semiconductor device and method of fabricating the same
CN114551444A (zh) 半导体器件
CN112992686A (zh) 半导体装置
US20240072117A1 (en) Semiconductor devices and methods of manufacturing the same
US20230326848A1 (en) Semiconductor device
US20240162228A1 (en) Three-dimensional semiconductor device and method of fabricating the same
US20220199789A1 (en) Semiconductor device and method of fabricating the same
US20240162311A1 (en) Semiconductor device and method of manufacturing the same
US20230378068A1 (en) Semiconductor device
US20230095830A1 (en) Three-dimensional semiconductor device and method of fabricating the same
US20230116461A1 (en) Semiconductor device
US20230163213A1 (en) Semiconductor device
US20230019278A1 (en) Semiconductor device and method of fabricating the same
US20230299086A1 (en) Semiconductor device
US20220208673A1 (en) Semiconductor device
US20230187358A1 (en) Integrated circuit device including gate contact

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination