KR102142366B1 - 반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지 - Google Patents

반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지 Download PDF

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Abstract

반도체 집적 회로 소자가 제공된다. 반도체 집적 회로 소자는, 기판의 제1 면에서부터 제2 면까지 관통하는 TSV(Through Silicon Via) 홀, 상기 TSV 홀 내에 배치된 TSV 컨택, 상기 기판 내에 배치되고, 상기 제1 면에 접하는 웰, 상기 웰 상의 게이트, 상기 TSV 홀과 상기 웰 사이에 배치되고, 상기 기판 내에 배치되고, 상기 제1 면에 접하며, 상기 TSV 홀을 둘러싸는 차징 보호(charging protection) 웰, 및 상기 차징 보호 웰 상의 차징 보호 게이트를 포함한다.

Description

반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지{Semiconductor intergrated circuit device, method for fabricating the same, and semiconductort pachage}
본 발명은 반도체 집적 회로 소자 및 그 제조 방법, 그리고 이를 포함하는 반도체 패키지에 관한 것이다.
하나의 반도체 패키지 내에 복수의 반도체 집적 회로 소자를 탑재하는 3D (3-dimensional) 패키지의 개발이 활발해짐에 따라, 기판 또는 다이 (die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV (through-silicon-via) 기술이 매우 중요하게 인식되고 있다. 3D 패키지의 성능 및 신뢰도를 향상시키기 위하여는 안정적인 TSV 콘택 구조의 형성 기술이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 TSV 홀 형성시에 반도체 집적 회로 소자에 형성된 게이트 유전막의 손상을 방지하여 제품 신뢰성이 향상된 반도체 집적 회로 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 TSV 홀 형성시 반도체 집적 회로 소자에 형성된 게이트 절연막의 손상을 방지하여 제품 신뢰성이 향상된 반도체 집적 회로 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 소자는, 기판의 제1 면에서부터 제2 면까지 관통하는 TSV(Through Silicon Via) 홀, 상기 TSV 홀 내에 배치된 TSV 컨택, 상기 기판 내에 배치되고, 상기 제1 면에 접하는 웰, 상기 웰 상의 게이트, 상기 TSV 홀과 상기 웰 사이에 배치되고, 상기 기판 내에 배치되고, 상기 제1 면에 접하며, 상기 TSV 홀을 둘러싸는 차징 보호(charging protection) 웰, 및 상기 차징 보호 웰 상의 차징 보호 게이트를 포함한다.
상기 차징 보호 웰은 상기 웰과 이격되어 배치될 수 있다.
상기 차징 보호 게이트는 상기 게이트와 이격되고, 상기 TSV 홀과 이격되어 배치될 수 있다.
상기 차징 보호 게이트는, 상기 차징 보호 웰 상의 차징 보호 게이트 유전막과, 상기 차징 보호 게이트 유전막 상의 차징 보호 게이트 전극을 포함할 수 있다. 상기 게이트는, 상기 웰 상의 게이트 유전막과, 상기 게이트 유전막 상의 게이트 전극을 포함할 수 있다.
상기 기판 상에 상기 차징 보호 게이트와 상기 게이트를 덮는 층간 절연막과, 상기 층간 절연막 상에 배치되는 복수개의 배선 패턴을 더 포함하되, 상기 복수개의 배선 패턴은 상기 TSV 전극 및 상기 웰과 전기적으로 연결될 수 있다. 상기 TSV 홀과 상기 TSV 전극은, 상기 층간 절연막을 관통할 수 있다.
상기 TSV 홀을 둘러싸고, 상기 TSV 홀과 상기 차징 보호 웰 사이에 배치되는 필드 절연막을 더 포함할 수 있다.
상기 차징 보호 웰의 측벽은 상기 TSV 홀의 측벽과 접할 수 있다. 상기 TSV 홀을 둘러싸고, 상기 차징 보호 웰 내에 배치되는 필드 절연막을 더 포함하고, 상기 필드 절연막의 측벽은 상기 TSV 홀의 측벽과 접할 수 있다.
상기 차징 보호 게이트는 복수개이고, 상기 복수의 차징 보호 게이트 각각은 서로 이격되어 배치될 수 있다. 상기 복수의 차징 보호 게이트 각각은 상기 TSV 홀과 일정한 거리를 유지하도록 배치될 수 있다.
상기 차징 보호 게이트는 상기 TSV 홀을 둘러쌀 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되는 제1 반도체 집적 회로 소자, 및 상기 제1 반도체 집적 회로 소자 상에 배치되는 제2 반도체 집적 회로 소자를 포함하되, 상기 제1 반도체 집적 회로 소자는, 제1 면과 제2 면을 포함하는 기판과, 상기 기판을 관통하는 TSV 홀과, 상기 TSV 홀 내에 배치된 TSV 컨택과, 상기 기판 내에 배치되고, 상기 제1 면에 접하는 웰과, 상기 웰 상의 게이트와, 상기 TSV 홀과 상기 웰 사이에 배치되고, 상기 기판 내에 배치되고, 상기 제1 면에 접하며, 상기 TSV 홀을 둘러싸는 차징 보호 웰과, 상기 차징 보호 웰 상의 차징 보호 게이트를 포함한다.
상기 제1 반도체 집적 회로는, 상기 TSV 홀을 둘러싸고, 상기 차징 보호 웰과 상기 TSV 홀 사이에 배치되는 필드 절연막을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 소자 제조 방법은, 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 상기 제1 영역에 차징 보호 웰을, 상기 제2 영역에 웰을 형성하고, 상기 차징 보호 웰 상에 차징 보호 게이트를, 상기 웰 상에 게이트를 형성하고, 상기 기판 상에 상기 차징 보호 게이트와 상기 게이트를 덮는 층간 절연막을 형성하고, 상기 제1 영역에, 상기 기판과 상기 층간 절연막을 관통하는 TSV 홀을 형성하는 것을 포함한다.
상기 TSV 홀을 형성하는 것은, 플라즈마 에칭에 의해 상기 TSV 홀을 형성하는 것을 포함할 수 있다.
상기 차징 보호 웰은, 상기 TSV 홀과 상기 상기 웰 사이에 배치될 수 있다.
상기 TSV 홀을 형성하는 것은, 상기 차징 보호 웰 내부에 상기 TSV 홀을 형성하는 것을 포함할 수 있다.
상기 TSV 홀 측벽과 상기 차징 보호 웰 측벽은 서로 접할 수 있다.
상기 차징 보호 웰을 형성하는 것은, 상기 TSV 홀을 둘러싸도록 상기 차징 보호 웰을 형성하는 것을 포함하고, 상기 TSV 홀을 형성하는 것은, 상기 차징 보호 웰 내부에 상기 차징 보호 웰과 이격되도록 상기 TSV 홀을 형성하는 것을 포함할 수 있다.
상기 TSV 홀을 형성한 후에, 상기 층간 절연막 상에 BEOL(back-end-of-line) 구조를 형성하는 것을 더 포함할 수 있다.
상기 TSV 홀을 형성하기 전에, 상기 층간 절연막 상에 BEOL(back-end-of-line) 구조를 형성하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 소자의 평면도이다.
도 2는 도 1의 A―A를 따라서 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 집적 회로 소자의 평면도이다.
도 4 및 도 5는 본 발명의 또다 른 실시예에 따른 반도체 집적 회로 소자의 평면도이다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자의 평면도이다.
도 7은 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자의 평면도이다.
도 8은 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자의 평면도이다.
도 9는 도 8의 A―A를 따라서 절단한 단면도이다.
도 10은 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자의 평면도이다.
도 11 및 도 12는 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자의 평면도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 집적 회로 소자를 포함하는 반도체 패키지의 단면도이다.
도 14는 본 발명의 일 실시예에 따른 집적 회로 소자의 요부 구성을 보여주는 단면도이다.
도 15는 본 발명의 일 실시예에 따른 집적 회로 소자의 요부 구성을 보여주는 평면도이다.
도 16은 본 발명의 일 실시예에 따른 집적 회로 소자의 요부 구성을 보여주는 다이어그램이다.
도 17 내지 도 25는 본 발명의 일 실시예에 따른 반도체 집적 회로 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 26 내지 도 28은 본 발명의 다른 실시예에 따른 반도체 집적 회로 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29 내지 도 34는 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 소자(100)을 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 소자(100)의 평면도이고, 도 2는 도 1의 A―A를 따라 절단한 단면도이다. 도 1에서는 설명의 편의를 위하여, BEOL 구조(180), 제2 연결 패드(193), 컨택(165) 및 층간 절연막(160)을 제외하고 도시하였다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 소자(100)는, 기판(110), 웰(121), 게이트(140), 차징 보호(charging protection) 웰(123), 차징 보호 게이트(150), TSV 홀(170), BEOL(back-end-of-line) 구조(180), 연결 패드(191, 193)를 포함할 수 있다.
반도체 집적 회로 소자(100)은 예를 들어, 플립칩(flip chip)일 수 있으나 이에 제한되는 것은 아니다.
기판(110)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 TSV 홀(170)이 형성되는 영역이고, 제2 영역(Ⅱ)은 반도체 소자, 예를 들어 트랜지스터가 형성되는 영역일 수 있다.
기판(110)은 반도체 물질 또는 절연 물질로 구성될 수 있다. 즉 본 발명의 몇몇 실시예에서, 기판(110)은 예를 들어 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 세라믹 등을 포함할 수 있다.
TSV 홀(170)은 기판(110)을 관통한다. 구체적으로, 기판(110)은, 제1 면(111)과 제1 면(111)의 반대측의 제2 면(113)을 포함하고, TSV 홀(170)은 제1 면(111)에서 제2 면(113)까지 기판(110)을 관통한다. 도 1에서는 TSV 홀(170)이 원형인 것으로 도시되어 있으나, 이에 제한되는 것은 아니며, TSV 홀(170)은 다양한 형상을 가질 수 있다.
TSV 홀(170) 내에는 분리막(171)과 TSV 컨택(173)이 형성된다. TSV 홀(170)의 측벽에는 분리막(171)이 배치된다. 분리막(171)은 TSV 컨택(173)과 기판(110) 사이의 간섭을 방지하기 위하여 형성할 수 있다. 분리막(171)은 예를 들어, 산화막으로 형성될 수 있으며, CVD 공정 등을 이용하여 분리막(171)을 형성할 수 있다.
분리막(171) 내부에는 TSV 컨택(173)이 형성된다. TSV 컨택(173)은 씨드막(175)과 도전막(177)을 포함할 수 있다. 씨드막(175)은 분리막(171)의 측벽에 형성되며, 도전막(177)의 씨드(seed) 역할을 할 수 있다. 도전막(177)은 씨드막(175)을 씨드로하여 TSV 홀(170) 내의 나머지 부분을 채울 수 있다. TSV 컨택(173)을 통하여 전기적 신호, 전력 등을 주고받을 수 있다.
TSV 컨택(170)은 도전 물질을 포함한다. 예를 들어, 씨드막(175)은 Ti, 도전막(177)은 Cu를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
기판(110)의 제2 영역(Ⅱ) 내에는 웰(121)이 형성될 수 있다. 웰(121)은 제1 면(111)과 접하도록 배치될 수 있다. 웰(121)은 N형 또는 P형일 수 있다.
웰(121) 상에는 게이트(140)가 배치될 수 있다. 게이트(140)는 웰(121) 상에 게이트 유전막(141), 게이트 전극(143), 하드 마스크막(145)을 순차적으로 적층하여 형성할 수 있다. 게이트 유전막(141)은 예를 들어, 산화막을 포함할 수 있고, 게이트 전극(143)은 예를 들어, 폴리실리콘막 등을 포함할 수 있다. 게이트(140)의 측벽에는 스페이서(147)가 배치될 수 있다.
게이트(140)의 적어도 일 측의 웰(121) 내에는 소오스/드레인 영역(131)이 형성될 수 있다. 소오스/드레인 영역(131)은 웰(121) 내에서 서로 이격되어 형성될 수 있고, 제1 면(111)에 접하도록 배치될 수 있다. 예를 들어, 웰(121)이 N형이면 소오스/드레인 영역(131)은 P형이고, 웰(121)이 P형이면 소오스/드레인 영역(131)은 N형일 수 있다.
웰(121)과 웰(121) 상에 배치되는 게이트(142)는 복수개일 수 있다. 예를 들어, 도 1과 같이 복수개의 웰(121_1, 121_2, 121_3, 121_4, 121_5)이 제2 영역(Ⅱ) 내에 배치되고 각각의 웰(121_1, 121_2, 121_3, 121_4, 121_5) 상에 복수개의 게이트(140_1, 140_2, 140_3, 140_4, 140_5)가 배치될 수 있다. 도 1에는 예시적으로 웰(121) 및 게이트(140)를 각각 5개를 도시하였으나, 제2 영역(Ⅱ)에는 훨씬 많은 수의 웰(121)과 게이트(140)가 형성될 수 있음은 당업자에게 자명하다.
제1 영역(Ⅰ)에는 차징 보호 웰(123)이 형성될 수 있다. 차징 보호 웰(123)은 기판(110) 내에 형성되고 제1 면(111)에 접하도록 배치될 수 있다. 차징 보호 웰(123)은 TSV 홀(170)과 웰(121) 사이에 배치될 수 있다. 차징 보호 웰(123)과 웰(121)은 서로 이격되어 형성되며, 전기적으로 서로 분리되어 있다. 도 1을 참조하면, 차징 보호 웰(123)은 TSV 홀(170)을 둘러싸도록 형성될 수 있다. 따라서, TSV 홀(170)과 웰(121)은 서로 이격되고, 전기적으로 서로 분리된다. 차징 보호 웰(123)은 웰(121)을 형성할 때 같이 형성할 수 있으며, N형 또는 P형일 수 있다.
차징 보호 웰(123) 상에는 차징 보호 게이트(150)가 배치된다. 차징 보호 게이트(150)는 TSV 홀(170)과 게이트(170) 사이에 형성되고, TSV 홀(170) 및 게이트(170)와 이격되어 형성될 수 있다. 도 1과 같이, 차징 보호 게이트(150)는 TSV 홀(170)을 둘러싸도록 배치될 수 있다.
차징 보호 게이트(150)는 차징 보호 게이트 유전막(151), 차징 보호 게이트 전극(153), 차징 보호 하드 마스크막(155)을 순차적으로 적층하여 형성할 수 있다. 차징 보호 게이트(150) 측벽에는 차징 보호 스페이서(157)가 배치될 수 있다. 차징 보호 게이트 유전막(151)은 게이트 유전막(141)과, 차징 보호 게이트 전극(153)은 게이트 전극(143)과, 차징 보호 하드 마스크막(155)은 하드 마스크막(145)과, 차징 보호 스페이서(157)는 스페이서(147)와 동일한 물질을 포함할 수 있다.
기판(110) 상에는 층간 절연막(160)이 배치된다. 층간 절연막(160)은 게이트(140)와 차징 보호 게이트(150)를 덮을 수 있다.
층간 절연막(160) 상에는 BEOL(back-end-of-line) 구조(180)가 형성될 수 있다. BEOL 구조(180)는 금속층간절연막(181)과, 금속층간절연막(181)에 의해 절연되는 부분을 포함하는 복수의 다층 배선 패턴(187)을 포함한다. 복수의 다층 배선 패턴(187)은 복수의 금속 배선층(183)과 복수의 컨택 플러그(185)를 포함할 수 있다. 복수의 금속 배선층(183)은 층층이 금속층간절연막(181) 내에 형성되고, 복수의 컨택 플러그(185)는 복수의 금속 배선층(183)을 서로 전기적으로 연결할 수 있다.
BEOL 구조(180)는 기판(110)에 형성되어 있는 개별 소자들을 서로 전기적으로 연결시키거나, 반도체 집적 회로 소자(100)를 다른 반도체 집적 회로 소자와 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다.
소오스/드레인 영역(131) 상에는 도전 물질을 포함하는 컨택(165)이 배치될 수 있다. 컨택(165)은 층간 절연막(160)을 관통하고, BEOL 구조(180)의 복수의 다층 배선 패턴(187)과 웰(121)의 소오스/드레인 영역(131)을 전기적으로 연결할 수 있다.
이에 반해서, 차징 보호 웰(123) 상에는 컨택(165)이 배치되지 않는다. 차징 보호 웰(123)과 차징 보호 게이트(140)는 반도체 소자로써 동작하지 않기 때문이다. 따라서, BEOL 구조(180)의 복수의 다층 배선 패턴(187)은 차징 보호 웰(123) 및 차징 보호 게이트(150)와는 전기적으로 연결되지 않는다.
TSV 홀(170)은 층간 절연막(160)도 관통하고, TSV 홀(170)을 채우는 TSV 컨택(173)도 층간 절연막(160)을 관통한다. TSV 컨택(173)은 층간 절연막(160)을 관통하여 복수의 다층 배선 패턴(187)과 전기적으로 연결될 수 있다.
기판(110)의 제2 면(113) 상에는 제1 연결 패드(191)가 배치된다. 제1 연결 패트(191)는 TSV 컨택(173) 및 반도체 집적 회로 소자(100)에 형성된 반도체 소자 중 적어도 하나와 전기적으로 연결될 수 있다.
BEOL 구조(180) 상에는 제2 연결 패드(193)가 배치된다. 제2 연결 패드(193)는 BEOL 구조(180)의 복수의 다층 배선 패턴(187)과 전기적으로 연결될 수 있다.
한편, 도 1에는 예시적으로 TSV 홀(170)이 하나만 도시되어 있으나, 반도체 집적 회로 소자(100)가 TSV 홀(170)을 복수개 포함할 수 있다는 것은 당업자에게 자명하다. TSV 홀(170)이 복수개이면, TSV 홀(170)을 둘러싸는 차징 보호 웰(123)과 차징 보호 게이트(150)도 복수개이다. 하나의 차징 보호 웰(123)과 하나의 차징 보호 게이트(140)는 하나의 TSV 홀(170)을 둘러쌀 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 소자(100)는 TSV 홀(170)과 웰(121) 및 게이트(140) 사이에 차징 보호 웰(123)과 차징 보호 게이트(150)가 배치된다. 기판(110)을 관통하는 TSV 홀(170)은 기판(110)에 플라즈마(plasma) 에칭을 수행하여 형성된다. 플라즈마 에칭을 수행하면, 음전하 또는 양전하를 띠는 높은 밀도의 플라즈마가 발생하고, 플라즈마는 TSV 홀(170)의 측벽을 통해 웰(121)로 이동할 수 있다. 따라서, 예를 들면, 양전하(+ion)와 같은 플라즈마가 게이트(140)의 게이트 유전막(141)에 차징(charging)될 수 있다. 반도체 집적 회로 소자(100)의 사이즈가 작아지고 고집적화되면서, TSV 홀(170)과 게이트(140) 사이의 거리는 점점 짧아진다. 거리가 짧아질수록 플라즈마는 극성을 띠는 웰(121)로 이동하기 쉬워지고, 이에 따라 게이트 유전막(141)에 예를 들면, 양전하(+ion)와 같은 플라즈마가 쉽게 차징된다. 예를 들면, 양전하(+ion)와 같은 플라즈마가 게이트 유전막(141)에 차징되면 게이트 유전막(141)은 데미지를 입으며, 게이트(140) 불량이 발생한다. 그러나, 본 발명의 일 실시예에 따른 반도체 집적 회로 소자(100)와 같이 차징 보호 웰(123)과 차징 보호 게이트(150)를 형성하면, 예를 들면, 양전하(+ion)와 같은 플라즈마가 차징 보호 웰(123)을 통해 TSV 홀(170)과 가까운 차징 보호 게이트(150)의 차징 보호 게이트 유전막(151)에 차징되고, 소자의 게이트 유전막(141)에는 차징되지 않는다. 따라서, 차징 보호 웰(123)과 차징 보호 게이트(150)에 의해 소자의 게이트(140)의 손상을 방지할 수 있고, 게이트(140)의 신뢰성을 향상시킬 수 있다. 다시 말해서, 차징 보호 웰(123)과 차징 보호 게이트(150)는 TSV 홀(170)을 형성할 때 발생하는 플라즈마가 게이트 유전막(141)을 손상시키는 것을 방지할 수 있다.
도 3을 참조하여 본 발명의 다른 실시예에 따른 반도체 집적 회로 소자(101)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다. 도 3은 본 발명의 다른 실시예에 따른 반도체 집적 회로 소자(101)의 평면도이다. 도 3에서는 설명의 편의를 위하여, BEOL 구조(180), 제2 연결 패드(193), 컨택(165) 및 층간 절연막(160)을 제외하고 도시하였다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 소자(101)는, 도 1의 반도체 집적 회로 소자(100)와 비교하면 차징 보호 웰(123_1)과 차징 보호 게이트(150_1)의 형상에 있어서 차이점이 있다. 구체적으로, 도 1의 반도체 집적 회로 소자(100)에서는 차징 보호 웰(123)과 차징 보호 게이트(150)가 TSV 홀(170)과 일정한 거리를 갖도록 형성된다. 예를 들어, 도 1에서는 차징 보호 웰(123)과 차징 보호 게이트(150)가 원형의 띠 형태를 갖도록 형성된다. 그러나, 도 2의 반도체 집적 회로 소자(101)에서는, 차징 보호 웰(123_1)과 차징 보호 게이트(150_1)가 TSV 홀(170)을 둘러싸는 것은 도 1과 동일하나, TSV 홀(170)과는 다른 형상으로 형성된다. 예를 들어, 도 2와 같이, 차징 보호 웰(123_1)과 차징 보호 게이트(150_1)는 사각형의 띠 형상을 갖도록 형성될 수 있다. 그러나, 도 2의 반도체 집적 회로 소자(101)에서도 TSV 홀(170)과 게이트(140) 사이에 차징 보호 웰(123_1)과 차징 보호 게이트(150_1)가 배치되므로, 도 2의 반도체 집적 회로 소자(101)는 도 1의 반도체 집적 회로 소자(100)와 동일한 효과를 가질 수 있다.
도 4 및 도 5를 참조하여 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(102)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다. 도 4는 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(102)의 평면도이고, 도 5는 도 4의 A―A를 따라서 절단한 단면도이다. 도 4에서는 설명의 편의를 위하여, BEOL 구조(180), 제2 연결 패드(193), 컨택(165) 및 층간 절연막(160)을 제외하고 도시하였다.
도 4 및 도 5의 반도체 집적 회로 소자(102)는 도 1의 반도체 집적 회로 소자(100)와는 달리, 필드 절연막(201)을 더 포함한다. 구체적으로, 필드 절연막(201)은 TSV 홀(170)을 둘러싼다. 필드 절연막(201)은 TSV 홀(170)과 차징 보호 웰(123) 사이의 기판(110) 내에 배치될 수 있다. 필드 절연막(201)은 예를 들어, 산화막 등을 포함할 수 있다.
도 5에서는, 필드 절연막(201)의 측벽이 TSV 홀(170)과 접하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 필드 절연막(201)은 TSV 홀(170)과 이격되어 배치될 수도 있다.
도 6을 참조하여 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(103)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다. 도 6은 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(103)의 평면도이다. 도 6에서는 설명의 편의를 위하여, BEOL 구조(180), 제2 연결 패드(193), 컨택(165) 및 층간 절연막(160)을 제외하고 도시하였다.
도 6의 반도체 집적 회로 소자(103)는 도 1의 반도체 집적 회로 소자(100)와 차징 보호 게이트(150_2)의 형상에 있어서 차이점이 있다. 구체적으로, 도 1의 반도체 집적 회로 소자(100)에서는 하나의 차징 보호 게이트(150)가 TSV 홀(170)을 둘러싸도록 배치되지만, 도 6의 반도체 집적 회로 소자(103)는 복수개의 차징 보호 게이트(150_2)가 TSV 홀(170)을 둘러싸도록 배치될 수 있다. 복수개의 차징 보호 게이트(150_2) 각각은 TSV 홀(170)과 일정한 거리를 유지하도록 배치될 수 있다. 그리고 복수개의 차징 보호 게이트(150_2)는 서로 이격되어 배치될 수 있다. 따라서, 예를 들어, 도 4와 같이 복수개의 차징 보호 게이트(150_2)는 전체적으로 원형의 띠 형상을 가질 수 있다.
도 7을 참조하여 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(104)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다. 도 7은 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(104)의 평면도이다. 도 7에서는 설명의 편의를 위하여, BEOL 구조(180), 제2 연결 패드(193), 컨택(165) 및 층간 절연막(160)을 제외하고 도시하였다.
도 7의 반도체 집적 회로 소자(104)는 도 3의 반도체 집적 회로 소자(101)와 차징 보호 게이트(150_3)의 형상에 있어서 차이점이 있다. 구체적으로, 도 3의 반도체 집적 회로 소자(101)에서는 하나의 차징 보호 게이트(150)가 TSV 홀(170)을 둘러싸도록 배치되지만, 도 5의 반도체 집적 회로 소자(104)는 복수개의 차징 보호 게이트(150_3)가 TSV 홀(170)을 둘러싸도록 배치될 수 있다. 그리고, 복수개의 차징 보호 게이트(150_3)는 서로 이격되어 배치될 수 있다. 따라서, 복수개의 차징 보호 게이트(150_3)는 전체적으로 사각형의 띠 형상을 가질 수 있다.
도 8 및 도 9를 참조하여 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(105)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다. 도 8은 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(105)의 평면도이고, 도 9는 도 8의 A―A를 따라서 절단한 단면도이다. 도 8에서는 설명의 편의를 위하여, BEOL 구조(180), 제2 연결 패드(193), 컨택(165) 및 층간 절연막(160)을 제외하고 도시하였다.
도 8 및 도 9의 반도체 집적 회로 소자(105)는 도 1의 반도체 집적 회로 소자(101)와 차징 보호 웰(124)의 형상에 있어서 차이점이 있다. 구체적으로, 도 1의 반도체 집적 회로 소자(100)에서는 차징 보호 웰(121)이 TSV 홀(170)을 둘러싸되, 차징 보호 웰(121)은 TSV 홀(170)과 이격되도록 배치된다. 그러나, 도 8의 반도체 집적 회로 소자(105)에서는 차징 보호 웰(124)이 TSV 홀(170)과 접한다. 도 9를 참조하면, 차징 보호 웰(124)의 측벽은 TSV 홀(170)의 측벽과 접할 수 있다. 따라서, 차징 보호 웰(124)과 분리막(171)은 서로 접할 수 있다.
한편, 차징 보호 웰(124)이 TSV 홀(170)과 접하더라도, 차징 보호 게이트(150)는 차징 보호 웰(124) 상에서, TSV 홀(170)과 이격되어 배치될 수 있다.
도 10을 참조하여 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(106)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다. 도 10은 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(106)의 평면도이다. 도 10에서는 설명의 편의를 위하여, BEOL 구조(180), 제2 연결 패드(193), 컨택(165) 및 층간 절연막(160)을 제외하고 도시하였다.
도 10의 반도체 집적 회로 소자(106)는 도 3의 반도체 집적 회로 소자(102)와 차징 보호 웰(124_1)의 형상에 있어서 차이점이 있다. 구체적으로, 도 3의 반도체 집적 회로 소자(101)에서는 차징 보호 웰(121)이 TSV 홀(170)을 둘러싸되, 차징 보호 웰(121)은 TSV 홀(170)과 이격되도록 배치된다. 그러나, 도 10의 반도체 집적 회로 소자(106)에서는 차징 보호 웰(124_1)이 TSV 홀(170)과 접한다. 즉, 도 9의 반도체 집적 회로 소자(105)와 같이, 차징 보호 웰(124_1)의 측벽은 TSV 홀(170)의 측벽과 접할 수 있다. 따라서, 차징 보호 웰(124_1)과 분리막(171)은 서로 접할 수 있다.
차징 보호 웰(124_1)이 TSV 홀(170)과 접하더라도, 차징 보호 게이트(150)는 차징 보호 웰(124_1) 상에서, TSV 홀(170)과 이격되어 배치될 수 있다.
도 11 및 도 12를 참조하여 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(107)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다. 도 11은 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자(107)의 평면도이고, 도 12는 도 11의 A―A를 따라서 절단한 단면도이다. 도 11에서는 설명의 편의를 위하여, BEOL 구조(180), 제2 연결 패드(193), 컨택(165) 및 층간 절연막(160)을 제외하고 도시하였다.
도 11 및 도 12의 반도체 집적 회로 소자(107)는 도 8의 반도체 집적 회로 소자(105)와 달리, 필드 절연막(203)을 더 포함한다. 구체적으로, 도 8의 반도체 집적 회로 소자(107)는 차징 보호 웰(124) 내에 형성된 필드 절연막(203)을 포함할 수 있다. 필드 절연막(203)은 TSV 홀(170)을 둘러싸며, 도 9와 같이 TSV 홀(170)과 접하도록 배치될 수 있다. 차징 보호 웰(124) 측벽과 필드 절연막(203)의 측벽은 모두 TSV 홀(170)의 측벽과 접할 수 있다. 필드 절연막(203)은 예를 들어, 산화막 등일 수 있다.
도 13을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지(1)를 설명하기로 한다. 도 13은 본 발명의 몇몇 실시예에 따른 반도체 집적 회로 소자(100~107)를 포함하는 반도체 패키지(1)의 단면도이다.
도 13을 참조하면, 반도체 패키지(1)는 패키지 기판(10), 제1 반도체 집적 회로 소자(20), 제2 반도체 집적 회로 소자(30) 및 몰딩층(80)을 포함한다.
패키지 기판(10)은 예를 들어, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 이루어진 기판에 미리 정한 형상의 인쇄회로(20)가 형성된 것일 수 있으나, 이에 제한되는 것은 아니다. 패키지 기판(10)의 하면에는 반도체 패키지(1)를 외부 장치(미도시)에 전기적으로 연결하는 외부 단자(45)가 형성되어 있을 수 있다. 외부 단자(45)는 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이로 형성될 수 있다. 패키지 하부 패드(40)는 외부 장치와 연결되는 외부 단자(45)와 전기적으로 연결될 수 있고, 패키지 기판(10)은 패키지 기판(10) 상면에 형성되는 제4 패드(15)를 통해, 제1 반도체 집적 회로 소자(20) 및 제2 반도체 집적 회로 소자(30)에 전기적 신호를 공급할 수 있다. 패키지 하부 패드(40) 중 적어도 하나는 예를 들어, 그라운드 패드일 수 있고, 패키지 기판(10) 내의 접지라인과 전기적으로 연결될 수도 있다. 도 9에서, 패키지 하부 패드(40)는 패키지 기판(10)의 중앙부에 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다.
제1 반도체 집적 회로 소자(20) 및 제2 반도체 집적 회로 소자(30)는 패키지 기판(10) 상에 순차적으로 적층될 수 있다. 구체적으로, 패키지 기판(10) 상에 제1 반도체 집적 회로 소자(20)가 배치되고, 제1 반도체 집적 회로 소자(20) 상에 제2 반도체 집적 회로 소자(30)가 배치될 수 있다. 제1 반도체 집적 회로 소자(20)와 제2 반도체 집적 회로 소자(30)는 예를 들어, 플립칩(flip chip)의 형태일 수 있다.
제2 반도체 집적 회로 소자(30) 및 제1 반도체 집적 회로 소자(20)는 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 제2 반도체 집적 회로 소자(30) 및/또는 제1 반도체 집적 회로 소자(20)가 로직 칩일 경우, 제2 반도체 집적 회로 소자(30) 및/또는 제1 반도체 집적 회로 소자(20)는 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 여기서, 로직 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 제2 반도체 집적 회로 소자(30) 및/또는 제1 반도체 집적 회로 소자(20)가 메모리 칩일 경우, 메모리 칩은 예를 들어, DRAM, SRAM 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 칩의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
패키지 기판(10) 상에 제1 반도체 집적 회로 소자(20)가 배치된다. 제1 반도체 집적 회로 소자(20)는 본 발명의 몇몇 실시예에 따른 반도체 집적 회로 소자(100~107)일 수 있다. 따라서, 제1 반도체 집적 회로 소자(20)는 기판(21), TSV 컨택(24), BEOL 구조(22), 제2 연결 패드(25), 제1 연결 패드(23) 등을 포함할 수 있다. 제1 반도체 집적 회로 소자(20)의 자세한 설명은 상술하였으므로 생략하기로 한다. 도 13에서는 차징 보호 웰(123), 차징 보호 게이트(150), 웰(121), 게이트(140)를 생략하고 도시하였다.
제2 면(28)에 배치된 제2 연결 패드(25)는 제2 반도체 집적 회로 소자(30)의 연결 패드(33)와 전기적으로 연결될 수 있고, 제2 연결 패드(25)는 TSV 컨택(24)과 전기적으로 연결될 수 있다. 따라서, TSV 컨택(24)을 통해 제1 반도체 집적 회로 소자(20)와 제2 반도체 집적 회로 소자(30)는 전기적으로 연결될 수 있다.
본 발명의 실시예에서, 제1 반도체 집적 회로 소자(20)는 단일 칩인 것으로 도시하였지만, 이는 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 반도체 집적 회로 소자(20)는 제1 면(26) 상에 형성된 제1 연결 패드(23)를 통해 패키지 기판(10)과 전기적으로 연결될 수 있다. 구체적으로, 제1 범프(17)가 제1 연결 패드(23)와 패키지 기판 상부 패드(15)사이에 배치되어 제1 연결 패드(23)와 패키지 기판 상부 패드(30)를 전기적으로 연결한다.
제1 반도체 집적 회로 소자(20)는 제2 반도체 집적 회로 소자(30)와 전기적으로 연결될 수 있다. 제1 반도체 집적 회로 소자(20)의 제2 연결 패드(25)는 제2 범프(35)를 통해 제2 반도체 집적 회로 소자(30)의 연결 패드(33)와 연결되어, 제1 반도체 집적 회로 소자(20)는 제2 반도체 집적 회로 소자(30)와 전기적으로 연결될 수 있다. 제1 반도체 집적 회로 소자(20)는 기판(31)과 반도체 집적 회로(32)를 포함하고, 연결 패드(33)는 반도체 집적 회로(32)가 형성된 제2 반도체 집적 회로 소자(30)의 면 상에 형성될 수 있다.
또한, 제2 반도체 집적 회로 소자(30)는 제1 반도체 집적 회로 소자(20) 내에 형성된 TSV 컨택(24)을 매개로 패키지 기판(10)과 전기적으로 연결될 수 있다. 구체적으로, 제2 반도체 집적 회로 소자(30)는 연결 패드(33), 제2 연결 패드(25), TSV 컨택(24), 제1 연결 패드(23) 및 패키지 기판 상부 패드(15)를 통해 패키지 기판(10)과 전기적으로 연결될 수 있다.
본 발명의 실시예에서, 제2 반도체 집적 회로 소자(30)는 단일 칩인 것으로 도시하였지만, 이는 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다.
패키지 기판(10) 상에서 몰딩층(80)은 제1 및 제2 반도체 집적 회로 소자(20, 30)를 덮도록 형성될 수 있다. 몰딩층(80)은 제1 및 제2 반도체 집적 회로 소자(20, 30)를 외부로부터 보호할 수 있다. 몰딩층(80)은 예를 들어, EMC(epoxy molding compound) 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 집적회로 소자(1000)의 요부 구성을 보여주는 단면도이다.
도 14를 참조하면, 집적회로 소자(1000)는 패키지 기판(1010)상에 차례로 적층된 복수의 반도체 칩(1020)을 포함한다. 상기 복수의 반도체 칩(1020)상에 제어 칩(control chip)(1030)이 연결되어 있다. 상기 복수의 반도체 칩(1020)과 제어 칩(1030)의 적층 구조는 패키지 기판(1010)상에서 열경화성 수지와 같은 밀봉재(encapsulant)(1040)로 밀봉되어 있다. 도 14에는 6 개의 반도체 칩(1020)이 수직으로 적층된 구조를 예시하였으나, 상기 반도체 칩(1020)의 개수 및 적층 방향이 예시된 바에 제한되는 것은 아니다. 상기 반도체 칩(1020)의 개수는 필요에 따라 6 개 보다 더 적거나 더 많게 결정될 수 있다. 상기 복수의 반도체 칩(1020)은 패키지 기판(1010)상에 수평 방향으로 배열될 수도 있고, 수직 방향 실장 및 수평 방향 실장을 조합한 연결 구조로 배열될 수도 있다. 일부 실시예에서, 상기 제어 칩(1030)은 생략 가능하다.
상기 패키지 기판(1010)은 연성 인쇄회로기판 (flexible printed circuit board), 경성 인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 이루어질 수 있다. 상기 패키지 기판(1010)은 기판 내부 배선(1012) 및 접속 단자(1014)를 구비한다. 상기 접속 단자(1014)는 상기 패키지 기판(1010)의 일면에 형성될 수 있다. 상기 패키지 기판(1010)의 다른 면에는 솔더 볼(1016)이 형성되어 있다. 상기 접속 단자(1014)는 상기 기판 내부 배선(1012)을 통하여 상기 솔더 볼(1016) 에 전기적으로 접속된다.
일부 실시예에서, 상기 솔더 볼(1016)은 도전성 범프 (conductive bump) 또는 LGA (lead grid array)로 대체될 수 있다.
복수의 반도체 칩(1020) 및 제어 칩(1030) 중 적어도 하나는 도 1 내지 도 12를 참조하여 설명한 바와 같은 반도체 집적회로 소자(100~107) 중 적어도 하나를 포함한다. 특히, 복수의 반도체 칩(1020) 및 제어 칩(1030)은 각각 TSV 컨택(1022, 1032)을 포함한다. TSV 컨택(1022, 1032) 중 적어도 하나는 각각 도 1 내지 도 12에 예시한 TSV 컨택(173)일 수 있다. 도 14에서는 TSV 컨택(173)을 둘러싸는 차징 보호 웰(123), 차징 보호 게이트(150)를 생략하고 도시하였다.
복수의 반도체 칩(1020) 및 제어 칩(1030) 각각의 TSV 컨택(1022, 1032)은 연결 부재(1050)에 의해 패키지 기판(1010)의 접속 단자(1014)에 전기적으로 연결될 수 있다. 연결 부재(1050)는 도 1 내지 도 12를 참조하여 설명한 연결 패드(191, 193)를 포함할 수 있다.
예를 들어, 복수의 반도체 칩(1020)은 각각 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 또한, 제어 칩(1030)은 예를 들어, SER/DES (serializer/ deserializer) 회로와 같은 로직 회로들을 포함할 수 있다.
도 15는 본 발명의 일 실시예에 따른 집적회로 소자(1100)의 요부 구성을 보여주는 평면도이다.
집적회로 소자(1100)는 모듈 기판(1110)과, 모듈 기판(1110)에 장착된 제어 칩(1120) 및 복수의 반도체 패키지(1130)를 포함한다. 모듈 기판(1110)에는 복수의 입출력 단자(1150)가 형성되어 있다.
복수의 반도체 패키지(1130)는 도 1 내지 도 12를 참조하여 설명한 반도체 집적 회로 소자(100~107) 중 적어도 하나를 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 집적 회로 소자(1200)의 요부 구성을 보여주는 다이어그램이다.
집적 회로 소자(1200)는 제어기(1210), 입/출력 장치(1220), 메모리(1230), 및 인터페이스(1240)를 포함한다. 집적회로 소자(1200)는 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 모바일 시스템은 PDA (personal digital assistant), 휴대용 컴퓨터, 웹 타블렛, 무선 폰, 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드 중 적어도 하나이다.
일부 실시예에서, 제어기(1210)는 마이크로프로세서, 디지털 신호 프로세서, 또는 마이크로콘트롤러(micro-controller)이다.
입/출력 장치(1220)는 집적회로 소자(1200)의 데이터 입출력에 이용된다. 집적회로 소자(1200)는 입/출력 장치(1220)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결될 수 있고, 외부 장치와 상호 데이터를 교환할 수 있다. 일부 실시예에서, 입/출력 장치(1220)는 키패드 (keypad), 키보드 (keyboard), 또는 표시 장치 (display)이다.
일부 실시예에서, 메모리(1230)는 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장한다. 다른 실시예에서, 메모리(1230)는 제어기(1210)에서 처리된 데이터를 저장한다. 제어기(1210) 및 메모리(1230) 중 적어도 하나는 도 1 내지 도 12를 참조하여 설명한 바와 같은 반도체 집적 회로 소자(100~107) 중 적어도 하나를 포함한다.
인터페이스(1240)는 집적회로 소자(1200)와, 다른 외부 장치와의 사이에서 데이터 전송 통로 역할을 한다. 제어기(1210), 입/출력 장치(1220), 메모리(1230), 및 인터페이스(1240)는 버스(1250)를 통하여 서로 통신할 수 있다.
집적회로 소자(1200)는 모바일 폰, MP3 플레이어, 네비게이션 (navigation) 시스템, 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 포함될 수 있다.
도 17 내지 도 225를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 소자 제조 방법을 설명하기로 한다.
도 17 내지 도 25는 본 발명의 일 실시예에 따른 반도체 집적 회로 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 18은 도 17의 A―A를 따라 절단한 단면도이고, 도 20은 도 19의 A―A를 따라 절단한 단면도이다.
먼저, 도 17 및 18을 참조하면, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함하는 기판(110)을 제공한다. 여기서, 제1 영역(Ⅰ)은 추후 TSV 홀(170)이 형성되는 영역이고, 제2 영역(Ⅱ)은 반도체 소자, 예를 들어, 게이트(140)가 형성되는 영역일 수 있다.
이어서, 제1 영역(Ⅰ)에 차징 보호 웰(123)을 형성하고, 제2 영역(Ⅱ)에 웰(121)을 형성한다. 차징 보호 웰(123)과 웰(121)은 기판(110) 내에 형성될 수 있고, 차징 보호 웰(123)은 웰(121)을 형성할 때 같이 형성될 수 있다. 기판(110)은 제1 면(111)과 반대측의 제2 면(113)을 포함할 수 있고, 차징 보호 웰(123)과 웰(121)은 제1 면(111)에 접하도록 형성될 수 있다. 차징 보호 웰(123)과 웰(121)은 서로 이격되어 형성될 수 있다. 차징 보호 웰(123)은 도 17과 같이 원형의 띠 형상을 가질 수 있고, 웰(121)은 제2 영역(Ⅱ)에 복수개 형성될 수 있다. 도 17에는 복수개의 웰(121_1, 121_2, 121_3, 121_4, 121_5)이 5개 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 19 및 도 20을 참조하면, 차징 보호 웰(123) 상에 차징 보호 게이트(150)를, 웰(121) 상에 게이트(140)를 형성한다. 차징 보호 게이트(150)는 게이트(140)를 형성할 때 동시에 형성될 수 있다. 또한, 차징 보호 게이트(150)는 차징 보호 웰(123)과 동일한 형상으로 형성될 수 있다. 예를 들어, 도 19 같이 차징 보호 게이트(150)는 원형의 띠 형상을 가질 수 있다.
게이트(140)는 웰(121) 상에 게이트 유전막(141), 게이트 전극(143), 하드 마스크막(145)을 순차적으로 적층하여 형성할 수 있다. 게이트 유전막(141)은 예를 들어, 산화막을 포함할 수 있고, 게이트 전극(143)은 예를 들어, 폴리실리콘막 등을 포함할 수 있다. 게이트(140)의 측벽에는 스페이서(147)가 배치될 수 있다.
게이트(140)의 적어도 일 측의 웰(121) 내에는 소오스/드레인 영역(131)이 형성될 수 있다. 소오스/드레인 영역(131)은 웰(121) 내에서 서로 이격되어 형성될 수 있고, 제1 면(111)에 접하도록 배치될 수 있다. 예를 들어, 웰(121)이 N형이면 소오스/드레인 영역(131)은 P형이고, 웰(121)이 P형이면 소오스/드레인 영역(131)은 N형일 수 있다.
차징 보호 게이트(150)는 차징 보호 게이트 유전막(151), 차징 보호 게이트 전극(153), 차징 보호 하드 마스크막(155)을 순차적으로 적층하여 형성할 수 있다. 차징 보호 게이트(150) 측벽에는 차징 보호 스페이서(157)가 배치될 수 있다. 차징 보호 게이트 유전막(151)은 게이트 유전막(141)과, 차징 보호 게이트 전극(153)은 게이트 전극(143)과, 차징 보호 하드 마스크막(155)은 하드 마스크막(145)과, 차징 보호 스페이서(157)는 스페이서(147)와 동일한 물질을 포함할 수 있다.
도 21을 참조하면, 기판(110) 상에 차징 보호 게이트(150)와 게이트(140)를 덮는 층간 절연막(160)을 형성한다. 층간 절연막(160)은 기판(110)의 제1 면(111) 상에 형성될 수 있다.
이어서, 층간 절연막(160)을 관통하는 컨택(165)을 웰(121) 상에 형성한다. 컨택(165)은 소오스/드레인 영역(131)과 전기적으로 연결되도록 형성된다. 컨택(165)의 상면은 층간 절연막(160)에 의하여 덮히지 않고 노출된다.
도 22를 참조하면, 차징 보호 웰(123) 내에 TSV 홀(170)을 형성한다. TSV 홀(170)은 차징 보호 웰(123) 및 차징 보호 게이트(150)와 이격되어 형성될 수 있다. TSV 홀(170)은 기판(110)의 제1 영역(Ⅰ) 내에 형성될 수 있다. TSV 홀(170)은 차징 보호 웰(123)과 차징 보호 게이트(150)에 의하여 둘러싸일 수 있다. TSV 홀(170)은 층간 절연막(160)과 기판(110)을 관통하여 형성될 수 있다.
TSV 홀(170)은 플라즈마 에칭에 의해 형성될 수 있다. 따라서, TSV 홀(170)을 형성할 때, 전하를 띠는 플라즈마가 발생한다. 그러나, 차징 보호 웰(123)과 차징 보호 게이트(150)가, TSV 홀(170)과 웰(121) 및 게이트(140) 사이에 형성되기 때문에 플라즈마는 게이트(150)의 게이트 유전막(151)에 차징되지 않고 차징 보호 게이트(150)의 차징 보호 게이트 유전막(151)에 차징된다.
도 23을 참조하면, TSV 홀(170) 내에 분리막(171a), 씨드막(175a), 도전막(177a)을 순차적으로 형성한다. 분리막(171a)은 TSV 홀(170)의 측벽 및 하면을 따라 컨포말하게 형성하고, 씨드막(175a)은 분리막(171a) 상에 컨포말하게 형성하고, 도전막(177a)은 TSV 홀(170)의 나머지 부분을 채우도록 형성될 수 있다.
도 24를 참조하면, 층간 절연막(160)의 상면이 노출될때까지 평탄화 공정을 수행한다. 평탄화 공정은 예를 들어, CMP 공정 또는 커팅 공정에 의해 수행될 수 있다. 평탄화 공정에 의해 TSV 홀(170) 내에 분리막(171), TSV 컨택(173)을 형성할 수 있다.
도 25를 참조하면, 층간 절연막(160) 상에 BEOL 구조(180)를 형성한다. BEOL 구조(180)는 금속층간절연막(181)과, 금속층간절연막(181)에 의해 절연되는 부분을 포함하는 복수의 다층 배선 패턴(187)을 포함한다. 복수의 다층 배선 패턴(187)은 복수의 금속 배선층(183)과 복수의 컨택 플러그(185)를 포함할 수 있다. 복수의 금속 배선층(183)은 층층이 금속층간절연막(181) 내에 형성되고, 복수의 컨택 플러그(185)는 복수의 금속 배선층(183)을 서로 전기적으로 연결할 수 있다. 단, BEOL 구조(180)의 복수의 다층 배선 패턴(187)은 차징 보호 웰(123) 및 차징 보호 게이트(150)와는 전기적으로 연결되지 않고, 소오스/드레인 영역(131) 및/또는 게이트(140)와 전기적으로 연결될 수 있다.
이어서, 기판(110)의 제2 면(113)에 평탄화 공정을 수행하여, TSV 홀(170)과 TSV 컨택(173)이 기판(110)을 관통하도록 형성한다. 이에 의하여 제2 면(113)에서 TSV 홀(170)과 TSV 컨택(173)이 노출될 수 있다.
이어서, 제2 면(113)에 제1 연결 패드(191)를 형성하고, 제1 면(111)에 제2 연결 패드(193)를 형성하여 도 2의 반도체 집적 회로 소자(100)를 제조할 수 있다. 제1 및 제2 연결 패드(191, 193)는, TSV 컨택(173) 및/또는 제2 영역(Ⅱ)에 배치된 반도체 소자, 예를 들어 소오스/드레인 영역(131)과 게이트(140)와 전기적으로 연결될 수 있다.
도 17 내지 도 21 및 도 26 내지 도 28을 참조하여 본 발명의 다른 실시예에 따른 반도체 집적 회로 소자 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 26 내지 도 28은 본 발명의 다른 실시예에 따른 반도체 집적 회로 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 소자 제조 방법은 도 17 내지 도 21까지 본 발명의 일 실시예에 따른 반도체 집적 회로 소자 제조 방법과 동일하다.
이어서, 도 26을 참조하면, 층간 절연막(160) 상에 BEOL 구조(180)를 형성한다. 즉, TSV 컨택(173)을 형성하기 전에 먼저 BEOL 구조(180)를 형성한다.
도 27을 참조하면, 기판(110)의 제2 면(113)에서 TSV 홀(170)을 형성한다. TSV 홀(170)은 기판(110)과 층간 절연막(160)을 관통하도록 형성할 수 있다. 또한, TSV 홀(170)은 차징 보호 웰(123) 내부에 형성되고, 차징 보호 웰(123)과 차징 보호 게이트(150)가 TSV 홀(170)과 웰(121) 및 게이트(140) 사이에 배치되도록 TSV 홀(170)을 형성한다.
도 28을 참조하면, TSV 홀(170)의 측벽에 분리막(171), 분리막(171) 측벽에 씨드막(175), TSV 홀(170)의 나머지 부분을 채우도록 도전막(177)을 형성한다. 씨드막(175)과 도전막(177)은 TSV 컨택(173)의 일부이고, TSV 컨택(173)은 층간 절연막(160)과 기판(110)을 관통할 수 있다.
이어서, 제2 면(113)에 제1 연결 패드(191), BEOL 구조(180) 상에 제2 연결 패드(193)를 형성하면 도 2의 반도체 집적 회로 소자(100)를 형성할 수 있다.
도 29 내지 도 34를 참조하여 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자 제조 방법을 설명하기로 한다. 상술한 바와 동일한 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 29 내지 도 34는 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29 및 도 230을 참조하면, 기판(110)의 제1 영역(Ⅰ)에 차징 보호 웰(124)을, 제2 영역(Ⅱ)에 웰(121)을 형성한다. 그런데, 본 발명의 또다른 실시예에 따른 반도체 집적 회로 소자 제조 방법은, 도 17의 반도체 집적 회로 소자 제조 방법과는 차징 보호 웰(124)의 형상에 있어서 차이가 있다. 구체적으로, 도 17에서는 차징 보호 웰(123)을 원형의 띠 형상으로 형성하였으나, 도 29에서는 원형으로 차징 보호 웰(123)을 형성한다. 다시 말해서, 추후 TSV 홀(170)이 형성되는 기판(110) 부분에도 차징 보호 웰(124)을 형성한다. 차징 보호 웰(124)과 웰(121)은 기판(110)의 제1 면(111)에 접하도록 형성된다.
도 31 및 도 32을 참조하면, 차징 보호 웰(124) 상에 차징 보호 게이트(150)를, 웰(121) 상에 게이트(140)를 형성한다. 차징 보호 게이트(150)는 도 19의 차징 보호 게이트(150)와 동일한 형상, 예를 들어, 원형의 때 형상으로 형성할 수 있다.
도 33을 참조하면, 기판(110) 상에 차징 보호 게이트(150)와 게이트(140)를 덮는 층간 절연막(160)을 형성한다. 그리고, 층간 절연막(160)을 관통하는 컨택(165)을 형성한다. 이어서, 도 34를 참조하면, 층간 절연막(160)과 기판(110) 내에 TSV 홀(170)을 형성한다. TSV 홀(170)은 차징 보호 웰(123) 내부에 층간 절연막(160)을 관통하여 형성할 수 있다. 따라서 차징 보호 웰(123)의 측벽은 TSV 홀(170)의 측벽과 서로 접할 수 있다.
이어서, TSV 홀(170) 내에 분리막(171), TSV 컨택(173)을 형성하고 층간 절연막(160) 상에 BEOL 구조(180)를 형성하고, TSV 컨택(173)이 기판(110)을 관통하도록 기판(110)의 제2 면(113)을 일부 식각하고, 제1 및 제2 연결 패드(191, 193)를 형성하면, 도 8의 반도체 집적 회로 소자(105)를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 101, 102, 103, 104, 105: 반도체 집적 회로 소자
110: 기판 121: 웰
123, 123_1, 123_2, 124, 124_1: 차징 보호 웰
131: 소오스/드레인 영역 140: 게이트
150, 150_1, 150_2, 150_3: 차징 보호 게이트
170: TSV 홀 173: TSV 컨택
180: BEOL 구조 191, 193: 연결 패드
201, 203: 필드 절연막

Claims (10)

  1. 기판의 제1 면에서부터 제2 면까지 관통하는 TSV(Through Silicon Via) 홀;
    상기 TSV 홀 내에 배치된 TSV 컨택;
    상기 기판 내에 배치되고, 상기 제1 면에 접하는 웰;
    상기 웰 상의 게이트;
    상기 TSV 홀과 상기 웰 사이에 배치되고, 상기 기판 내에 배치되고, 상기 제1 면에 접하며, 상기 TSV 홀을 둘러싸는 차징 보호(charging protection) 웰;및
    상기 차징 보호 웰 상의 차징 보호 게이트를 포함하는 반도체 집적 회로 소자.
  2. 제 1항에 있어서,
    상기 차징 보호 웰은 상기 웰과 이격되어 배치되는 반도체 집적 회로 소자.
  3. 제 1항에 있어서,
    상기 차징 보호 게이트는,
    상기 차징 보호 웰 상의 차징 보호 게이트 유전막과,
    상기 차징 보호 게이트 유전막 상의 차징 보호 게이트 전극을 포함하는 반도체 집적 회로 소자.
  4. 제 1항에 있어서,
    상기 기판 상에 상기 차징 보호 게이트와 상기 게이트를 덮는 층간 절연막과,
    상기 층간 절연막 상에 배치되는 복수개의 배선 패턴을 더 포함하되,
    상기 복수개의 배선 패턴은 상기 TSV 컨택 및 상기 웰과 전기적으로 연결되는 반도체 집적 회로 소자.
  5. 제 1항에 있어서,
    상기 TSV 홀을 둘러싸고, 상기 TSV 홀과 상기 차징 보호 웰 사이에 배치되는 필드 절연막을 더 포함하는 반도체 집적 회로 소자.
  6. 제 1항에 있어서,
    상기 차징 보호 웰의 측벽은 상기 TSV 홀의 측벽과 접하는 반도체 집적 회로 소자.
  7. 제 1항에 있어서,
    상기 차징 보호 게이트는 복수개이고,
    상기 복수의 차징 보호 게이트 각각은 서로 이격되어 배치되는 반도체 집적 회로 소자.
  8. 제 1항에 있어서,
    상기 차징 보호 게이트는 상기 TSV 홀을 둘러싸는 반도체 집적 회로 소자.
  9. 패키지 기판;
    상기 패키지 기판 상에 배치되는 제1 반도체 집적 회로 소자;및
    상기 제1 반도체 집적 회로 소자 상에 배치되는 제2 반도체 집적 회로 소자를 포함하되,
    상기 제1 반도체 집적 회로 소자는,
    제1 면과 제2 면을 포함하는 기판과,
    상기 기판을 관통하는 TSV 홀과,
    상기 TSV 홀 내에 배치된 TSV 컨택과,
    상기 기판 내에 배치되고, 상기 제1 면에 접하는 웰과,
    상기 웰 상의 게이트와,
    상기 TSV 홀과 상기 웰 사이에 배치되고, 상기 기판 내에 배치되고, 상기 제1 면에 접하며, 상기 TSV 홀을 둘러싸는 차징 보호 웰과,
    상기 차징 보호 웰 상의 차징 보호 게이트를 포함하는 반도체 패키지.
  10. 제1 영역과 제2 영역을 포함하는 기판을 제공하고,
    상기 제1 영역에 차징 보호 웰을, 상기 제2 영역에 웰을 형성하고,
    상기 차징 보호 웰 상에 차징 보호 게이트를, 상기 웰 상에 게이트를 형성하고,
    상기 기판 상에 상기 차징 보호 게이트와 상기 게이트를 덮는 층간 절연막을 형성하고,
    상기 제1 영역에, 상기 기판과 상기 층간 절연막을 관통하는 TSV 홀을 형성하는 것을 포함하는 반도체 집적 회로 소자 제조 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101690487B1 (ko) * 2010-11-08 2016-12-28 삼성전자주식회사 반도체 장치 및 제조 방법
WO2014194049A1 (en) * 2013-05-31 2014-12-04 The Regents Of The University Of California Through silicon vias and thermocompression bonding using inkjet-printed nanoparticles
US9748301B2 (en) * 2015-01-09 2017-08-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10096612B2 (en) * 2015-09-14 2018-10-09 Intel Corporation Three dimensional memory device having isolated periphery contacts through an active layer exhume process
KR102576349B1 (ko) * 2016-08-24 2023-09-07 삼성전자주식회사 이미지 센서
US10276528B2 (en) * 2017-07-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor device and manufacturing method thereof
CN113097166A (zh) * 2020-01-08 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20210100256A (ko) * 2020-02-05 2021-08-17 삼성전자주식회사 반도체 소자 및 적층형 반도체 칩
US11495559B2 (en) * 2020-04-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
KR20220010852A (ko) 2020-07-20 2022-01-27 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20220120777A (ko) 2021-02-23 2022-08-31 삼성전자주식회사 반도체 소자 및 적층형 반도체 칩
US11682465B2 (en) * 2021-09-30 2023-06-20 Ati Technologies Ulc Reliable through-silicon vias
US20230138963A1 (en) * 2021-10-29 2023-05-04 Nanya Technology Corporation Semiconductor device structure
EP4187600A1 (en) * 2021-11-26 2023-05-31 Imec VZW A semiconductor component comprising back side i/o signal routing

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100237386A1 (en) 2009-03-20 2010-09-23 Industrial Technology Research Institute Electrostatic discharge structure for 3-dimensional integrated circuit through-silicon via device
US20120061827A1 (en) 2010-09-15 2012-03-15 Elpida Memory, Inc. Semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994742A (en) 1995-12-08 1999-11-30 Texas Instruments Incorporated Plasma emission triggered protection device for protecting against charge-induced damage
KR20000008548A (ko) * 1998-07-14 2000-02-07 윤종용 비아 홀의 어스펙트 비가 감소된 반도체소자
US6417544B1 (en) 2001-06-11 2002-07-09 Chartered Semiconductor Manufacturing Ltd. Diode-like plasma induced damage protection structure
JP3990347B2 (ja) 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
JP4246132B2 (ja) 2004-10-04 2009-04-02 シャープ株式会社 半導体装置およびその製造方法
US7635650B2 (en) 2006-04-14 2009-12-22 Sony Corporation Prevention of plasma induced damage arising from etching of crack stop trenches in multi-layered low-k semiconductor devices
KR100881199B1 (ko) 2007-07-02 2009-02-05 삼성전자주식회사 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법
US8531199B2 (en) 2009-10-01 2013-09-10 National Tsing Hua University Method for testing through-silicon-via and the circuit thereof
US7969013B2 (en) 2009-10-22 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via with dummy structure and method for forming the same
US8264065B2 (en) 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
KR101086498B1 (ko) 2010-10-27 2011-11-25 주식회사 하이닉스반도체 플라즈마 유발 손상 방지 반도체 장치
KR101163223B1 (ko) 2010-11-19 2012-07-06 에스케이하이닉스 주식회사 비아 홀 및 관통 전극 형성방법
KR101161743B1 (ko) 2010-12-29 2012-07-02 에스케이하이닉스 주식회사 플라즈마 유발 손상 방지 반도체 장치 및 그 레이아웃
KR101223541B1 (ko) * 2011-01-31 2013-01-21 에스케이하이닉스 주식회사 반도체 칩, 및 이를 포함하는 멀티 칩 패키지
JP5922915B2 (ja) 2011-12-02 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100237386A1 (en) 2009-03-20 2010-09-23 Industrial Technology Research Institute Electrostatic discharge structure for 3-dimensional integrated circuit through-silicon via device
US20120061827A1 (en) 2010-09-15 2012-03-15 Elpida Memory, Inc. Semiconductor device

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