KR20120128457A - 반도체 장치 및 그 형성방법 - Google Patents

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Abstract

관통 전극을 갖는 반도체 장치가 제공된다. 상기 반도체 장치의 기판을 관통하는 TSV를 둘러싸는 에어 갭에 의하여 상기 TSV가 형성된 반도체 소자에 인가하는 스트레스가 완화되어, 상기 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.

Description

반도체 장치 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 보다 구체적으로는 실리콘 관통 전극을 갖는 반도체 장치 및 그 형성 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이러한 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(system in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 실리콘 관통 전극(through silicon via: TSV)을 사용한다.
멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기와 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본 발명이 해결하려는 과제는, 전기적 특성이 향상된 반도체 장치를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는, 전기적 특성이 향상된 반도체 장치 형성방법을 제공하는 데 있다.
본 발명의 실시예들은 관통 전극을 갖는 반도체 장치를 제공한다. 상기 장치는 제 1 면으로부터 상기 제 1 면에 대향하는 제 2 면으로 연장하는 비아 홀을 갖는 기판; 상기 기판의 제 1 면에 제공된 반도체 소자; 및 상기 기판의 일부를 개재하여 상기 비아 홀로부터 이격되고 상기 비아 홀과 상기 반도체 소자 사이에 개재된 제 1 스트레스 완화 구조를 포함하고, 상기 비아 홀은 상기 기판을 관통한다.
상기 비아 홀을 채우는 관통 전극을 더 포함할 수 있다.
상기 관통 전극은 배리어막 및 상기 배리어막 상의 금속막을 포함할 수 있다.
상기 제 1 스트레스 완화 구조체는 상기 비아 홀을 둘러싸도록 형성될 수 있다.
상기 제 1 스트레스 완화 구조체는, 평면으로 보아, 상기 비아 홀로부터 제 1 거리 만큼 이격된 닫힌 루프일 수 있다.
상기 제 1 스트레스 완화 구조체는 상기 비아 홀 보다 작은 깊이를 갖고, 상기 기판을 관통하지 않을 수 있다.
상기 제 1 스트레스 완화 구조체는 상기 기판의 일부가 제거되어 형성된 에어 갭일 수 있다.
상기 기판은 상기 제 1 면으로부터 연장되고, 그의 위에 상기 반도체 소자가 형성된, 웰을 포함하고, 상기 제 1 스트레스 완화 구조체의 깊이는 상기 웰의 깊이 이상일 수 있다.
상기 제 1 스트레스 완화 구조체의 깊이는 2.5 ㎛ 이상일 수 있다.
상기 장치는 상기 제 1 스트레스 완화 구조체로부터 이격되고, 상기 반도체 소자를 둘러싸는 소자분리 구조체를 더 포함할 수 있다.
상기 장치는 상기 소자분리 구조체로부터 이격되어, 상기 웰을 둘러싸는 제 2 스트레스 완화 구조체를 더 포함할 수 있다.
상기 반도체 소자는 트랜지스터이고, 상기 트랜지스터는 상기 제 1 스트레스 완화 구조체로부터 0.5 ㎛ ~ 20 ㎛ 이격된 위치에 형성될 수 있다.
상기 장치는 상기 기판의 상기 제 1 면 상에 제공되어, 상기 반도체 소자를 덮는 층간 절연막을 더 포함하고, 상기 비아 홀 및 상기 제 1 스트레스 완화 구조체는 상기 층간 절연막을 관통하도록 연장할 수 있다.
본 발명의 실시예들은 관통 전극을 갖는 반도체 장치 형성방법을 제공한다. 상기 방법은 연결 영역 및 상기 연결 영역으로부터 이격된 반도체 소자 영역을 갖는 기판을 제공하고; 상기 기판의 상기 연결 영역을 식각하여, 상기 기판의 제 1 면으로부터 상기 제 1 면에 대향하는 제 2 면으로 연장하는, 홀을 형성하고; 상기 홀로부터 이격되어, 상기 홀을 둘러싸는 에어 갭을 형성하고; 그리고 상기 홀을 채우는 도전막을 형성하는 것을 포함한다.
상기 에어 갭은, 상기 기판의 제 1 면으로부터 상기 제 1 면에 대향하는 제 2 면으로 연장하고, 상기 홀 보다 작은 깊이를 가질 수 있다.
상기 방법은 상기 홀 및 상기 에어 갭의 형성 전에, 상기 반도체 소자 영역에 반도체 소자를 형성하고; 그리고 상기 반도체 소자를 덮도록 상기 기판의 제 1 면 상에 층간 절연막을 형성하는 것을 더 포함할 수 있다.
상기 홀 및 상기 에어 갭은 상기 층간 절연막을 관통하도록 형성될 수 있다.
상술한 바와 같이, 관통 전극 주위에 스트레스 완화 구조체를 형성함으로써, 상기 관통 전극에 인접하여 형성된 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이고, 도 1b는 도 1a의 I-I' 선에 대응되는 단면도이고, 도 1c 및 도 1d는 각각 도 1b의 A 부분 및 B 부분의 확대도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이고, 도 1a의 I-I' 선에 대응되는 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이고, 도 3b는 도 3a의 I-I' 선에 대응되는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1a의 I-I' 선에 대응되는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1a의 I-I' 선에 대응되는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1a의 I-I' 선에 대응되는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1a의 I-I' 선에 대응되는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1a의 I-I' 선에 대응되는 단면도이다.
도 9a 내지 도 9g는 도 1a 내지 도 1d를 참조하여 설명된 일 실시예의 반도체 장치의 형성방법을 설명하는 단면도들로, 도 1a의 I-I' 선에 대응되는 단면도들이다.
도 10a 내지 도 10d는 도 4를 참조하여 설명된 일 실시예의 반도체 장치의 형성방법을 설명하는 단면도들로, 도 1a의 I-I' 선에 대응되는 단면도들이다.
도 11a 내지 도 11e는 도 5를 참조하여 설명된 일 실시예의 반도체 장치의 형성방법을 설명하는 단면도들로, 도 1a의 I-I' 선에 대응되는 단면도들이다.
도 12a는 상기 제 1 스트레스 완화 구조체의 깊이에 따른 긴 채널 NMOS의 특성 변화를 도시하고, 도 12b는 상기 제 1 스트레스 완화 구조체의 깊이에 따른 긴 채널 PMOS의 특성 변화를 도시한다.
도 13a는 상기 제 1 스트레스 완화 구조체의 깊이에 따른 짧은 채널 PMOS의 특성 변화를 도시하고, 도 13b는 도 13a의 일 부분의 확대도이다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지의 일 예를 도시한다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지의 다른 예를 도시한다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지의 또 다른 예를 도시한다.
도 17은 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도이다.
도 18은 본 발명의 실시예들에 따른 메모리 카드를 보여주는 개략도이다.
도 19는 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
도 20은 도 19의 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명맥하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 또한, "적어도 하나"는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이고, 도 1b는 도 1a의 I-I' 선에 대응되는 단면도이고, 도 1c 및 도 1d는 각각 도 1b의 A 부분 및 B 부분의 확대도이다. 설명의 편의를 위해서, 반도체 장치는 관통 전극이 형성되는 영역을 중심으로 도시된다. 본 발명의 일 실시예에 따른 반도체 장치(101)가 설명된다.
도 1a 내지 도 1d를 참조하여, 상기 반도체 장치(101)의 기판(10)은 제 1 면(11) 및 상기 제 1 면(11)에 대향하는 제 2 면(12)을 포함한다. 상기 기판(10)은 연결 영역(C) 및 상기 연결 영역(C)으로부터 이격된 반도체 소자 영역(D)을 포함할 수 있다. 상기 기판(10)은 예를 들면, P형의 불순물로 도핑된 것일 수 있다.
웰(41)이 상기 반도체 소자 영역(D)에 형성된다. 상기 웰(41)은 상기 기판(10)의 상기 제 1 면(11)에 형성된다. 상기 웰(41)은 상기 제 1 면(11)으로부터 상기 제 2 면(12)으로 연장된다. 반도체 소자(43)가 상기 웰(41)에 형성된다. 상기 반도체 소자(43)는 트랜지스터일 수 있다. 상기 반도체 소자(43)는 예를 들면, NMOS, PMOS 또는 바이폴라 트랜지스터일 수 있다. 소자분리 구조체(45)가 상기 반도체 소자(43)를 둘러싸도록 형성될 수 있다. 상기 소자분리 구조체(45)는 STI 공정으로 형성될 수 있다. 상기 반도체 소자(43)가 상기 웰(41)에 1개 형성되는 것이 도시되고 있으나, 이에 한정되지 않고 복수개로 형성될 수 있다.
제 1 층간 절연막(51)이 상기 기판의 상기 제 1 면(11) 상에 형성되어, 상기 반도체 소자(43)를 덮는다. 상기 제 1 층간 절연막(51)은 실리콘 산화막을 포함할 수 있다.
비아 홀(21)이 상기 연결 영역(C)에 형성되어, 상기 제 1 층간 절연막(51) 및 상기 기판(10)을 관통한다. 상기 비아 홀(21)은 상기 제 1 면(11) 상의 상기 제 1 층간 절연막(51)으로부터 상기 제 2 면(12)으로 연장한다. 상기 비아 홀(21)의 깊이는 대략 50㎛일 수 있다.
관통 전극(20)이 상기 비아 홀(21)을 채운다. 상기 관통 전극(20)은 상기 제 2 면(12)으로 노출될 수 있다. 상기 관통 전극(20)과 상기 비아 홀(21) 사이에 비아 홀 절연막(22)이 개재될 수 있다. 상기 비아 홀 절연막(22)은 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 바람직하게는, 상기 비아 홀 절연막(22)은 실리콘 산화막일 수 있다. 이와는 달리, 상기 비아 홀 절연막(22) 상에 저유전율을 갖는 폴리머막이 추가적으로 형성될 수 있다. 바람직하게는, 상기 폴리머막은 CF계 폴리머막일 수 있다.
상기 관통 전극(20)은 배리어막(barrier layer)(24) 및 상기 배리어막(24) 상의 도전막(26)을 포함할 수 있다. 상기 배리어막(24)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 루테늄, 코발트, 망간, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 티타늄/티타늄 질화물과 같은 이중막을 포함할 수 있다. 상기 배리어막(24)은 도전막(26)의 금속이 상기 기판(10)으로 확산하는 것을 줄일 수 있다. 상기 도전막(26)은 금속일 수 있다. 상기 금속은 은, 금, 구리, 알루미늄, 텅스텐, 또는 인듐을 포함할 수 있다.
제 1 스트레스 완화 구조체(31)가 상기 비아 홀(21)로부터 이격되어 상기 비아 홀(21)을 둘러싼다. 상기 제 1 스트레스 완화 구조체(31)와 상기 비아 홀(21)에 채워지는 상기 관통 전극(20) 사이에 상기 기판(10)의 일부가 개재된다. 즉, 상기 제 1 스트레스 완화 구조체(31)와 상기 관통 전극(20) 사이에, 에어 갭이 형성되지 않아, 상기 관통 전극(20)이 상기 비아 홀(21) 내에 안정적으로 고정될 수 있다.
상기 제 1 스트레스 완화 구조체(31)는 상기 기판(10)의 상기 제 1 면(11)으로부터 상기 제 2 면(12)으로 연장한다. 상기 제 1 스트레스 완화 구조체(31)는 상기 제 1 층간 절연막(52)을 관통한다. 상기 제 1 스트레스 완화 구조체(31)의 상단은 상기 비아 홀(21)의 상단과 동일한 레벨에 제공될 수 있다.
상기 제 1 스트레스 완화 구조체(31)는 상기 비아 홀(21) 보다 작은 깊이를 가질 수 있다. 상기 제 1 스트레스 완화 구조체(31)는 상기 제 2 면(12)으로 노출되지 않을 수 있다. 즉, 상기 스트레스 완화 구조체(31)는 상기 기판(10)을 관통하지 않을 수 있다. 상기 스트레스 완화 구조체(31)는 에어 갭일 수 있다. 상기 비아 홀 절연막(22)은 상기 에어 갭의 측벽 및 상부에 추가적으로 형성되어, 상기 에어 갭의 일부 또는 전부를 채울 수 있다.(도 1c 내지 도 1e 참조)
상기 제 1 스트레스 완화 구조체(31) 말단의 폭은 상기 제 1 면(11) 상의 상기 제 1 층간 절연막(51)로부터 상기 제 2 면(12)으로 갈수록 좁아질 수 있다.(도 1d 참조) 이와는 달리, 상기 제 1 스트레스 완화 구조체(31)의 바닥면은 그의 측벽과 거의 수직일 수 있다. (도 1e 참조)
상기 제 1 스트레스 완화 구조체(31)는, 평면으로 보아, 상기 비아 홀(21)로부터 제 1 거리 만큼 이격된 닫힌 루프(closed loop)일 수 있다. 상기 제 1 스트레스 완화 구조체(31)는, 평면으로 보아, 원형, 사각, 또는 팔각형일 수 있다. 상기 제 1 스트레스 완화 구조체(31)는, 평면으로 보아, 상기 비아 홀(21)로부터 제 1 거리 만큼 이격되고, 부분적으로 끊어진 루프일 수 있다.
상기 비아 홀(21)의 폭은 상기 제 1 스트레스 완화 구조체(31)의 폭 보다 클 수 있다. 상기 비아 홀(21)의 폭은 예를 들어, 5㎛ 일 수 있다. 상기 제 1 스트레스 완화 구조체(31)의 폭은 예를 들어, 1 ~ 1000㎚ 일 수 있다. 상기 비아 홀(21)과 상기 제 1 스트레스 완화 구조체(31) 사이의 기판의 폭은 대략 1 ~ 5㎛일 수 있다.
일반적으로, 금속으로 형성된 상기 관통 전극(20)의 열적 스트레스로 인하여, 상기 관통 전극(20)에 인접하여 형성된 반도체 소자는 나쁜 전기적 특성 및 신뢰성을 가진다. 때문에, 상기 반도체 소자를 형성하는 것이 금지된 영역 즉, 금지 영역(Keep-out Zone: KOZ)이 존재한다. 일반적인 관통 실리콘 비아(TSV)를 갖는 반도체 장치는 20㎛ 이상의 금지 영역(KOZ)을 가진다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자(43)와 상기 관통 전극(20)의 사이에, 상기 제 1 스트레스 완화 구조체(31)가 개재된다. 상기 웰(41)은 상기 제 1 스트레스 완화 구조체(31)를 개재하여 상기 비아 홀(21)로부터 이격된다. 상기 반도체 소자(43)는 상기 제 1 스트레스 완화 구조체(31)로부터 0.5 ~ 20㎛ 이격된 위치에 형성되는 것이 가능하다. 상기 금지 영역(KOZ)이 상기 제 1 스트레스 완화 구조체(31)로부터 0.5㎛까지 감소하는 것이 가능하다. 즉, 상기 제 1 스트레스 완화 구조체(31)의 형성에 의하여, 상기 금지 영역이 상당히 줄어들 수 있어 반도체 장치의 집적도가 향상될 수 있다.
상기 제 1 스트레스 완화 구조체(31)의 깊이(d1)는 상기 웰(41)의 깊이(d2) 이상일 수 있다. 즉, 상기 제 1 스트레스 완화 구조체(31)의 깊이는 상기 관통 전극(20)의 열적 스트레스가 상기 반도체 소자(43)의 전기적 특성에 영향을 미치는 것을 방지할 수 있는 깊이 이상일 수 있다. 상기 제 1 스트레스 완화 구조체(31)의 깊이는 1㎛ 이상일 수 있다. 보다 구체적으로, 상기 제 1 스트레스 완화 구조체(31)의 깊이는 2.5㎛ 이상일 수 있다.
제 1 콘택(61)이 상기 제 1 층간 절연막(51)을 관통하여 상기 반도체 소자(43)의 불순물 영역, 예를 들면 MOS 트랜지스터의 소스/드레인 영역에 연결될 수 있다. 제 2 층간 절연막(55)이 상기 제 1 층간 절연막(51)을 덮도록 형성된다. 상기 제 2 층간 절연막(55)은 실리콘 산화막을 포함할 수 있다. 제 1 층간 절연막(51)과 상기 제 2 층간 절연막(55) 사이에 관통 전극 캐핑막(53)이 개재될 수 있다. 상기 관통 전극 캐핑막(53)은 실리콘 질화막을 포함할 수 있다.
제 1 패드(63) 및 제 2 패드(65)가 상기 제 2 층간 절연막(55) 및 상기 관통 전극 캐핑막(53) 내에 형성될 수 있다. 상기 제 1 패드(63)는 상기 관통 전극(20)에 연결되고, 상기 제 2 패드(65)는 상기 제 1 콘택(61)에 연결될 수 있다. 상기 제 2 층간 절연막(55) 상에 제 3 층간 절연막(57)이 형성될 수 있다. 상기 제 3 층간 절연막(57)은 실리콘 산화막을 포함할 수 있다. 제 3 패드(67)가 상기 제 3 층간 절연막(57) 상에 형성될 수 있다. 상기 제 3 패드(67)는, 상기 제 3 층간 절연막(57) 내에 형성된 제 2 콘택(66)을 통하여, 상기 제 1 패드(63)와 연결될 수 있다.
상기 제 3 층간 절연막(57)을 덮고 상기 제 3 패드(67)의 일부를 노출하는 제 1 패시베이션막(58)이 형성된다. 상기 제 1 패시베이션막(58)은 상기 반도체 소자(43)를 포함하는 집적회로를 외부 환경으로부터 보호할 수 있고, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합으로 형성될 수 있다. 상기 패드들(63, 65, 67)은 알루미늄 또는 구리로 형성될 수 있다. 상기 콘택들(61, 66)은 알루미늄, 또는 텅스텐으로 형성될 수 있다.
제 2 패시베이션막(59)이 상기 기판(10)의 상기 제 2 면(12) 상에 형성될 수 있다. 상기 제 2 패시베이션막(59) 내에 제 4 패드(69)가 형성되고, 상기 관통 전극(20)에 연결된다. 상기 제 2 패시베이션막(59)은 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합으로 형성될 수 있다. 상기 제 4 패드(69)는 구리로 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이고, 도 1a의 I-I' 선에 대응되는 단면도이다. 간략화를 위하여 도 1a 내지 도 1d를 참조하여 전술한 일 실시예와의 차이점을 중심으로, 본 발명의 일 실시예에 따른 반도체 장치(102)가 설명된다. 제 1 스트레스 완화 구조체(31)는 상기 기판(10)을 관통할 수 있다. 도 2에는 제4 패드(69)가 상기 제 1 스트레스 완화 구조체(31)와 중첩되지 않은 것이 도시되어 있으나, 상기 제 1 스트레스 완화 구조체(31)와 중첩될 수도 있다.
도 3a는 본 발명의 일 실시예에 따른 반도체 장치(103)의 평면도이고, 도 3b는 도 3a의 I-I' 선에 대응되는 단면도이다. 간략화를 위하여 도 1a 내지 도 1d를 참조하여 전술한 일 실시예와의 차이점을 중심으로 본 발명의 일 실시예에 따른 반도체 장치(103)가 설명된다.
도 3a 내지 도 3b를 참조하여, 상기 반도체 장치(103)는 제 2 스트레스 완화 구조체(32)를 더 포함한다. 상기 제 2 스트레스 완화 구조체(32)는 상기 소자분리 구조체(45)로부터 이격되어, 상기 반도체 소자(43)를 둘러싸도록 형성될 수 있다. 상기 제 2 스트레스 완화 구조체(32)는 상기 웰(41)을 둘러쌀 수 있다. 상기 제 2 스트레스 완화 구조체(32)는 상기 기판(10)의 상기 제 1 면(11)으로부터 상기 제 2 면(12)으로 연장한다. 상기 제 2 스트레스 완화 구조체(32)는 상기 제 1 층간 절연막(51)을 관통한다. 상기 제 2 스트레스 완화 구조체(32)는 상기 제 1 스트레스 완화 구조체(31)와 비슷한 깊이를 가지고, 상기 제 2 면(12)으로 노출되지 않는다. 상기 제 2 스트레스 완화 구조체(32)는 상기 제 1 스트레스 완화 구조체(31)와 유사한 깊이 및 모양을 갖는 에어 갭일 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치(104)의 단면도로서, 도 1a의 I-I' 선에 대응되는 단면도이다. 간략화를 위하여 도 1a 내지 도 1d를 참조하여 전술한 일 실시예와의 차이점을 중심으로 본 발명의 일 실시예에 따른 반도체 장치(104)가 설명된다.
도 4를 참조하여, 상기 반도체 장치(103)의 비아 홀(21)은 제 1 층간 절연막(51)을 관통하지만 제 1 스트레스 완화 구조체(31)는 상기 제 1 층간 절연막(51)을 관통하지 않는다. 즉, 상기 비아 홀(21)의 상단은 상기 제 1 층간 절연막(51)의 상부면과 동일한 레벨에 제공되고, 상기 제 1 스트레스 완화 구조체(31)의 상단은 상기 기판(10)의 상기 제1 면(11)과 동일한 레벨에 제공될 수 있다.
상기 반도체 장치(104)의 상기 제 1 스트레스 완화 구조체(31)는, 도 2와 같이, 상기 기판(10)을 관통할 수 있다. 상기 반도체 장치(104)는 도 3a 및 도 3b를 참조하여 설명된 제 2 스트레스 완화 구조체(32)를 더 포함할 수 있다. 다만, 상기 제 2 스트레스 완화 구조체(32)의 상단은 상기 기판(10)의 상기 제 1 면(11)과 동일한 레벨에 제공될 수 있다. 상기 제 2 스트레스 완화 구조체(32)는 상기 제 1 스트레스 완화 구조체(31)와 유사한 깊이 및 모양을 갖는 에어 갭일 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치(105)의 단면도로서, 도 1a의 I-I' 선에 대응되는 단면도이다. 간략화를 위하여 도 1a 내지 도 1d를 참조하여 전술한 일 실시예와의 차이점을 중심으로 본 발명의 일 실시예에 따른 반도체 장치(105)가 설명된다.
도 5를 참조하여, 상기 반도체 장치(105)의 비아 홀(20) 및 제 1 스트레스 완화 구조체(31)는 제 1 층간 절연막(51)을 관통하지 않는다. 즉, 상기 비아 홀(21) 및 상기 제 1 스트레스 완화 구조체(31)의 상단은 상기 기판(10)의 상기 제1 면(11)과 동일한 레벨에 제공될 수 있다. 관통 전극(20)은 도핑된 폴리실리콘으로 형성될 수 있다. 이와는 달리, 상기 관통 전극(20)은 도 1a 내지 도 1d를 참조하여 전술한 일 실시예와 같은 배리어막(24) 및 도전막(26)을 포함할 수 있다. 또한, 도 5에 도시된 바와는 달리, 상기 반도체 장치(105)는, 전술한 비아 홀 절연막(22)을 포함하지 않을 수 있다.
상기 관통 전극(20)과 연결되는 제 1 패드(63)가, 상기 기판(11)의 상기 제 1 면(11) 상에, 형성될 수 있다. 제 1 층간 절연막(51)이, 반도체 소자(43), 상기 제 1 패드(63) 및 상기 제 1 스트레스 완화 구조체(31)가 형성된, 상기 기판(10)의 상기 제 1 면(11) 상에 형성될 수 있다. 상기 제 1 층간 절연막(51)은 실리콘 산화막을 포함할 수 있다. 제 2 패드들(65)이 상기 제 1 층간 절연막(51) 상에 형성될 수 있다. 상기 제 2 패드들(65) 각각은, 상기 제 1 층간 절연막(51) 내에 형성된 제 1 콘택들(61)을 통하여, 상기 반도체 소자(43)의 소스/드레인 영역 또는 상기 제 1 패드(63)에 연결될 수 있다. 제 2 층간 절연막(55)이 상기 제 2 패드들(65)을 덮도록 형성될 수 있다. 상기 제 2 층간 절연막(55)은 실리콘 산화막을 포함할 수 있다. 제 3 패드(67)가, 상기 제 2 층간 절연막(55) 상에 형성될 수 있다. 상기 제 3 패드(67)는 제 2 콘택들(66)을 통하여 상기 제 2 패드들(65)에 연결될 수 있다.
상기 제 2 층간 절연막(55)을 덮고 상기 제 3 패드(67)의 일부를 노출하는 제 1 패시베이션막(58)이 형성된다. 상기 제 1 패시베이션막(58)은 상기 반도체 소자(43)를 포함하는 집적회로를 외부 환경으로부터 보호할 수 있다.
상기 반도체 장치(105)의 상기 제 1 스트레스 완화 구조체(31)는, 도 2와 같이, 상기 기판(10)을 관통할 수 있다. 상기 반도체 장치(105)는 도 3a 및 도 3b를 참조하여 설명된 제 2 스트레스 완화 구조체(32)를 더 포함할 수 있다. 상기 제 2 스트레스 완화 구조체(32)의 상단은 상기 기판(10)의 상기 제 1 면(11)과 동일한 레벨에 제공될 수 있다. 상기 제 2 스트레스 완화 구조체(32)는 상기 제 1 스트레스 완화 구조체(31)와 유사한 깊이 및 모양을 갖는 에어 갭일 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1a의 I-I' 선에 대응되는 단면도이다. 간략화를 위하여 도 1a 내지 도 1d를 참조하여 전술한 일 실시예와의 차이점을 중심으로 본 발명의 일 실시예에 따른 반도체 장치(106)가 설명된다.
도 6을 참조하여, 제 1 층간 절연막(51)이 상기 기판(10)의 상기 제 1 면(11) 상에 형성되어, 반도체 소자(43)를 덮는다. 상기 제 1 층간 절연막(51)은 실리콘 산화막을 포함할 수 있다.
제 1 콘택(61)이 상기 제 1 층간 절연막(51)을 관통하여 상기 반도체 소자(43)의 불순물 영역, 예를 들면 MOS 트랜지스터의 소스/드레인 영역에 연결될 수 있다. 제 2 패드(65)가 상기 제 1 층간 절연막(51) 상에 형성될 수 있다. 상기 제 2 패드(65)는, 상기 제 1 콘택(61)에 연결될 수 있다. 상기 반도체 장치(106)은 전술한 제 1 패드(63)을 포함하지 않을 수 있다.
제 2 층간 절연막(55)이 상기 제 1 층간 절연막(51)을 덮도록 형성된다. 상기 제 2 층간 절연막(55)은 실리콘 산화막을 포함할 수 있다.
상기 반도체 장치(106)의 비아 홀(21) 및 제 1 스트레스 완화 구조체(31)는 상기 제 1 및 제 2 층간 절연막들(51, 55)을 관통한다. 즉, 상기 비아 홀(21) 및 상기 제 1 스트레스 완화 구조체(31)는 상기 제 2 층간 절연막(55)으로 연장한다. 관통 전극(20)은 상기 제 2 층간 절연막(55)의 상부면에서 노출될 수 있다. 상기 제 1 스트레스 완화 구조체(31)의 상단은 상기 비아 홀(21)의 상단과 동일한 레벨에 제공될 수 있다.
제 3 패드(67)가 상기 제 2 층간 절연막(55) 상에 형성될 수 있다. 상기 제 3 패드(67)는 상기 관통 전극(20)과 연결될 수 있다. 상기 제 2 층간 절연막(55)을 덮고 상기 제 3 패드(67)의 일부를 노출하는 제 1 패시베이션막(58)이 형성된다. 상기 제 1 패시베이션막(58)은 상기 반도체 소자(43)를 포함하는 집적회로를 외부 환경으로부터 보호할 수 있다.
상기 반도체 장치(106)의 상기 제 1 스트레스 완화 구조체(31)는, 도 2와 같이, 상기 기판(10)을 관통할 수 있다. 상기 반도체 장치(106)는 도 3a 및 도 3b를 참조하여 설명된 제 2 스트레스 완화 구조체(32)를 더 포함할 수 있다. 상기 제 2 스트레스 완화 구조체(32)의 상단은 상기 비아 홀(21)의 상단과 동일한 레벨에 제공될 수 있다. 상기 제 2 스트레스 완화 구조체(32)는 상기 제 1 스트레스 완화 구조체(31)와 유사한 깊이 및 모양을 갖는 에어 갭일 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1a의 I-I' 선에 대응되는 단면도이다. 간략화를 위하여 도 6을 참조하여 전술한 일 실시예와의 차이점을 중심으로 본 발명의 일 실시예에 따른 반도체 장치(107)가 설명된다.
도 7을 참조하여, 상기 반도체 장치(107)의 제 1 스트레스 완화 구조체(31)는 상기 제 2 층간 절연막(55)을 관통하지 않는다. 즉, 상기 비아 홀(21)의 상단은 상기 제 2 층간 절연막(55)의 상부면과 동일한 레벨에 제공되고, 상기 제 1 스트레스 완화 구조체(31)의 상단은 상기 제 1 층간 절연막(51)과 동일한 레벨에 제공될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1a의 I-I' 선에 대응되는 단면도이다. 간략화를 위하여 도 6을 참조하여 전술한 일 실시예와의 차이점을 중심으로 본 발명의 일 실시예에 따른 반도체 장치(108)가 설명된다.
도 8을 참조하여, 상기 반도체 장치(107) 제 1 스트레스 완화 구조체(31)는 상기 제 1 및 제 2 층간 절연막들(51, 55)을 관통하지 않는다. 즉, 상기 비아 홀(21)의 상단은 상기 제 2 층간 절연막(55)의 상부면과 동일한 레벨에 제공되고, 상기 제 1 스트레스 완화 구조체(31)의 상단은 상기 기판(10)의 상기 제 1 면(11)과 동일한 레벨에 제공될 수 있다.
도 9a 내지 도 9g는 전술한 일 실시예의 반도체 장치(101)의 형성방법을 설명하는 단면도들로, 도 1a의 I-I' 선에 대응되는 단면도들이다.
도 9a를 참조하여, 연결 영역(C) 및 상기 연결 영역(C)으로부터 이격된 반도체 소자 영역(D)을 갖는 기판(10)이 제공된다. 상기 기판(10)은 제 1 면(11) 및 상기 제 1 면(11)에 대향하는 제 2 면(12)을 포함한다. 상기 기판(10)은 예를 들면 P형의 불순물로 도핑된 것일 수 있다.
웰(41)이 상기 반도체 소자 영역(D)에 형성된다. 상기 웰(41)은 상기 기판(10)의 상기 제 1 면(11)에 형성된다. 상기 웰(41)은 상기 기판(10)의 상기 제 1면(11)에 N형 또는 P형의 불순물 이온을 도핑하여 형성될 수 있다. 상기 웰(41)은 그의 깊이(d2)까지 연장할 수 있다. 상기 웰의 깊이(d2)는 상기 불순물 이온의 농도가 급격하게 감소하는 깊이로 정의될 수 있다.
반도체 소자(43)가 상기 웰(41)에 형성된다. 상기 반도체 소자(43)는 트랜지스터일 수 있다. 상기 반도체 소자(43)는 예를 들면, NMOS, PMOS 또는 바이폴라 트랜지스터일 수 있다. 소자분리 구조체(45)가 상기 반도체 소자(43)를 둘러싸도록 형성된다. 상기 소자분리 구조체(45)는 STI 공정으로 형성될 수 있다. 상기 반도체 소자(43)가 상기 웰(41)에 1개 형성되는 것이 도시되고 있으나, 이에 한정되지 않고 복수개로 형성될 수 있다.
제 1 층간 절연막(51)이 상기 기판의 상기 제 1 면(11) 상에 형성되어, 상기 반도체 소자(43)를 덮는다. 상가 제 1 층간 절연막(51)은 실리콘 산화막을 포함할 수 있다. 제 1 콘택(61)이 상기 제 1 층간 절연막(51)을 관통하여 형성된다. 상기 제 1 콘택(61)은 상기 반도체 소자(43)의 불순물 영역, 예를 들면 MOS 트랜지스터의 소스/드레인 영역에 연결될 수 있다.
도 9b를 참조하여, 식각 정지막(52)이 상기 제 1 층간 절연막(51) 상에 형성될 수 있다. 상기 식각 정지막(53)은 실리콘 질화막을 포함할 수 있다.
상기 기판의 제 1 면(11) 상에 마스크 패턴(70)이 형성된다. 상기 마스크 패턴(70)은 제 1 오프닝(71), 및 상기 제 1 오프닝을 둘러싸고 상기 제 1 오프닝으로부터 이격된 제 2 오프닝(72)을 가질 수 있다. 상기 제 1 오프닝(71) 및 상기 제 2 오프닝(72)은 상기 연결 영역(C)에서 상기 식각 정지막(52)을 노출할 수 있다. 상기 제 1 오프닝(71)은 원형일 수 있다. 상기 제 2 오프닝(72)은, 평면으로 보아, 상기 제 1 오프닝(71)으로부터 제 1 거리 만큼 이격된 닫힌 루프(closed loop)일 수 있다. 상기 제 2 오프닝(72)은, 평면으로 보다, 원형, 사각형, 또는 팔각형일 수 있다. 상기 제 1 오프닝(71)의 폭은 상기 제 2 오프닝(72)의 폭 보다 클 수 있다. 상기 제 1 오프닝(71)의 폭은 예를 들어, 5㎛ 일 수 있다. 상기 제 2 오프닝(72)의 폭은 예를 들어, 1 ~ 1000㎚ 일 수 있다. 상기 제 1 오프닝(71)과 상기 제 2 오프닝(72) 사이의 기판의 폭은 대략 1 ~ 5㎛일 수 있다. 상기 마스크 패턴(70)은 포토레지스트로 형성될 수 있다.
상기 마스크 패턴(70)을 사용하여 상기 기판(10)을 식각하여, 상기 제 1 오프닝 및 상기 제 2 오프닝에 각각 정렬된 비아 홀(21) 및 제 1 에어 갭(31)을 형성한다. 상기 기판(10)은 보쉬 에칭 또는 스테디 에칭 방법을 사용하여 식각될 수 있다. 상기 비아 홀(21)은 상기 식각 정지막(52) 및 상기 제 1 층간 절연막(51)을 관통하고, 상기 기판(10)의 상기 제 1 면(11)으로부터 상기 제 2 면(12)을 향하여 연장할 수 있다. 상기 비아 홀(21)은 상기 기판(10)을 관통하지 않는 깊이까지 연장할 수 있다. 상기 제 1 에어 갭(31)은 상기 기판(10)의 일부를 개재하여 상기 비아 홀(21)로부터 이격되어, 상기 비아 홀(21)을 둘러싸도록, 형성된다. 상기 제 1 에어 갭(31)은 상기 식각 정지막(52) 및 상기 제 1 층간 절연막(51)을 관통하고, 상기 기판(10)의 상기 제 1 면(11)으로부터 상기 제 2 면(12)을 향하여 연장할 수 있다.
상기 제 2 오프닝(72)의 폭이 상기 제 1 오프닝(71)의 폭 보다 매우 작기 때문에, 상기 제 1 오프닝(71) 아래의 기판 보다 상기 제 2 오프닝(72) 아래의 기판은 작은 깊이로 식각될 수 있다. 이에 따라, 상기 제 1 에어 갭(31)은 상기 비아 홀(21) 보다 작은 깊이(d1)를 가질 수 있다. 상기 비아 홀(21)의 깊이는 대략 50㎛ 이상일 수 있다. 상기 제 1 에어 갭(31)의 깊이는 대략 1㎛ 이상일 수 있다. 상기 제 1 에어 갭(31)의 깊이는 대략 15㎛ 이하일 수 있다. 상기 에어 갭(31)의 말단의 폭은 상기 제 1 면(11) 상으로부터 상기 제 2 면(12)으로 갈수록 좁아질 수 있다.(도 1e 참조)
이와는 달리, 상기 에어 갭(31)은 상기 비아 홀(21)의 형성 공정 전에, 별도의 공정으로 형성될 수 있다. 상기 별도의 공정은 레이저 드릴링 방법일 수 있다. 비아 홀(21)이 형성될 영역을 둘러싸도록, 예를 들어 엑시머 레이저를 사용하여 상기 기판(10)의 상기 제 1 면(11)에 깊은 에어 갭(31)을 형성할 수 있다. 상기 에어 갭(31)의 바닥면은 도 1d를 참조하여 설명한 것과 같이, 그의 측벽과 거의 수직일 수 있다.
도 9c를 참조하여, 상기 마스크 패턴(70)이 제거된다. 비아 홀 절연막(22)이 상기 기판(10)의 상기 제 1 면(11) 상에 형성된다. 상기 비아 홀 절연막(22)은 대략 200㎚의 두께를 가질 수 있다. 상기 비아 홀 절연막(22)은 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 바람직하게는, 상기 비아 홀 절연막(22)은 실리콘 산화막일 수 있다. 상기 비아 홀 절연막(22)은 O3-TEOS CVD 방법으로 형성될 수 있다. 상기 비아 홀 절연막(22) 상에 저유전율을 갖는 폴리머막이 추가적으로 형성될 수 있다. 상기 폴리머막은 CF 가스를 이용하는 플라즈마 공정에 의하여 상기 비아 홀 절연막(22) 상에 형성될 수 있다. 상기 비아 홀 절연막(22)은 상기 비아 홀(21)의 측벽을 덮는다. 상기 비아 홀 절연막(22)은 상기 제 1 에어 갭(31)의 측벽 및 상부로 연장할 수 있다. 상기 비아 홀 절연막(22)은 상기 제 1 에어 갭(31)의 일부를 채울 수 있다.(도 1c 및 도 1d 참조)
관통 전극(20)이 상기 비아 홀 절연막(22) 상에 형성되어, 상기 비아 홀(21)을 채운다. 상기 관통 전극(20)은 배리어막(barrier layer)(24) 및 상기 배리어막(24) 상의 도전막(26)을 포함할 수 있다. 상기 관통 전극(20)의 형성공정이 보다 상세하게 설명된다.
상기 배리어막(24)은 상기 비아 홀 절연막(22)이 형성된 상기 비아 홀(21)의 내면을 따라 형성될 수 있다. 상기 배리어막(24)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 루테늄, 코발트, 망간, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 티타늄/티타늄 질화물의 이중막을 포함할 수 있다. 상기 배리어막(24)은 스퍼터링 방법으로 형성될 수 있다. 상기 배리어막(24)의 형성 온도는, 예를 들면 375℃일 수 있다. 상기 배리어막(24)은 후술하는 관통 전극용 도전막의 금속이 상기 기판(10)으로 확산하는 것을 줄이는 역할을 할 수 있다.
상기 도전막(26)은 상기 비아 홀(16) 내부를 채우도록 형성될 수 있다. 상기 도전막(26)은 상기 제 1 면(11) 상으로 연장하도록 형성될 수 있다. 상기 도전막(26)은, 전기 도금 방법, 무전해 도금 방법 또는 선택적 증착 방법을 이용하여, 상기 비아 홀(16) 내부에 형성될 수 있다. 상기 전기 도금 방법은, 상기 배리어막(24)이 형성된 비아 홀(16)의 내면에 씨드층(seed layer)을 형성하고, 그리고 상기 씨드층 상에 도전물질을 도금하는 것을 포함할 수 있다. 상기 도전막(26)의 형성 온도는 예를 들면, 상온일 수 있다. 상기 씨드층은 스퍼터링 방법으로 형성될 수 있다. 상기 도전막(26)은 금속일 수 있다. 상기 금속은 은, 금, 구리, 텅스텐, 또는 인듐을 포함할 수 있다.
상기 관통 전극(20)을 구성하는 상기 배리어막, 상기 시드막, 및 상기 도전막의 물질들 중 어느 하나는, 상기 비아 홀 절연막(22)과 같이, 상기 제 1 에어 갭(31)의 일부를 채울 수 있다.
도 9d를 참조하여, 평탄화 공정을 수행하여, 상기 식각 정지막(52) 상의 관통 전극(20)을 제거한다. 이때, 상기 식각 정지막(52) 상의 상기 비아 홀 절연막(22)도 제거될 수 있다.
도 9e 및 도 9f를 참조하여, 상기 식각 정지막(52)은 제거되고, 관통 전극 캐핑막(53)이 형성된다. 상기 관통 전극 캐핑막(53)은 실리콘 질화막을 포함할 수 있다.
도 9g를 참조하여, 상기 관통 전극 캐핑막(53) 상에 제 2 층간 절연막(55)이 형성된다. 제 1 패드(63) 및 제 2 패드(65)가 상기 제 2 층간 절연막(55) 및 상기 관통 전극 캐핑막(53) 내에 형성될 수 있다. 상기 제 1 패드(63) 및 상기 제 2 패드(65)는 다마신 공정으로 형성될 수 있다. 상기 제 1 패드(63)는 상기 관통 전극(20)에 연결되고, 상기 제 2 패드(65)는 상기 제 1 콘택(61)에 연결될 수 있다. 상기 제 2 층간 절연막(55) 상에 제 3 층간 절연막(57)이 형성될 수 있다. 상기 층간 절연막들(51, 55, 57)은 실리콘 산화막을 포함할 수 있다. 상기 층간 절연막들(51, 55, 57)은 CVD 공정으로 형성될 수 있다. 상기 층간 절연막들(51, 55, 57)의 형성 온도는, 예를 들면 400℃일 수 있다. 상기 층간 절연막(51, 55, 57)은 실리콘 산화막을 포함할 수 있다. 상기 층간 절연막들(51, 55, 57)은, 예를 들면 TEOS 산화막일 수 있다.
제 2 콘택(66)이 상기 제 3 층간 절연막(57) 내에 형성될 수 있다. 상기 제 2 콘택(66)은 상기 제 3 층간 절연막(57)을 패터닝하여 상기 제 1 패드(63)를 노출하는 오프닝을 형성하고, 알루미늄 또는 텅스텐으로 상기 오프닝을 채워 형성될 수 있다.
제 3 패드(67)가 상기 제 3 층간 절연막(57) 상에 형성될 수 있다. 상기 제 3 패드(67)는, 상기 제 2 콘택(66)과 연결될 수 있다. 상기 제 3 층간 절연막(57)을 덮고 상기 제 3 패드(67)의 일부를 노출하는 제 1 패시베이션막(58)이 형성된다. 상기 제 1 패시베이션막(58)은 상기 반도체 소자(43)를 포함하는 집적회로를 외부 환경으로부터 보호할 수 있고, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합으로 형성될 수 있다. 상기 패드들(63, 65, 67)은 알루미늄 또는 구리로 형성될 수 있다. 상기 콘택들(61, 66)은 알루미늄 또는 텅스텐으로 형성될 수 있다.
도 1b를 재차 참조하여, 상기 기판(10)의 상기 제 2 면(12)을 연마하는 공정이 수행될 수 있다. 상기 제 2 면(12)으로 상기 관통 전극(20)이 노출될 수 있다. 상기 제 2 면(12)으로 상기 제 1 에어 갭(31)은 노출되지 않는다. 상기 연마 공정이 보다 상세하게 설명된다.
먼저, 상기 기판(10)의 제 1 패시베이션막(58) 상에, 접착층(미도시)을 이용하여, 캐리어 기판(carrier substrate, 미도시)이 부착될 수 있다. 상기 캐리어 기판은 상기 기판(10)의 상기 제 2 면(12)을 연마하는 과정에서 상기 기판(10)에 작용하는 기계적인 스트레스를 완화하고, 연마 공정 이후에 박형화된 상기 기판(10)에서 발생하는 휨을 방지할 수 있다. 상기 캐리어 기판은 유리기판, 또는 수지기판을 포함할 수 있다. 상기 접착층은 자외선 접착제 또는 열가소성 접착제를 포함할 수 있다. 다음, 상기 비아 홀 절연막(22)이 노출되도록, 상기 기판(10)의 상기 제 2 면(12)이 연마된다. 상기 기판(10)의 상기 제 2 면(12)을 연마하는 것은, 예를 들어, 그라인딩(grinding) 방법을 이용하여 수행될 수 있다. 연마된 제 2 면(12)은 상기 비아 홀 절연막(22)보다 높거나 낮을 수 있다.
상기 비아 홀 절연막(22)으로 둘러싸인 상기 도전막(26)이 상기 기판(10)의 상기 제 2 면(12)으로부터 돌출되도록, 상기 기판(10)의 상기 제 2 면(12)이 선택적으로 식각될 수 있다. 상기 선택적 식각은 상기 비아 홀 절연막(22)에 비하여 큰 식각 선택비를 갖는 습식 식각 또는 건식 식각 공정을 이용하여 상기 기판(10)을 선택적으로 식각하는 것일 수 있다. 예를 들어, 상기 비아 홀 절연막(22)이 실리콘 산화막일 경우, SF6 식각 가스를 이용하여 상기 기판(10)이 선택적으로 식각될 수 있다.
제 2 패시베이션막(59)이 연마된 상기 제 2 면(12) 상에 형성될 수 있다. 상기 제 2 패시베이션막(59) 내에 제 4 패드(69)가 형성되고, 상기 관통 전극(20)에 연결된다. 상기 제 2 패시베이션막(59)은 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합으로 형성될 수 있다. 상기 제 4 패드(69)는 구리로 형성될 수 있다.
상기 제 1 에어 갭(31)은 전술한 제 1 스트레스 완화 구조체가 될 수 있다.
도 2를 참조하여 설명된 본 발명의 일 실시예에 따른 반도체 장치(102)의 형성방법은, 도 1b를 참조하여 전술한 반도체 장치(101)의 것과 유사하다. 다만, 비아 홀(21)이 더 깊게 형성되어, 기판(10)의 제 2 면(11)이 연마될 때 노출될 수 있다. 이에 따라, 상기 비아 홀(21)이 상기 기판을 관통하도록 형성된다.
도 3a 및 도 3b를 참조하여 설명된 본 발명의 일 실시예에 따른 반도체 장치(103)의 형성방법은, 도 1b를 참조하여 전술한 반도체 장치(101)의 것과 유사하다. 다만, 전술한 제 2 스트레스 완화 구조체(32)는 상기 제 1 에어 갭(31)과 동시에 형성된다.
도 4를 참조하여 설명된 본 발명의 일 실시예에 따른 반도체 장치(104)의 형성방법이 설명된다. 도 10a 내지 도 10d는 도 4를 참조하여 전술한 반도체 장치(104)의 형성방법을 설명하는 단면도들로, 도 1a의 I-I' 선에 대응되는 단면도들이다. 간략화를 위하여 도 1a 내지 도 1d를 참조하여 전술한 일 실시예의 것과의 차이점을 중심으로 설명된다.
도 10a를 참조하여, 연결 영역(C) 및 상기 연결 영역(C)으로부터 이격된 반도체 소자 영역(D)을 갖는 기판(10)이 제공된다. 상기 기판(10)은 제 1 면(11) 및 상기 제 1 면(11)에 대향하는 제 2 면(12)을 포함한다. 상기 기판(10)은 예를 들면 P형의 불순물로 도핑된 것일 수 있다.
먼저, 비아 홀의 형성 전에, 상기 기판(10)을 식각하여 제 1 에어 갭(31)을 형성한다. 상기 제 1 에어 갭(31)은 레이저 드릴링 방법 또는 식각 방법(예를 들어, 보쉬 에칭 또는 스테디 에칭 방법)을 사용하여 형성될 수 있다.
상기 레이저 드릴링 방법의 경우, 비아 홀(21)이 형성될 영역을 둘러싸도록, 예를 들어 엑시머 레이저를 사용하여 상기 기판(10)의 상기 제 1 면(11)에 깊은 에어 갭(31)을 형성할 수 있다. 상기 에어 갭(31)의 바닥면은 도 1e를 참조하여 설명한 것과 같이, 그의 측벽과 거의 수직일 수 있다.
상기 식각 방법의 경우, 상기 기판의 제 1 면(11) 상에 제 1 마스크 패턴(75)이 형성된다. 상기 제 1 마스크 패턴(75)은 제 2 오프닝(72)을 가질 수 있다. 상기 제 2 오프닝(72)은 상기 연결 영역(C)의 상기 제 1 면(11)을 노출할 수 있다. 상기 제 2 오프닝(72)은 원형일 수 있다. 상기 제 2 오프닝(72)은, 평면으로 보아, 닫힌 루프(closed loop)일 수 있다. 상기 제 2 오프닝(72)은, 평면으로 보다, 원형, 사각형, 또는 팔각형일 수 있다. 상기 제 1 마스크 패턴(75)은 포토레지스트로 형성될 수 있다. 상기 제 1 마스크 패턴(75)을 사용하여 상기 기판(10)을 식각하여, 상기 제 2 오프닝(72)에 제 1 에어 갭(31)을 형성한다. 상기 에어 갭(31)의 말단의 폭은 상기 제 1 면(11) 상으로부터 상기 제 2 면(12)으로 갈수록 좁아질 수 있다.(도 1d 참조)
상기 제 1 에어 갭(31)은 상기 기판(10)의 상기 제 1 면(11)으로부터 상기 제 2 면(12)을 향하여 연장할 수 있다. 상기 제 1 에어 갭(31)은 깊이(d1)를 가질 수 있다.
도 10b를 참조하여, 웰(41)이 상기 반도체 소자 영역(D)에 형성된다. 상기 웰(41)은 상기 기판(10)의 상기 제 1 면(11)에 형성된다. 상기 웰(41)은 상기 기판(10)의 상기 제 1 면(11)에 N형 또는 P형의 불순물 이온을 도핑하여 형성될 수 있다. 상기 웰(41)은 그의 깊이(d2)까지 연장할 수 있다. 상기 웰의 깊이(d2)는 상기 불순물 이온의 농도가 급격하게 감소하는 깊이로 정의될 수 있다.
반도체 소자(43)가 상기 웰(41)에 형성된다. 상기 반도체 소자(43)는 트랜지스터일 수 있다. 상기 반도체 소자(43)는 예를 들면, NMOS, PMOS 또는 바이폴라 트랜지스터일 수 있다. 소자분리 구조체(45)가 상기 반도체 소자(43)를 둘러싸도록 형성된다. 상기 소자분리 구조체(45)는 STI 공정으로 형성될 수 있다. 상기 제 1 에어 갭(21)은 전술한 상기 STI 공정 이후에 형성될 수 있다. 상기 반도체 소자(43)가 상기 웰(41)에 1개 형성되는 것이 도시되고 있으나, 이에 한정되지 않고 복수개로 형성될 수 있다. 상기 제 1 에어 갭(31)은 상기 소자분리 구조체(45)의 형성 전 또는 후에 형성될 수 있다.
제 1 층간 절연막(51)이 상기 기판의 상기 제 1 면(11) 상에 형성되어, 상기 반도체 소자(43)를 덮는다. 상기 제 1 층간 절연막(51)은 실리콘 산화막을 포함할 수 있다. 제 1 콘택(61)이 상기 제 1 층간 절연막(51)을 관통하여 형성된다. 상기 제 1 콘택(61)은 상기 반도체 소자(43)의 불순물 영역, 예를 들면 MOS 트랜지스터의 소스/드레인 영역에 연결될 수 있다.
식각 정지막(52)이 상기 제 1 층간 절연막(51) 상에 형성될 수 있다. 상기 식각 정지막(53)은 실리콘 질화막을 포함할 수 있다.
상기 기판의 제 1 면(11) 상에 제 2 마스크 패턴(76)이 형성된다. 상기 제 2 마스크 패턴(76)은 상기 제 1 에어 갭(31)에 의하여 둘러싸인 영역을 노출하는 제 1 오프닝(71)을 가질 수 있다. 상기 제 1 오프닝(71)은 상기 연결 영역(C)의 상기 식각 정지막(52)을 노출할 수 있다. 상기 제 1 오프닝(71)은 원형일 수 있다. 상기 제 2 오프닝(72)은, 평면으로 보아, 상기 제 1 오프닝(71)으로부터 제 1 거리 만큼 이격된 닫힌 루프(closed loop)일 수 있다. 상기 제 1 오프닝(71)은 상기 제 2 오프닝(72)의 중앙에 제공될 수 있다. 상기 제 2 마스크 패턴(76)은 포토레지스트로 형성될 수 있다.
상기 제 2 마스크 패턴(76)을 사용하여 상기 기판(10)을 식각하여, 상기 제 1 오프닝(71)에 정렬된 비아 홀(21)을 형성한다. 상기 비아 홀(21)은 상기 식각 정지막(52) 및 상기 제 1 층간 절연막(51)을 관통하고, 상기 기판(10)의 상기 제 1 면(11)으로부터 상기 제 2 면(12)을 향하여 연장할 수 있다. 상기 비아 홀(21)은 상기 기판(10)을 관통하지 않는 깊이까지 연장할 수 있다. 상기 제 1 에어 갭(31)은 상기 기판(10)의 일부를 개재하여 상기 비아 홀(21)로부터 이격되어, 상기 비아 홀(21)을 둘러싸도록, 형성된다.
도 10c를 참조하여, 상기 제 2 마스크 패턴(76)이 제거된다. 비아 홀 절연막(22)이 상기 기판(10)의 상기 제 1 면(11) 상에 형성된다. 상기 비아 홀 절연막(22)은 상기 비아 홀(21)의 측벽을 덮는다.
관통 전극(20)이 상기 비아 홀 절연막(22) 상에 형성되어, 상기 비아 홀(21)을 채운다. 상기 관통 전극(20)은 배리어막(barrier layer)(24) 및 상기 배리어막(24) 상의 도전막(26)을 포함할 수 있다.
도 10d를 참조하여, 평탄화 공정을 수행하여, 상기 식각 정지막(52) 상의 관통 전극(20)을 제거한다. 이때, 상기 식각 정지막(52) 상의 상기 비아 홀 절연막(22)도 제거될 수 있다.
도 4를 재차 참조하여, 전술한 도 9e 내지 도 9g와 유사한 방법으로, 상기 식각 정지막(52)은 제거되고, 관통 전극 캐핑막(53)이 형성된다. 상기 관통 전극 캐핑막(53) 상에 제 2 층간 절연막(55)이 형성된다. 제 1 패드(63) 및 제 2 패드(65)가 상기 제 2 층간 절연막(55) 및 상기 관통 전극 캐핑막(53) 내에 형성될 수 있다. 상기 제 1 패드(63)는 상기 관통 전극(20)에 연결되고, 상기 제 2 패드(65)는 상기 제 1 콘택(61)에 연결될 수 있다. 상기 제 2 층간 절연막(55) 상에 제 3 층간 절연막(57)이 형성될 수 있다.
제 2 콘택(66)이 상기 제 3 층간 절연막(57) 내에 형성될 수 있다. 제 3 패드(67)가 상기 제 3 층간 절연막(57) 상에 형성될 수 있다. 상기 제 3 패드(67)는, 상기 제 2 콘택(66)과 연결될 수 있다. 상기 제 3 층간 절연막(57)을 덮고 상기 제 3 패드(67)의 일부를 노출하는 제 1 패시베이션막(58)이 형성된다.
상기 기판(10)의 상기 제 2 면(12)을 연마하는 공정이 수행될 수 있다. 상기 제 2 면(12)으로 상기 관통 전극(20)이 노출될 수 있다. 상기 제 2 면(12)으로 상기 제 1 에어 갭(31)은 노출되지 않는다.
상기 비아 홀 절연막(22)으로 둘러싸인 상기 도전막(26)이 상기 기판(10)의 상기 제 2 면(12)으로부터 돌출되도록, 상기 기판(10)의 상기 제 2 면(12)이 선택적으로 식각될 수 있다. 제 2 패시베이션막(59)이 연마된 상기 제 2 면(12) 상에 형성될 수 있다. 상기 제 2 패시베이션막(59) 내에 제 4 패드(69)가 형성되고, 상기 관통 전극(20)에 연결된다.
상기 제 1 에어 갭(31)은 전술한 제 1 스트레스 완화 구조체가 될 수 있다.
도 5를 참조하여 설명된 본 발명의 일 실시예에 따른 반도체 장치(105)의 형성방법이 설명된다. 도 11a 내지 도 1e는 전술한 반도체 장치(105)의 형성방법을 설명하는 단면도들로, 도 1a의 I-I' 선에 대응되는 단면도들이다. 간략화를 위하여 도 1a 내지 도 1d를 참조하여 전술한 일 실시예의 것과의 차이점을 중심으로 설명된다.
도 11a를 참조하여, 연결 영역(C) 및 상기 연결 영역(C)으로부터 이격된 반도체 소자 영역(D)을 갖는 기판(10)이 제공된다. 상기 기판(10)은 제 1 면(11) 및 상기 제 1 면(11)에 대향하는 제 2 면(12)을 포함한다. 상기 기판(10)은 예를 들면 P형의 불순물로 도핑된 것일 수 있다.
상기 기판의 제 1 면(11) 상에 마스크 패턴(70)이 형성된다. 상기 마스크 패턴(70)은 제 1 오프닝(71), 및 상기 제 1 오프닝을 둘러싸고 상기 제 1 오프닝으로부터 이격된 제 2 오프닝(72)을 갖는다. 상기 제 1 오프닝(71) 및 상기 제 2 오프닝(72)은 상기 기판(10)의 상기 연결 영역(C)을 노출할 수 있다. 상기 제 1 오프닝(71)은 원형일 수 있다. 상기 제 2 오프닝(72)은, 평면으로 보아, 상기 제 1 오프닝(71)으로부터 제 1 거리 만큼 이격된 닫힌 루프(closed loop)일 수 있다. 상기 제 2 오프닝(72)은, 평면으로 보아, 원형, 사각형, 또는 팔각형일 수 있다. 상기 제 1 오프닝(71)의 폭은 상기 제 2 오프닝(72)의 폭 보다 클 수 있다. 상기 마스크 패턴(70)은 포토레지스트로 형성될 수 있다.
상기 마스크 패턴(70)을 사용하여 상기 기판(10)을 식각하여, 상기 제 1 오프닝 및 상기 제 2 오프닝에 각각 정렬된 비아 홀(21) 및 에어 갭(31)을 형성한다. 상기 비아 홀(21)은 상기 기판(10)의 상기 제 1 면(11)으로부터 상기 제 2 면(12)을 향하여 연장할 수 있다. 상기 비아 홀(21)은 상기 기판(10)을 관통하지 않는 깊이까지 연장할 수 있다. 상기 에어 갭(31)은 상기 기판(10)의 일부를 개재하여 상기 비아 홀(21)로부터 이격되어, 상기 비아 홀(21)을 둘러싸도록, 형성된다. 상기 에어 갭(31)은 상기 기판(10)의 상기 제 1 면(11)으로부터 상기 제 2 면(12)을 향하여 연장할 수 있다.
상기 제 2 오프닝(72)의 폭이 상기 제 1 오프닝(71)의 폭 보다 매우 작기 때문에, 상기 제 1 오프닝(71) 아래의 기판 보다 상기 제 2 오프닝(72) 아래의 기판은 작은 깊이로 식각될 수 있다. 이에 따라, 상기 에어 갭(31)은 상기 비아 홀(21) 보다 작은 깊이(d1)를 가질 수 있다. 상기 에어 갭(31)의 말단의 폭은 상기 제 1 면(11) 상으로부터 상기 제 2 면(12)으로 갈수록 좁아질 수 있다.(도 1e 참조)
이와는 달리, 상기 에어 갭(31)은 레이저 드릴링 방법으로 형성될 수 있다. 비아 홀(21)이 형성될 영역을 둘러싸도록, 예를 들어 엑시머 레이저를 사용하여 상기 기판(10)의 상기 제 1 면(11)에 깊은 에어 갭(31)을 형성할 수 있다. 상기 에어 갭(31)의 바닥면은 도 1d를 참조하여 설명한 것과 같이, 그의 측벽과 거의 수직일 수 있다.
도 11b를 참조하여, 상기 마스크 패턴(70)이 제거된다. 관통 전극(20)이 상기 비아 홀(21)을 채우도록 형성된다. 상기 관통 전극(20)은 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, 상기 관통 전극(20)은 일 실시예의 배리어막과 도전막을 포함할 수 있다.
비아 홀 절연막(22)이 상기 비아 홀(21)과 상기 관통 전극(20) 사이에 추가적으로 형성될 수 있다. 상기 비아 홀 절연막(22)은 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 바람직하게는, 상기 비아 홀 절연막(22)은 실리콘 산화막일 수 있다. 상기 비아 홀 절연막(22)은 상기 비아 홀(21)의 측벽을 덮는다. 상기 비아 홀 절연막(22)은 상기 에어 갭(31)의 측벽 및 상부로 연장할 수 있다. 상기 비아 홀 절연막(22)은 상기 에어 갭(31)의 일부를 채울 수 있다.(도 1c 및 도 1d 참조) 상기 관통 전극(20)을 구성하는 물질(예를 들면, 폴리실리콘)이, 상기 비아 홀 절연막(22)와 같이, 상기 에어 갭(31)의 일부를 채울 수 있다.
도 11c를 참조하여, 평탄화 공정을 수행하여, 상기 기판(10)의 상기 제 1 면(11) 상의 관통 전극(20)을 제거한다. 이때, 상기 제 1 면(11) 상의 상기 비아 홀 절연막(22)도 제거될 수 있다.
도 11d를 참조하여, 웰(41)이 상기 반도체 소자 영역(D)에 형성된다. 상기 웰(41)은 상기 기판(10)의 상기 제 1 면(11)에 형성된다. 상기 웰(41)은 상기 기판(10)의 상기 제 면(11)에 N형 또는 P형의 불순물 이온을 도핑하여 형성될 수 있다. 상기 웰(41)은 그의 깊이(d2)까지 연장할 수 있다. 상기 웰의 깊이(d2)는 상기 불순물 이온의 농도가 급격하게 감소하는 깊이로 정의될 수 있다.
반도체 소자(43)가 상기 웰(41)에 형성된다. 상기 반도체 소자(43)는 트랜지스터일 수 있다. 상기 반도체 소자(43)는 예를 들면, NMOS, PMOS 또는 바이폴라 트랜지스터일 수 있다. 소자분리 구조체(45)가 상기 반도체 소자(43)를 둘러싸도록 형성된다. 상기 소자분리 구조체(45)는 STI 공정으로 형성될 수 있다.
도 11e를 참조하여, 제 1 패드(63)가 상기 기판(11)의 상기 제 1 면(11) 상에 형성되어 상기 관통 전극(20)과 연결될 수 있다. 제 1 층간 절연막(51)이, 상기 반도체 소자(43), 상기 제 1 패드(63) 및 상기 제 1 스트레스 완화 구조체(31)가 형성된, 상기 기판(10)의 상기 제 1 면(11) 상에 형성될 수 있다.
제 1 콘택들(61)이 상기 제 1 층간 절연막(51) 내에 형성되어, 상기 반도체 소자(41)의 소스/드레인 영역 또는 상기 제 1 패드(63)에 연결될 수 있다. 제 2 패드들(65)이 상기 제 1 층간 절연막(51) 상에 형성되어, 상기 제 1 콘택(61)에 연결될 수 있다.
제 2 층간 절연막(55)이 상기 제 1 층간 절연막(51) 상에 형성될 수 있다. 제 2 콘택들(66)이 상기 제 2 층간 절연막(55) 내에 형성되어, 상기 제 2 패드들(65)에 연결될 수 있다. 제 3 패드(67)가 상기 제 2 층간 절연막(55) 상에 형성되어, 상기 제 2 콘택들(66)에 연결될 수 있다.
상기 제 2 층간 절연막(55)을 덮고 상기 제 3 패드(67)의 일부를 노출하는 제 1 패시베이션막(58)이 형성된다. 상기 제 1 패시베이션막(58)은 상기 반도체 소자(43)를 포함하는 집적회로를 외부 환경으로부터 보호할 수 있고, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합으로 형성될 수 있다. 상기 패드들(63, 65, 67)은 알루미늄 또는 구리로 형성될 수 있다. 상기 콘택들(61, 66)은 알루미늄, 또는 텅스텐으로 형성될 수 있다.
도 5를 재차 참조하여, 상기 기판(10)의 상기 제 2 면(12)을 연마하는 공정이 수행될 수 있다. 상기 제 2 면(12)으로 상기 관통 전극(20)이 노출될 수 있다. 상기 연마 공정은 전술한 것과 유사하다.
제 2 패시베이션막(59)이 연마된 상기 제 2 면(12) 상에 형성될 수 있다. 상기 제 2 패시베이션막(59) 내에 제 4 패드(69)가 형성되고, 상기 관통 전극(20)에 연결된다. 상기 제 2 패시베이션막(59)은 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합으로 형성될 수 있다. 상기 제 4 패드(69)는 구리로 형성될 수 있다.
도 6을 참조하여 설명된 본 발명의 일 실시예에 따른 반도체 장치(106)의 형성방법은, 도 1b를 참조하여 전술한 반도체 장치(101)의 것과 유사하다. 간략화를 위하여 도 1a 내지 도 1d를 참조하여 전술한 일 실시예의 것과의 차이점을 중심으로 설명된다.
도 6을 재차 참조하여, 본 발명의 일 실시예에 따른 반도체 장치(106)의 상기 비아 홀(21) 및 상기 에어 갭(31)의 형성공정은, 도 1a 내지 도 1d를 참조하여 전술한 일 실시예와는 달리, 제 2 층간 절연막(55)을 포함하는 후속 공정이 완료된 후 수행된다.
제 3 패드(67)가, 상기 제 2 층간 절연막(55) 상에 형성될 수 있다. 상기 제 2 층간 절연막(55)을 덮고 상기 제 3 패드(67)의 일부를 노출하는 제 1 패시베이션막(58)이 형성된다. 상기 제 1 패시베이션막(58)은 상기 반도체 소자(43)를 포함하는 집적회로를 외부 환경으로부터 보호할 수 있고, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합으로 형성될 수 있다. 상기 패드들(63, 65, 67)은 알루미늄 또는 구리로 형성될 수 있다. 상기 콘택들(61, 66)은 알루미늄, 또는 텅스텐으로 형성될 수 있다.
전술한 바와 같이 상기 관통 전극(20)의 형성 후, 층간 절연막들, 패시베이션막들 및/또는 배선 공정이 추가적으로 수행된다. 상기 관통 전극(20) 형성 후의 다른 공정들은 상온 보다 높은 온도에서 수행된다. 또한, 상기 관통 전극(20)을 포함하도록 형성된 반도체 장치는 동작 중에 열을 발생시킬 수 있다. 관통 전극(20)은 금속으로 형성된다. 금속으로 만들어진 관통 전극(20)은 열적 환경의 변화에 따라 팽창 또는 수축한다. 이러한 관통 전극(20)의 열팽창 계수는 기판을 구성하는 물질(예를 들면, 실리콘)의 열 팽창 계수와 다를 수 있다. 때문에, 상기 관통 전극(20) 형성 후의 다른 공정들 또는 반도체 장치의 구동에 의하여, 상기 기판은 열적 스트레스를 받는다. 상기 열적 스트레스는 상기 반도체 소자, 특히 트랜지스터의 특성에 큰 영향을 미친다. 본 발명의 개념에 따른 스트레스 완화 구조체들은 전술한 반도체 소자의 특성에 영향을 미치는 열적 스트레스를 완화시키는 역할을 한다.
도 7을 참조하여 설명된 본 발명의 일 실시예에 따른 반도체 장치(107)의 형성방법은, 도 6을 참조하여 전술한 반도체 장치(106)의 것과 유사하다. 다만, 도 4를 참조하여 전술한 반도체 장치(104)의 것과 유사하게, 제 1 스트레스 완화 구조체(31)가 비아 홀(21)과 다른 공정으로 형성된다. 예를 들면, 상기 제 1 스트레스 완화 구조체(31)는 제 1 층간 절연막(51)의 형성 후 제 2 층간 절연막(55)의 형성 전에 형성된다. 때문에, 상기 스트레스 완화 구조체(31)는 상기 제 2 층간 절연막(55)를 관통하지 않는다. 상기 제 1 스트레스 완화 구조체(31)를 위한 상기 다른 공정은 전술한 식각 방법 또는 레이저 드릴링 방법으로 에어 갭을 형성할 수 있다.
도 8을 참조하여 설명된 본 발명의 일 실시예에 따른 반도체 장치(108)의 형성방법은, 도 6을 참조하여 전술한 반도체 장치(106)의 것과 유사하다. 다만, 도 4를 참조하여 전술한 반도체 장치(104)의 것과 유사하게, 제 1 스트레스 완화 구조체(31)가 비아 홀(21)과 다른 공정으로 형성된다. 예를 들면, 상기 제 1 스트레스 완화 구조체(31)는 제 1 층간 절연막(51)의 형성 전에 형성된다. 때문에, 상기 제 1 스트레스 완화 구조체(31)는 제 1 층간 절연막(51)을 관통하지 않는다. 상기 제 1 스트레스 완화 구조체(31)를 위한 상기 다른 공정은 전술한 식각 방법 또는 레이저 드릴링 방법으로 에어 갭을 형성될 수 있다.
본 발명의 실시예들에 따른 스트레스 완화 구조체들에 의한 트랜지스터들의 특성 향상이 보다 상세하게 설명된다. 예를 들어, 도 1a 내지 도 1d를 참조하여 설명된 스트레스 완화 구조체들에 의한 트랜지스터들의 특성이, 도 12a 내지 도 12b를 참조하여, 설명된다. 시뮬레이션에 사용된 기판은 실리콘 기판이었고, 그의 두께는 500㎛이었다. 상기 관통 전극의 직경은 5㎛, 그의 높이는 50㎛이었다. 상기 제 1 스트레스 완화 구조체의 깊이는 1 ~ 15㎛이었다. 상기 제 1 스트레스 완화 구조체의 폭은 1㎛이었다. 상기 관통 전극과 상기 제 1 스트레스 완화 구조체 사이의 기판의 두께는 1㎛이었다. 상기 반도체 소자는 PMOS 또는 NMOS이었다. 상기 트랜지스터의 채널의 폭과 길이는 각각 5, 10㎛인 긴 채널 트랜지스터와, 상기 트랜지스터의 채널의 폭과 길이는 각각 0.1, 0.03㎛인 짧은 채널 트랜지스터가 사용되었다.
도면들에서, 가로축은 상기 관통 전극으로부터의 거리, 세로축은 트랜지스터의 캐리어의 이동도 변화를 나타낸다. 상기 관통 전극에 의한 열적 스트레스에 의하여, NMOS 보다 PMOS가 더 큰 이동도 변화를 겪는다.
도 12a는 상기 제 1 스트레스 완화 구조체의 깊이에 따른 긴 채널 NMOS의 특성 변화(variation)를 도시하고, 도 12b는 상기 제 1 스트레스 완화 구조체의 깊이에 따른 긴 채널 PMOS의 특성 변화를 도시한다. 도 12a 및 12b를 참조하여, NMOS 보다 PMOS가 더 큰 이동도 변화를 겪는다. 상기 제 1 스트레스 완화 구조체의 깊이가 2.5㎛ 이상인 경우, NMOS의 이동도 변화는 크지 않았다. 상기 제 1 스트레스 완화 구조체의 깊이가 2.5㎛인 경우, PMOS의 이동도 변화는 1% 정도이었다. 상기 제 1 스트레스 완화 구조체의 깊이가 5㎛인 경우, PMOS의 이동도 변화는 0.5% 이하이었다. 즉, 상기 제 1 스트레스 완화 구조체의 깊이가 2.5㎛ 이상일 때, 반도체 소자의 특성이 저하되지 않을 수 있다.
도 13a는 상기 제 1 스트레스 완화 구조체의 깊이에 따른 짧은 채널 PMOS의 특성 변화를 도시하고, 도 13b는 도 13a의 일 부분의 확대도이다. 도 13a 및 13b를 참조하여, 상기 관통 전극으로부터 상기 제 1 스트레스 완화 구조체 까지에서, 상기 기판은 매우 큰 스트레스 변화를 겪는다. 반면, 상기 제 1 스트레스 완화 구조체의 밖에서, 상기 관통 전극으로부터의 스트레스는 거의 모두 완화(release)되었다.
한편, 상기 관통 전극과 상기 제 1 스트레스 완화 구조체 사이의 거리가 1 ~ 5㎛인 범위에서, 상기 트랜지스터들의 특성 변화는 거의 없었다. 상기 제 1 스트레스 완화 구조체의 폭이 1 ~ 1000㎚인 범위에서, 상기 트랜지스터들의 특성 변화는 거의 없었다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지들을 나타낸다.
도 14를 참조하여, 본 발명의 실시예들에 따른 반도체 패키지(401)의 일 예는 패키지 기판(200)과 그 위에 실장된 반도체 장치(100)를 포함한다. 상기 패키지 기판(200)은 인쇄회로 기판일 수 있다. 상기 패키지 기판(200)은 절연 기판(201), 상기 절연 기판(201)을 관통하는 패키지 기판 관통 비아(207), 상기 절연 기판(201)의 상하부면에 배치되는 도전 패턴들(209, 211) 및 상기 도전 패턴들(209, 211)을 일부 덮는 패키지 기판 절연막들(205, 203)을 포함할 수 있다. 상기 반도체 장치(100)는 도 1a 내지 도 8을 참조하여 설명된 반도체 장치에 대응될 수 있다.
상기 반도체 장치(100)는, 상기 기판(10)의 제 2 면(12)이 상기 패키지 기판(200)에 마주보도록, 상기 패키지 기판(200) 상에 실장될 수 있다. 즉, 상기 반도체 장치(100)는 제 1 범프(71)에 의해 상기 패키지 기판(200)에 전기적으로 연결될 수 있다. 상기 패키지 기판(200)의 하부에는 제 2 범프(73)가 부착될 수 있다. 상기 범프들(71, 73)은 솔더볼, 도전성 범프, 도전성 스페이서, 핀 그리드 어레이 또는 이들의 조합일 수 있다. 상기 반도체 패키지(400)는 상기 2 반도체 장치(100)를 덮는 몰드막(310)을 더 포함할 수 있다. 상기 몰드막(310)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
도 15를 참조하여, 본 발명의 실시예들에 따른 반도체 패키지(402)의 다른 예는 패키지 기판(200)과 그 위에 실장된 제 1 반도체 장치(100)와 제 2 반도체 장치(300)를 포함한다. 상기 패키지 기판(200)은 인쇄회로 기판일 수 있다. 상기 패키지 기판(200)은 절연 기판(201), 상기 절연 기판(201)을 관통하는 패키지 기판 관통 비아(207), 상기 절연 기판(201)의 상하부면에 배치되는 도전 패턴들(209, 211) 및 상기 도전 패턴들(209, 211)을 일부 덮는 패키지 기판 절연막들(205, 203)을 포함할 수 있다. 상기 제 1 반도체 장치(100)는 도 1a 내지 도 8을 참조하여 설명된 반도체 장치에 대응될 수 있다. 상기 제 2 반도체 장치(300)는 상기 제 1 반도체 장치(100)와는 다른 반도체 장치로, 메모리 칩이나 로직 칩에 대응될 수 있다. 상기 제 2 반도체 장치(300)는 상기 관통 전극을 포함하지 않을 수 있다.
상기 제 1 반도체 장치(100)는 제 1 범프(71)에 의해 상기 패키지 기판(200)에 전기적으로 연결될 수 있다. 상기 제 2 반도체 장치(300)는 상기 제 1 반도체 장치(100)에 플립 칩 본딩 방식으로 실장될 수 있다. 상기 제 2 반도체 장치(300)는 제 3 범프(75)에 의해 상기 제 1 반도체 장치(100)에 전기적으로 연결될 수 있다. 상기 제 1 반도체 장치(100)는 인터포저의 기능을 할 수 있다. 상기 제 3 범프(75) 및 상기 관통 전극(20)은 복수 개일 수 있다. 상기 제 3 범프들 사이의 간격은 상기 관통 전극들 사이의 간격과 다를 수 있다.
상기 패키지 기판(200)의 하부에는 제 3 범프(73)가 부착될 수 있다. 상기 범프들(71, 73, 75)은 솔더볼, 도전성 범프, 도전성 스페이서, 핀 그리드 어레이 또는 이들의 조합일 수 있다. 상기 반도체 패키지(400)는 상기 제 1 및 제 2 반도체 장치들(100, 300)을 덮는 몰드막(310)을 더 포함할 수 있다. 상기 몰드막(310)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
도 16을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지(403)의 또 다른 예는 패키지 기판(200)과 그 위에 실장된 제 1 반도체 장치(100)와 제 2 반도체 장치(300)를 포함한다. 본 발명의 실시예들에 따른 반도체 패키지(403)는 멀티 칩 패키지일 수 있다. 상기 제 1 반도체 장치(100)와 제 2 반도체 장치(300)는 동일한 종류 및 구조를 가질 수 있다.
상기 패키지 기판(200)은 인쇄회로 기판일 수 있다. 상기 패키지 기판(200)은 절연 기판(201), 상기 절연 기판(201)을 관통하는 패키지 기판 관통 비아(207), 상기 절연 기판(201)의 상하부면에 배치되는 도전 패턴들(209, 211) 및 상기 도전 패턴들(209, 211)을 일부 덮는 패키지 기판 절연막들(205, 203)을 포함할 수 있다. 상기 제 1 및 제 2 반도체 장치들(100, 300)은 도 1a 내지 도 8을 참조하여 설명된 반도체 장치에 대응될 수 있다.
상기 제 1 반도체 장치(100) 및 상기 제 2 반도체 장치(300)는 각각 제 1 관통 전극(20) 및 제 2 관통 전극(21)을 포함할 수 있다. 상기 제 1 관통 전극(20)과 상기 제 2 관통 전극(21)은 서로 중첩되어 연결될 수 있다. 상기 제 2 관통 전극(21)과 상기 제 1 관통 전극(20)은 제 2 범프(73)에 의하여 서로 연결될 수 있다.
제 1 범프(71)에 의해 상기 제 1 반도체 장치(100)는 상기 패키지 기판(200)에 전기적으로 연결될 수 있다. 상기 제 1 반도체 장치(100)는 인터포저의 기능을 할 수 있다. 상기 패키지 기판(200)의 하부에는 제 3 범프(75)가 부착될 수 있다. 상기 범프들(71, 73, 75)은 솔더볼, 도전성 범프, 도전성 스페이서, 핀 그리드 어레이 또는 이들의 조합일 수 있다. 상기 반도체 패키지(400)는 상기 제 1 및 제 2 반도체 장치들(100, 300)을 덮는 몰드막(310)을 더 포함할 수 있다. 상기 몰드막(310)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
전술한 본 발명의 실시예들에 따른 패키지들은 관통 전극을 통하여 상기 패키지 기판에 전기적으로 연결되는 것을 설명하고 있으나, 이에 한정되지 않는다. 예를 들면 일부의 패드들은 와이어 본딩에 의하여 상기 패키지 기판과 전기적으로 연결될 수 있다.
도 17은 본 발명의 실시예들에 따른 패키지 모듈(500)을 보여주는 평면도이다. 도 17을 참조하여, 패키지 모듈(500)은 외부 연결 단자(508)가 구비된 모듈 기판(502)과, 모듈 기판(502)에 실장된 반도체 칩(204) 및 QFP(Quad Flat Package)된 반도체 패키지(506)를 포함할 수 있다. 반도체 칩(504) 및/또는 반도체 패키지(506)는 본 발명의 실시예에 따른 반도체 장치를 포함할 수 있다. 패키지 모듈(500)은 외부 연결 단자(508)를 통해 외부 전자 장치와 연결될 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 카드(600)를 보여주는 개략도이다. 도 18을 참조하여, 카드(600)는 하우징(610) 내에 제어기(620)와 메모리(630)를 포함할 수 있다. 제어기(620)와 메모리(630)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(620)의 명령에 따라서, 메모리(630)와 제어기(620)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(600)는 메모리(630)에 데이터를 저장하거나 또는 메모리(630)로부터 데이터를 외부로 출력할 수 있다.
제어기(620) 및/또는 메모리(630)는 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지 중 적어도 하나를 포함할 수 있다. 이러한 메모리 카드(600)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(600)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 19는 본 발명의 실시예들에 따른 전자 시스템(700)을 보여주는 블록도이다. 도 19를 참조하여, 전자 시스템(700)은 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(700)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 프로세서(714), 램(716), 및 유저인터페이스(718)를 포함할 수 고, 이들은 버스(Bus, 720)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(714)는 프로그램을 실행하고 전자 시스템(700)을 제어하는 역할을 할 수 있다. 램(716)은 프로세서(714)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(714) 및 램(716)은 각각 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지를 포함할 수 있다. 또는 프로세서(714)와 램(716)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(718)는 전자 시스템(700)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(712)은 프로세서(714)의 동작을 위한 코드, 프로세서(714)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(712)은 제어기 및 메모리를 포함할 수 있으며, 도 18의 메모리 카드(600)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(도 19의 700)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 20은 전자 시스템(도 19의 700)이 모바일 폰(800)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 19의 700)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (31)

  1. 제 1 면으로부터 상기 제 1 면에 대향하는 제 2 면으로 연장하는 비아 홀을 갖는 기판;
    상기 기판의 제 1 면에 제공된 반도체 소자; 및
    상기 기판의 일부를 개재하여 상기 비아 홀로부터 이격되고 상기 비아 홀과 상기 반도체 소자 사이에 개재된 제 1 스트레스 완화 구조를 포함하고, 상기 비아 홀은 상기 기판을 관통하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 비아 홀을 채우는 관통 전극을 더 포함하는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 관통 전극은 배리어막 및 상기 배리어막 상의 금속막을 포함하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 제 1 스트레스 완화 구조체는 상기 비아 홀을 둘러싸도록 형성된 반도체 장치.
  5. 청구항 4에 있어서,
    상기 제 1 스트레스 완화 구조체는, 평면으로 보아, 상기 비아 홀로부터 제 1 거리 만큼 이격된 닫힌 루프인 반도체 장치.
  6. 청구항 1에 있어서,
    상기 제 1 스트레스 완화 구조체는 상기 기판의 상기 제 1 면으로부터 상기 제 2 면으로 연장하는 반도체 장치.
  7. 청구항 6에 있어서,
    상기 제 1 스트레스 완화 구조체는 상기 비아 홀 보다 작은 깊이를 갖고, 상기 기판을 관통하지 않는 반도체 장치. (하나의 청구항에 관통하거나, 관통하지 않는 것을 동시에 청구할 수 없음. 다만, 종속항인 7항에서 관통하지 않는 경우를 청구하므로, 1-6항은 관통하는 경우를 포함하는 것으로 추정됩니다.)
  8. 청구항 6에 있어서,
    상기 제 1 스트레스 완화 구조체 말단의 폭은 상기 제 1 면으로부터 상기 제 2 면으로 갈수록 좁아지는 반도체 장치.
  9. 청구항 6에 있어서,
    상기 제 1 스트레스 완화 구조체의 바닥면은 상기 제 1 스트레스 완화 구조체의 측면과 수직인 반도체 장치.
  10. 청구항 6에 있어서,
    상기 제 1 스트레스 완화 구조체는 상기 기판의 일부가 제거되어 형성된 에어 갭인 반도체 장치.
  11. 청구항 6에 있어서,
    상기 기판은 상기 제 1 면으로부터 연장되고, 그의 위에 상기 반도체 소자가 형성된, 웰을 포함하고,
    상기 제 1 스트레스 완화 구조체의 깊이는 상기 웰의 깊이 이상인 반도체 장치.
  12. 청구항 11에 있어서,
    상기 제 1 스트레스 완화 구조체의 깊이는 2.5 ㎛ 이상인 반도체 장치.
  13. 청구항 11에 있어서,
    상기 제 1 스트레스 완화 구조체로부터 이격되고, 상기 반도체 소자를 둘러싸는 소자분리 구조체를 더 포함하는 반도체 장치.
  14. 청구항 13에 있어서,
    상기 소자분리 구조체로부터 이격되어, 상기 웰을 둘러싸는 제 2 스트레스 완화 구조체를 더 포함하는 반도체 장치.
  15. 청구항 1에 있어서,
    상기 기판의 상기 제 1 면 상에 제공되어, 상기 반도체 소자를 덮는 층간 절연막을 더 포함하고,
    상기 비아 홀은 상기 층간 절연막을 관통하도록 연장하는 반도체 장치.
  16. 청구항 15에 있어서,
    상기 제 1 스트레스 완화 구조체의 상단은 상기 관통 전극의 상단과 동일한 레벨에 제공되는 반도체 장치.
  17. 청구항 15에 있어서,
    상기 제 1 스트레스 완화 구조체의 상단은 상기 기판의 제 1 면과 동일한 레벨에 제공되는 반도체 장치.
  18. 청구항 1에 있어서,
    상기 기판의 상기 제 1 면 상에 제공되어, 상기 반도체 소자를 덮는 층간 절연막을 더 포함하고,
    상기 비아 홀 및 상기 제 1 스트레스 완화 구조체의 상단은 상기 기판의 제 1 면과 동일한 레벨에 제공되는 반도체 장치.
  19. 청구항 1에 있어서,
    상기 기판의 상기 제 1 면 상에 제공되어, 상기 반도체 소자를 순차적으로 덮는 제 1 및 제 2 층간 절연막들을 더 포함하고,
    상기 비아 홀은 상기 층간 절연막들을 관통하도록 연장하는 반도체 장치.
  20. 청구항 19에 있어서,
    상기 제 1 스트레스 완화 구조체의 상단은 상기 제 1 층간 절연막의 상부면과 동일한 레벨에 제공되는 반도체 장치.
  21. 청구항 19에 있어서,
    상기 제 1 스트레스 완화 구조체의 상단은 상기 기판의 제 1 면과 동일한 레벨에 제공되는 반도체 장치.
  22. 청구항 1에 있어서,
    상기 반도체 소자는 트랜지스터이고, 상기 트랜지스터는 상기 제 1 스트레스 완화 구조체로부터 0.5 ㎛ ~ 20 ㎛ 이격된 위치에 형성된 반도체 장치.
  23. 연결 영역 및 상기 연결 영역으로부터 이격된 반도체 소자 영역을 갖는 기판을 제공하고;
    상기 기판의 상기 연결 영역을 식각하여, 상기 기판의 제 1 면으로부터 상기 제 1 면에 대향하는 제 2 면으로 연장하는, 홀을 형성하고;
    상기 홀로부터 이격되어, 상기 홀을 둘러싸는 에어 갭을 형성하고; 그리고
    상기 홀을 채우는 도전막을 형성하는 것을 포함하는 반도체 장치 형성방법.
  24. 청구항 23에 있어서,
    상기 에어 갭은, 상기 기판의 제 1 면으로부터 상기 제 1 면에 대향하는 제 2 면으로 연장하고, 상기 홀 보다 작은 깊이를 갖는 반도체 장치 형성방법.
  25. 청구항 23에 있어서,
    상기 홀의 형성 전에 상기 반도체 소자 영역에 반도체 소자를 형성하고; 그리고
    상기 반도체 소자를 덮도록 상기 기판의 제 1 면 상에 층간 절연막을 형성하는 것을 더 포함하는 반도체 장치 형성방법.
  26. 청구항 25에 있어서,
    상기 홀 및 상기 에어 갭은 상기 층간 절연막을 관통하도록 동시에 형성되는 반도체 장치 형성방법.
  27. 청구항 25에 있어서,
    상기 에어 갭은 상기 층간 절연막의 형성 전에 형성되고, 상기 홀은 상기 층간 절연막의 형성 후에 형성되는 반도체 장치 형성방법.
  28. 청구항 23에 있어서,
    상기 홀 및 상기 에어 갭의 형성 후에, 상기 반도체 소자 영역에 반도체 소자를 형성하고; 그리고
    상기 반도체 소자를 덮도록 상기 기판의 제 1 면 상에 층간 절연막을 형성하는 것을 더 포함하는 반도체 장치 형성방법.
  29. 청구항 23에 있어서,
    상기 도전막은 금속인 반도체 장치 형성방법.
  30. 청구항 23에 있어서,
    상기 기판의 제 2 면을 식각하여, 상기 도전막을 노출하도록 하는 것을 더 포함하는 반도체 장치 형성방법.
  31. 청구항 23에 있어서,
    상기 반도체 소자는 트랜지스터인 반도체 장치 형성방법.
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