KR20220065360A - 반도체 패키지 - Google Patents

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KR20220065360A
KR20220065360A KR1020200151768A KR20200151768A KR20220065360A KR 20220065360 A KR20220065360 A KR 20220065360A KR 1020200151768 A KR1020200151768 A KR 1020200151768A KR 20200151768 A KR20200151768 A KR 20200151768A KR 20220065360 A KR20220065360 A KR 20220065360A
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권오국
김남훈
김효은
서선경
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삼성전자주식회사
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Abstract

기판; 상기 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩 상의 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 연결 단자; 를 포함하고, 상기 제1 반도체 칩은: 제1 반도체 칩 몸체; 및 상기 제1 반도체 칩 몸체의 상면 상에 제공되며 상기 연결 단자에 접하는 상부 패드; 를 포함하되, 상기 상부 패드는 상기 상부 패드의 상면으로부터 밑으로 함입되어 형성되는 리세스; 를 제공하며, 상기 리세스의 깊이는 상기 상부 패드의 두께보다 작은 반도체 패키지가 제공된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 열압착 공정 시 발생할 수 있는 쇼트를 방지하여 신뢰도를 향상시킬 수 있는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 또는 재배선층(Redistribution layer, RDL) 등의 기판 상에 반도체 칩이 실장되어 만들어진다. 하나의 반도체 패키지 내에 복수 개의 반도체 칩이 실장될 있다. 예를 들어, 하나의 기판 상에 복수 개의 반도체 칩이 상하로 적층될 수 있다. 상하로 적층된 반도체 칩들은 서로 솔더 볼 등을 통해 전기적으로 연결될 수 있다. 솔더 볼 등을 이용해 반도체 칩들을 연결 및 접합시키기 위해, 리플로우(Reflow) 공정 또는 열압착(Thermal-Compression, TC) 공정 등이 사용될 수 있다. 열압착 공정을 위해, 적층된 반도체 칩을 위에서 아래로 누르며 열을 가할 수 있다.
본 발명이 해결하고자 하는 과제는 쇼트를 방지하여 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 비젖음(non-wet) 현상을 방지할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 미세 피치의 솔더 볼을 사용할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 솔더 볼과 상부 패드 사이의 보이드 형성을 방지할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 기판; 상기 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩 상의 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 연결 단자; 를 포함하고, 상기 제1 반도체 칩은: 제1 반도체 칩 몸체; 및 상기 제1 반도체 칩 몸체의 상면 상에 제공되며 상기 연결 단자에 접하는 상부 패드; 를 포함하되, 상기 상부 패드는 상기 상부 패드의 상면으로부터 밑으로 함입되어 형성되는 리세스; 를 제공하며, 상기 리세스의 깊이는 상기 상부 패드의 두께보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 제1 칩; 상기 제1 칩 상의 제2 칩; 및 상기 제1 칩과 상기 제2 칩 사이의 연결 단자; 를 포함하고, 상기 제1 칩은: 제1 칩 몸체; 및 상기 제1 칩 몸체의 상면 상에 제공되며 상기 연결 단자와 연결되는 상부 패드; 를 포함하되, 상기 상부 패드는: 상부 패드 몸체; 상기 상부 패드 몸체의 상면에서 밑으로 함입되는 리세스; 및 상기 리세스에서 옆으로 연장되어 상기 상부 패드 몸체를 수평 방향으로 관통하는 연장공; 을 제공하며, 상기 연결 단자의 일부는 상기 리세스 내에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 기판; 상기 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩 상의 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 연결 단자; 를 포함하고, 상기 제1 반도체 칩은: 제1 반도체 칩 몸체; 및 상기 제1 반도체 칩 몸체의 상면 상에 제공되며 상기 연결 단자와 연결되는 상부 패드; 를 포함하되, 상기 상부 패드는: 상기 제1 반도체 칩 몸체의 상면의 중심을 포함하는 제1 영역 내의 제1 상부 패드; 상기 제1 영역의 외측에 위치하는 제2 영역 내의 제2 상부 패드들; 및 상기 제2 영역의 외측에 위치하는 제3 영역 내의 제3 상부 패드들; 을 포함하고, 상기 제1 상부 패드들의 각각은: 제1 상부 패드 몸체; 상기 제1 상부 패드 몸체의 상면에서 밑으로 함입되는 제1 리세스; 및 상기 제1 리세스에서 옆으로 연장되어 상기 제1 상부 패드 몸체를 수평 방향으로 관통하는 제1 연장공; 을 제공하며, 상기 제2 상부 패드들의 각각은: 제2 상부 패드 몸체; 상기 제2 상부 패드 몸체의 상면에서 밑으로 함입되는 제2 리세스; 및 상기 제2 리세스에서 옆으로 연장되어 상기 제2 상부 패드 몸체를 수평 방향으로 관통하는 제2 연장공; 을 제공하고, 상기 제1 리세스의 너비는 상기 제2 리세스의 너비보다 넓되, 상기 연결 단자는: 상기 제1 상부 패드에 연결되는 제1 연결 단자; 상기 제2 상부 패드들의 각각에 연결되는 제2 연결 단자들; 및 상기 제3 상부 패드들의 각각에 연결되는 제3 연결 단자들; 을 포함하며, 상기 제1 연결 단자의 일부는 상기 제1 리세스 내에 위치할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지에 따르면, 쇼트를 방지하여 신뢰성을 향상시킬 수 있다.
본 발명의 반도체 패키지에 따르면, 비젖음(non-wet) 현상을 방지할 수 있다.
본 발명의 반도체 패키지에 따르면, 미세 피치의 솔더 볼을 사용할 수 있다.
본 발명의 반도체 패키지에 따르면, 솔더 볼과 상부 패드 사이의 보이드 형성을 방지할 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 반도체 패키지의 X 부분을 확대하여 도시한 단면도이다.
도 3은 본 발명의 실시 예들에 따른 반도체 패키지의 제1 반도체 칩을 나타낸 평면도이다.
도 4는 도 3의 반도체 패키지의 Y 부분을 확대하여 도시한 단면도이다.
도 5는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 6 내지 도 17은 도 5의 순서도에 따른 반도체 패키지 제조방법의 각 단계를 순차적으로 나타낸 단면도들이다.
도 18은 본 발명의 실시 예들에 따른 반도체 패키지의 제1 반도체 칩을 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1의 반도체 패키지의 X 부분을 확대하여 도시한 단면도이다.
이하에서, 도 1의 D1을 제1 방향, 제1 방향(D1)에 교차되는 D2를 제2 방향, 제1 방향(D1) 및 제2 방향(D2)에 교차되는 D3를 제3 방향(D3)이라 칭할 수 있다.
도 1 및 도 2를 참고하면, 반도체 패키지(P)가 제공될 수 있다. 반도체 패키지(P)는 기판(7), 하부 연결 단자(9), 제1 반도체 칩(1), 연결 단자(5) 및 제2 반도체 칩(3) 등을 포함할 수 있다.
기판(7)은 제1 반도체 칩(1) 및 제2 반도체 칩(3) 등을 외부와 연결시킬 수 있다. 즉, 제1 반도체 칩(1) 및 제2 반도체 칩(3)은 기판(7)을 통해 외부와 전기적으로 연결될 수 있다. 기판(7)은 인쇄회로기판(Printed Circuit Board, PCB) 및/또는 재배선(Redistribution layer, RDL) 기판 등을 포함할 수 있다. 기판(7)은 기판 몸체(71) 및 기판 패드(73) 등을 포함할 수 있다. 기판 몸체(71) 내에는 배선 구조가 위치할 수 있다. 기판 패드(73)는 기판 몸체(71)의 상면(71u) 상에 위치할 수 있다. 기판 패드(73)는 하부 연결 단자(9)와 결합될 수 있다. 기판 패드(73)는 하부 연결 단자(9)를 통해 제1 반도체 칩(1)과 전기적으로 연결될 수 있다. 기판 패드(73)는 복수 개가 제공될 수 있다. 복수 개의 기판 패드(73)는 제2 방향(D2) 및 제3 방향(D3)으로 서로 이격될 수 있다. 이하에서, 편의 상 기판 패드(73)는 단수로 기술하도록 한다.
하부 연결 단자(9)는 기판 패드(73)에 결합될 수 있다. 도 2를 참고하면, 하부 연결 단자(9)는 연결 기둥(91) 및 연결 볼(93)을 포함할 수 있다. 연결 기둥(91)은 제1 방향(D1)으로 연장될 수 있다. 연결 기둥(91)은 구리(Cu) 등의 전도성 물질을 포함할 수 있다. 연결 볼(93)은 연결 기둥(91)의 하면에 결합될 수 있다. 연결 볼(93)을 통해 연결 기둥(91)이 기판 패드(73)에 전기적으로 연결될 수 있다. 연결 볼(93)은 솔더(solder) 볼 등을 포함할 수 있다. 실시 예들에서, 하부 연결 단자(9)는 복수 개가 제공될 수 있다. 예를 들어, 하부 연결 단자(9)는 기판 패드(73)와 실질적으로 동일 또는 유사한 개수만큼 제공될 수 있다. 그러나 이하에서 편의 상 하부 연결 단자(9)는 단수로 기술하도록 한다.
다시 도 1을 참고하면, 제1 반도체 칩(1)은 기판(7) 상에 위치할 수 있다. 제1 반도체 칩(1)은 다양한 종류의 반도체 칩을 의미할 수 있다. 예를 들어, 제1 반도체 칩(1)은 로직 칩을 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 제1 반도체 칩(1)은 다른 종류의 반도체 칩을 의미할 수도 있다. 제1 반도체 칩(1)은 제1 반도체 칩 몸체(11), 하부 패드(15) 및 상부 패드(13) 등을 포함할 수 있다. 제1 반도체 칩 몸체(11) 내에 TSV(Through Silicon Via, 111)가 위치할 수 있다. TSV(111)는 제1 방향(D1)으로 연장될 수 있다. TSV(111)는 하부 패드(15)와 상부 패드(13)를 전기적으로 연결시킬 수 있다. 하부 패드(15)는 제1 반도체 칩 몸체(11)의 하면(11b) 상에 위치할 수 있다. 하부 패드(15)는 하부 연결 단자(9)와 연결될 수 있다. 상부 패드(13)는 제1 반도체 칩 몸체(11)의 상면(11u) 상에 위치할 수 있다. 다시 도 2를 참고하면, 상부 패드(13)는 제1 상부 패드(131), 제2 상부 패드(132), 제3 상부 패드(133), 제4 상부 패드(134) 및 제5 상부 패드(135) 등을 포함할 수 있다. 제1 상부 패드(131)는 제1 반도체 칩 몸체(11)의 상면(11u) 중, 내측에 위치할 수 있다. 제1 상부 패드(131)는 제1 리세스(1311h)을 제공할 수 있다. 제1 리세스(1311h)은 제1 상부 패드(131)의 상면에서 밑으로 일정 깊이 함입된 공간을 의미할 수 있다. 제1 리세스(1311h)의 너비는 제1 너비(w1)라 칭할 수 있다. 제1 상부 패드(131)의 두께는 제1 두께(e1)라 칭할 수 있다. 실시 예들에서, 제1 두께는 약 2μm 내지 4μm일 수 있다. 제1 리세스(1311h)의 깊이는 제2 두께(e2)라 칭할 수 있다. 제1 리세스(1311h)의 깊이인 제2 두께(e2)는 제1 상부 패드(131)의 두께인 제1 두께(e1)보다 얕을 수 있다. 따라서 제1 리세스(1311h)은 제1 상부 패드(131)를 완전히 관통하지 못할 수 있다. 즉, 제1 리세스(1311h)은 TSV(111)를 노출시키지 못할 수 있다. 따라서 제1 리세스(1311h)의 하부는 제1 함입면(131b)에 의해 정의될 수 있다. 즉, 제1 상부 패드(131)의 상면에서 밑으로 함입된 제1 함입면(131b)이 제1 리세스(1311h)의 하부 경계가 될 수 있다.
제2 상부 패드(132)는 제1 반도체 칩 몸체(11)의 상면(11u) 중, 제1 상부 패드(131)의 외측에 위치할 수 있다. 제2 상부 패드(132)는 제2 리세스(1321h)을 제공할 수 있다. 제2 리세스(1321h)은 제2 상부 패드(132)의 상면에서 밑으로 일정 깊이 함입된 공간을 의미할 수 있다. 제2 리세스(1321h)의 너비는 제2 너비(w2)라 칭할 수 있다. 제2 상부 패드(132)의 두께는 제1 상부 패드(131)의 두께와 실질적으로 동일 또는 유사할 수 있다. 또한, 제2 리세스(1321h)의 깊이는 제1 리세스(1311h)의 깊이와 실질적으로 동일 또는 유사할 수 있다.
제3 상부 패드(133)는 제1 반도체 칩 몸체(11)의 상면(11u) 중, 제2 상부 패드(132)의 외측에 위치할 수 있다. 제3 상부 패드(133)는 제3 리세스(1331h)을 제공할 수 있다. 제3 리세스(1331h)은 제3 상부 패드(133)의 상면에서 밑으로 일정 깊이 함입된 공간을 의미할 수 있다. 제3 리세스(1331h)의 너비는 제3 너비(w3)라 칭할 수 있다. 제3 상부 패드(133)의 두께는 제1 상부 패드(131)의 두께와 실질적으로 동일 또는 유사할 수 있다. 또한, 제3 리세스(1331h)의 깊이는 제1 리세스(1311h)의 깊이와 실질적으로 동일 또는 유사할 수 있다.
제4 상부 패드(134)는 제1 반도체 칩 몸체(11)의 상면(11u) 중, 제3 상부 패드(133)의 외측에 위치할 수 있다. 제4 상부 패드(134)는 제4 리세스(1341h)을 제공할 수 있다. 제4 리세스(1341h)은 제4 상부 패드(134)의 상면에서 밑으로 일정 깊이 함입된 공간을 의미할 수 있다. 제4 리세스(1341h)의 너비는 제4 너비(w4)라 칭할 수 있다. 제4 상부 패드(134)의 두께는 제1 상부 패드(131)의 두께와 실질적으로 동일 또는 유사할 수 있다. 또한, 제4 리세스(1341h)의 깊이는 제1 리세스(1311h)의 깊이와 실질적으로 동일 또는 유사할 수 있다.
제5 상부 패드(135)는 제1 반도체 칩 몸체(11)의 상면(11u) 중, 제4 상부 패드(134)의 외측에 위치할 수 있다. 제5 상부 패드(135)는 리세스를 제공하지 아니할 수 있다. 제5 상부 패드(135) 자체의 너비를 제5 너비(w5)라 칭할 수 있다.
실시 예들에서, 제1 너비(w1), 제2 너비(w2), 제3 너비(w3) 및 제4 너비(w4)의 각각은 3μm 내지 15μm일 수 있다. 즉, 약 3μm 내지 15μm의 범위 내에서, 제1 너비(w1)에서 제4 너비(w4)로 갈수록 너비가 좁아질 수 있다. 실시 예들에서, 제5 너비(w5)는 약 15μm 내지 20μm일 수 있다. 복수 개의 상부 패드 중 서로 이웃한 두 개의 상부 패드 간의 거리는 제6 너비(w6)라 칭할 수 있다. 실시 예들에서, 제6 너비(w6)는 약 20μm 내지 40μm일 수 있다. 그러나 이에 한정하는 것은 아니다. 상부 패드(131, 132, 133, 134, 135 등)에 대한 보다 상세한 내용은 후술하도록 한다.
다시 도 1을 참고하면, 연결 단자(5)는 상부 패드(13) 상에 위치할 수 있다. 연결 단자(5)는 상부 패드(13)에 접하여, 상부 패드(13)와 연결 단자(5)가 전기적으로 연결될 수 있다. 상부 패드(13)는 솔더(solder) 등을 포함할 수 있다. 다시 도 2를 참고하면, 연결 단자(5)는 제1 연결 단자(51), 제2 연결 단자(52), 제3 연결 단자(53), 제4 연결 단자(54) 및 제5 연결 단자(55) 등을 포함할 수 있다. 제1 연결 단자(51)는 제1 상부 패드(131)에 결합될 수 있다. 제1 연결 단자(51)의 일부는 제1 리세스(1311h) 내에 위치할 수 있다. 제1 연결 단자(51)는 제1 상부 패드(131)의 상면에서 밑으로 함입된 제1 함입면(131b)에 접할 수 있다. 제2 연결 단자(52)는 제2 상부 패드(132)에 결합될 수 있다. 제2 연결 단자(52)의 일부는 제2 리세스(1321h) 내에 위치할 수 있다. 제3 연결 단자(53)는 제3 상부 패드(133)에 결합될 수 있다. 제3 연결 단자(53)의 일부는 제3 리세스(1331h) 내에 위치할 수 있다. 제4 연결 단자(54)는 제4 상부 패드(134)에 결합될 수 있다. 제4 연결 단자(54)의 일부는 제4 리세스(1341h) 내에 위치할 수 있다. 제5 연결 단자(55)는 제5 상부 패드(135)에 결합될 수 있다. 이 외에 연결 단자(5, 도 1 참고)에 대한 상세한 내용은 후술하도록 한다.
다시 도 1을 참고하면, 제2 반도체 칩(3)은 제1 반도체 칩(1) 상에 위치할 수 있다. 실시 예들에서, 제2 반도체 칩(3)은 S램 등을 포함할 수 있다. 제2 반도체 칩(3)은 제2 반도체 칩 몸체(31) 밑 연결 패드(33) 등을 포함할 수 있다. 연결 패드(33)는 제2 반도체 칩 몸체(31)의 하면(31b) 상에 제공될 수 있다. 연결 패드(33)는 연결 단자(5)와 결합될 수 있다. 연결 패드(33)는 연결 단자(5)의 개수만큼 제공될 수 있다. 그러나 이하에서 편의 상 연결 패드(33)는 단수로 기술하도록 한다.
도 3은 본 발명의 실시 예들에 따른 반도체 패키지의 제1 반도체 칩을 나타낸 평면도이고, 도 4는 도 3의 반도체 패키지의 Y 부분을 확대하여 도시한 단면도이다.
도 3을 참고하면, 제1 반도체 칩(1)의 상면(11u)은 복수 개의 제1 영역(A1), 제2 영역(A2), 제3 영역(A3), 제4 영역(A4) 및 그 외의 영역(미부호)으로 구분될 수 있다.
제1 영역(A1)은 제1 반도체 칩(1)의 상면(11u)의 중심을 포함하는 최내측 영역을 의미할 수 있다. 실시 예들에서, 제1 영역(A1)은 사각형 형상을 포함할 수 있다. 보다 구체적으로, 제1 영역(A1)은 상면(11u)의 네 개의 변에 각각 평행한 변을 갖는 사각형 형상일 수 있다. 제1 영역(A1) 내에 있는 상부 패드(13)는 제1 상부 패드(131)일 수 있다. 즉, 제1 상부 패드(131)는 제1 영역(A1) 내에 위치할 수 있다. 도 3에는 제1 영역(A1) 내에 제1 상부 패드(131)가 1개만이 제공되는 것으로 도시되었으나, 이는 예시적인 실시 예 중에 하나에 불과하며, 이에 한정하는 것은 아니다. 즉, 제1 상부 패드(131)는 제1 영역(A1) 내에서 복수 개가 제공될 수도 있다.
제2 영역(A2)은 제1 반도체 칩(1)의 상면(11u) 중 제1 영역(A1)을 둘러싸는 영역을 의미할 수 있다. 즉, 제2 영역(A2)은 제1 영역(A1)의 외측에 위치할 수 있다. 제2 영역(A2)은 사각형 형상을 포함할 수 있다. 제2 영역(A2) 내에 있는 상부 패드(13)는 제2 상부 패드(132)일 수 있다. 즉, 제2 상부 패드(132)는 제2 영역(A2) 내에 위치할 수 있다.
제3 영역(A3)은 제1 반도체 칩(1)의 상면(11u) 중 제2 영역(A2)을 둘러싸는 영역을 의미할 수 있다. 즉, 제3 영역(A3)은 제2 영역(A2)의 외측에 위치할 수 있다. 제3 영역(A3)은 사각형 형상을 포함할 수 있다. 제3 영역(A3) 내에 있는 상부 패드(13)는 제3 상부 패드(133)일 수 있다. 즉, 제3 상부 패드(133)는 제3 영역(A3) 내에 위치할 수 있다.
제4 영역(A4)은 제1 반도체 칩(1)의 상면(11u) 중 제3 영역(A3)을 둘러싸는 영역을 의미할 수 있다. 즉, 제4 영역(A4)은 제3 영역(A3)의 외측에 위치할 수 있다. 제4 영역(A4)은 사각형 형상을 포함할 수 있다. 제4 영역(A4) 내에 있는 상부 패드(13)는 제4 상부 패드(134)일 수 있다. 즉, 제4 상부 패드(134)는 제4 영역(A4) 내에 위치할 수 있다.
그 외의 나머지 영역은 제1 반도체 칩(1)의 상면(11u) 중 제4 영역(A4)을 둘러싸는 영역을 의미할 수 있다. 즉, 나머지 영역은 제4 영역(A4)의 외측에 위치할 수 있다. 나머지 영역 내에 있는 상부 패드(13)는 제5 상부 패드(135)일 수 있다. 즉, 제5 상부 패드(135)는 나머지 영역 내에 위치할 수 있다.
도 4를 참고하면, 제1 상부 패드(131)는 제1 상부 패드 몸체(1311)를 포함할 수 있다. 제1 상부 패드(131)는 제1 연장공(1313h)을 더 제공할 수 있다. 제1 연장공(1313h)은 제1 리세스(1311h)에서 제1 상부 패드 몸체(1311)를 수평으로 관통하며 외측으로 연장될 수 있다.
제2 상부 패드(132)는 제2 상부 패드 몸체(1321)를 포함할 수 있다. 제2 상부 패드(132)는 제2 연장공(1323h)을 더 제공할 수 있다. 제2 연장공(1323h)은 제2 리세스(1321h)에서 제2 상부 패드 몸체(1321)를 수평으로 관통하며 외측으로 연장될 수 있다.
제3 상부 패드(133)는 제3 상부 패드 몸체(1331)를 포함할 수 있다. 제3 상부 패드(133)는 제3 연장공(1333h)을 더 제공할 수 있다. 제3 연장공(1333h)은 제3 리세스(1331h)에서 제3 상부 패드 몸체(1331)를 수평으로 관통하며 외측으로 연장될 수 있다.
제4 상부 패드(134)는 제4 상부 패드 몸체(1341)를 포함할 수 있다. 제4 상부 패드(134)는 제4 연장공(1343h)을 더 제공할 수 있다. 제4 연장공(1343h)은 제4 리세스(1341h)에서 제4 상부 패드 몸체(1341)를 수평으로 관통하며 외측으로 연장될 수 있다.
실시 예들에서, 제1 연장공(1313h), 제2 연장공(1323h), 제3 연장공(1333h) 및 제4 연장공(1343h)의 각각은 모두 같은 방향으로 연장될 수 있다. 그러나 이에 한정하는 것은 아니며, 제1 연장공(1313h), 제2 연장공(1323h), 제3 연장공(1333h) 및 제4 연장공(1343h)은 서로 다른 방향으로 연장될 수도 있다.
이상에서 하나의 상부 패드(131, 132, 133, 134)는 하나의 연장공(1313h, 1323h, 1333h, 1343h)만을 제공하는 것으로 서술하였으나, 이에 한정하는 것은 아니다. 즉, 제1 상부 패드(131)는 다양한 방향으로 연장되는 복수 개의 연장공을 제공할 수도 있다. 예를 들어, 제1 상부 패드(131)는 제1 리세스(1311h)으로부터 4개의 방향으로 연장되는 4개의 연장공을 제공할 수도 있다. 다른 상부 패드들도 마찬가지로 각각 복수 개의 연장공을 제공할 수도 있다.
도 5는 본 발명의 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 5를 참고하면, 반도체 패키지 제조방법(S)이 제공될 수 있다. 반도체 패키지 제조방법(S)에 따르면, 도 1 내지 도 4를 참고하여 설명한 반도체 패키지(P, 도 1 참고)를 제조할 수 있다. 반도체 패키지 제조방법(S)은 제1 반도체 칩을 준비하는 것(S1), 제2 반도체 칩을 준비하는 것(S2), 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 것(S3), 제1 반도체 칩과 제2 반도체 칩을 본딩하는 것(S4) 및 제1 반도체 칩 및 제2 반도체 칩을 기판 상에 적층하는 것(S5)을 포함할 수 있다. 이상에서 제1 반도체 칩과 제2 반도체 칩을 본딩한 뒤에, 이를 기판 상에 적층하는 것으로 기술하였으나, 그 순서는 뒤바뀔 수 있다. 즉, 기판 상에 제1 반도체 칩을 적층한 뒤에, 제1 반도체 칩 상에 제2 반도체 칩을 적층 및 본딩할 수도 있다.
제1 반도체 칩을 준비하는 것(S1)은 제1 반도체 칩 몸체 상에 상부 패드를 형성하는 것(S11) 및 상부 패드에 리세스를 형성하는 것(S12)을 포함할 수 있다.
제1 반도체 칩과 제2 반도체 칩을 본딩하는 것(S4)은 리세스 내부를 연결 단자로 채우는 것(S41)을 포함할 수 있다.
이하에서, 도 6 내지 도 17을 참고하여 반도체 패키지 제조방법(S)의 각 단계를 상세히 설명하도록 한다.
도 6 내지 도 17은 도 5의 순서도에 따른 반도체 패키지 제조방법의 각 단계를 순차적으로 나타낸 단면도들이다.
도 6 및 도 5를 참고하면, 제1 반도체 칩을 준비하는 것(S1)은 TSV(111)를 포함하는 제1 반도체 칩(1)을 준비하는 것을 포함할 수 있다. TSV(111)는 제1 반도체 칩 몸체(11)를 제1 방향(D1)으로 관통할 수 있다.
도 7 및 도 5를 참고하면, 제1 반도체 칩 몸체 상에 상부 패드를 형성하는 것(S11)은 제1 반도체 칩 몸체(11) 상에 씨드 메탈(SM)을 형성하는 것을 포함할 수 있다. 씨드 메탈(SM)은 상면(11u) 상에 컨포말하게 형성될 수 있다. 실시 예들에서, 씨드 메탈(SM)은 증착 공정 등을 통해 형성될 수 있다.
도 8을 참고하면, 씨드 메탈(SM) 상에 마스크층(PR)이 형성될 수 있다. 마스크층(PR)은 감광성 폴리머 등을 포함할 수 있다. 보다 구체적으로, 마스크층(PR)은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머 및/또는 벤조시클로부텐(benzocyclobutene)계 폴리머 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 마스크층(PR)은 다른 물질을 포함할 수도 있다. 마스크층(PR)을 형성하는 것은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다.
도 9를 참고하면, 마스크층(PR)은 패터닝될 수 있다. 즉, 마스크층(PR)에 마스크 패턴(PRh)이 형성될 수 있다. 마스크 패턴(PRh)은 씨드 메탈(SM)의 일부를 노출시킬 수 있다. 마스크층(PR)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 현상 공정은 포지티브 톤 현상 공정 또는 네거티브 톤 현상 공정일 수 있다. 마스크층(PR)의 패터닝은 마스크층(PR) 상에 포토 마스크를 정렬하는 것, 마스크층(PR)에 노광 공정을 실시하는 것 및 노광된 마스크층(PR)에 현상 공정을 실시하는 것 등을 포함할 수 있다.
도 10을 참고하면, 마스크 패턴(PRh)에 의해 노출된 씨드 메탈(SM) 상에 상부 패드(13')를 형성할 수 있다. 상부 패드(13')의 형성은 씨드 메탈(SM)을 전극으로 하는 전기 도금 공정에 의해 수행될 수 있다.
도 11을 참고하면, 마스크층(PR, 도 10 참고)은 제거될 수 있다. 마스크층(PR)의 제거는 스트립 공정 등에 의해 수행될 수 있다. 마스크층의 제거 후에, 상부 패드(13')로 덮이지 아니한 부분의 씨드 메탈(SM, 도 10 참고)을 제거할 수 있다. 씨드 메탈(SM)의 제거는 식각 공정에 의해 수행될 수 있다. 예를 들어, 씨드 메탈(SM)의 제거는 습식 식각에 의해 수행될 수 있다. 상부 패드(13') 밑의 씨드 메탈은 식각되지 아니하고 남아 있을 수 있다. 이하에서, 편의 상 상부 패드(13')와, 상부 패드(13') 밑의 씨드 메탈을 합쳐 하나의 상부 패드로 칭할 수 있다.
도 12, 도 13 및 도 5를 참고하면, 상부 패드에 리세스를 형성하는 것(S12)은 제1 내지 제4 상부 패드(131, 132, 133, 134)의 상면으로부터 밑으로 함입되는 제1 내지 제4 리세스(1311h, 1321h, 1331h, 1341h)을 형성하는 것을 포함할 수 있다. 리세스(1311h, 1321h, 1331h, 1341h)의 형성은 다양한 방법에 의해 수행될 수 있다. 예를 들어, 리세스(1311h, 1321h, 1331h, 1341h)의 형성은 식각 공정에 의해 수행될 수 있다. 그러나 이에 한정하는 것은 아니며, 리세스(1311h, 1321h, 1331h, 1341h)의 형성은 다른 다양한 방법에 의해 수행될 수도 있다. 리세스(1311h, 1321h, 1331h, 1341h)의 형성과 동시에, 연장공이 형성될 수 있다. 즉, 연장공도 리세스(1311h, 1321h, 1331h, 1341h)와 함께, 식각 공정에 의해 형성될 수 있다. 다른 측면에서 바라본 단면도인 도 13을 참고하면, 리세스로부터 연장되는 연장공에 의해, 상부 패드의 측단면도는 'ㄴ'자 형상을 포함할 수 있다.
도 14 및 도 5를 참고하면, 제2 반도체 칩을 준비하는 것(S2)은 제2 반도체 칩(3)의 연결 패드(33) 밑에 연결 단자(5')를 연결시키는 것을 포함할 수 있다. 연결 패드(33)에 결합되기 전의 연결 단자(5')는 구형의 솔더 볼 형상을 포함할 수 있다. 제2 반도체 칩(3)은 제1 반도체 칩(1) 상에 배치될 수 있다.
도 15 및 도 5를 참고하면, 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 것(S3)은 상부 패드(13) 상에 연결 단자(5')가 접하도록 제2 반도체 칩(3)을 제1 반도체 칩(1) 상에 적층하는 것을 포함할 수 있다.
도 16을 참고하면, 제3 상부 패드(133) 상에 배치된 연결 단자(5')는 제3 상부 패드 몸체(1331)의 상면에 접할 수 있다. 이때 제3 상부 패드(133) 상에 배치된 연결 단자(5')는, 제3 리세스(1331h)에 의해, 제3 함입면(133b)으로부터 위로 이격되어 있을 수 있다. 제4 상부 패드(134) 상에 배치된 연결 단자(5')는 제4 상부 패드 몸체(1341)의 상면에 접할 수 있다. 이때 제4 상부 패드(134) 상에 배치된 연결 단자(5')도, 제4 리세스(1341h)에 의해, 제4 함입면(134b)으로부터 위로 이격되어 있을 수 있다. 제5 상부 패드(135)는 리세스를 제공하지 아니하므로, 제5 상부 패드(135) 상에 배치된 연결 단자(5')는 제5 상부 패드(135)의 상면에 이격 공간 없이 접할 수 있다.
도 17 및 도 5를 참고하면, 제1 반도체 칩과 제2 반도체 칩을 본딩하는 것(S4)은 제2 반도체 칩(3)을 제1 반도체 칩(1)을 향해 가압하는 것을 포함할 수 있다. 보다 구체적으로, 제1 반도체 칩과 제2 반도체 칩을 본딩하는 것(S4)은 제2 반도체 칩(3)의 상면을 아래로 가압하면서 열을 가하는 열압착(Thermal-Compression, TC) 본딩 공정을 통해 수행될 수 있다.
리세스 내부를 연결 단자로 채우는 것(S41)에 의해, 리세스 내부로 연결 단자가 들어설 수 있다. 예를 들어, 제2 반도체 칩(3)을 가압함에 따라, 도 16을 참고하여 설명한 제3 상부 패드(133)의 제3 함입면(133b)과, 연결 단자(5') 간의 이격 거리는 사라질 수 있다. 즉, 연결 단자(5')의 일부가 제3 리세스(1331h) 내로 들어와서, 연결 단자(5')와 제3 함입면(133b)이 서로 접하게 될 수 있다. 제1 상부 패드(131, 도 2 참고), 제2 상부 패드(132, 도 2 참고) 및 제4 상부 패드(134)에서도 이와 유사한 방식의 작용이 일어날 수 있다. 따라서 리세스 내부가 연결 단자로 채워질 수 있다.
다시 도 5를 참고하면, 제1 반도체 칩 및 제2 반도체 칩을 기판 상에 적층하는 것(S5)은 본딩된 제1 반도체 칩 및 제2 반도체 칩을 기판 상에 적층하는 것을 포함할 수 있다. 이에 따라 도 1을 참고하여 설명한 반도체 패키지(P)가 형성될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 상부 패드에 리세스가 형성되어 있으므로, 연결 단자인 솔더 볼이 열압착 공정의 가압 과정에 의해 좌우로 지나치게 퍼지는 것을 방지할 수 있다. 즉, 연결 단자가 리세스 내부로 침투하게 되므로, 연결 단자가 좌우로 너무 많이 성장하는 것을 방지할 수 있다. 이에 따라 서로 이웃한 연결 단자가 서로 접하게 되는 현상을 막을 수 있다. 즉, 연결 단자 간의 쇼트(short) 현상이 방지될 수 있다. 그리고 이에 의해 반도체 패키지의 수율이 향상될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 제1 반도체 칩의 상면 중, 내측에 위치하는 중심 영역의 상부 패드에 형성된 리세스의 너비가, 중심 영역보다 외측에 위치하는 외측 영역의 상부 패드에 형성된 리세스의 너비보다 클 수 있다. 반도체 칩 등은 중심 영역이 아래로 볼록하도록 휘어져 있을 수 있다. 따라서 제2 반도체 칩 중, 중심 영역에 위치한 연결 단자가 제1 반도체 칩과 더 가까울 수 있다. 이에 따라 열압착 과정에서 중심 영역에 위치한 연결 단자가 더 강한 압력으로 눌릴 수 있다. 중심 영역의 상부 패드에 형성된 리세스의 너비가 더 큰 경우, 중심 영역에 위치한 연결 단자가 더 강하게 가압되더라도, 가압 과정에서 연결 단자가 좌우로 지나치게 돌출되는 것이 방지될 수 있다. 즉, 중심 영역의 상부 패드에 형성된 리세스의 너비가 더 크므로, 연결 단자는 큰 너비의 리세스에 침투하게 되어, 좌우로 지나치게 돌출되는 것이 방지될 수 있다. 이에 따라 중심 영역에서 인접 연결 단자들 간의 쇼트 현상을 방지할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 중심 영역의 상부 패드에 큰 너비의 리세스가 형성되어, 연결 단자의 좌우 퍼짐 현상을 막을 수 있으므로, 열압착 과정에서 제2 반도체 칩을 가압할 때, 충분히 큰 압력으로 가압할 수 있다. 강한 압력으로 제2 반도체 칩을 가압할 수 있으므로, 외측 영역에 위치하여 가압 전에는 상대적으로 제1 반도체 칩과 멀리 떨어져 있는 연결 단자도, 가압에 의해 상부 패드와 고르게 접할 수 있다. 이에 따라 패드와 솔더 볼 간의 비젖음(non-wet) 현상이 방지될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 작은 피치(pitch)의 상부 패드 및 솔더 볼 등을 사용하더라도, 쇼트 및 비젖음 현상을 방지할 수 있다. 즉, 본 발명에 따르면 미세 피치의 솔더 볼 사용이 가능할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 리세스의 깊이가 상부 패드의 두께보다 작을 수 있다. 따라서 열압착 본딩 후에, 연결 단자는 상부 패드의 함입면에 접하게 될 수 있다. 상부 패드의 함입면과 연결 단자가 면 접촉을 하게 되므로, 접촉 불량을 방지할 수 있다. 또한, TSV 등과 연결 단자가 직접 접촉하여 접합되는 것이 아니므로, 접합 과정에서 보다 고른 접합이 가능할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 및 반도체 패키지 제조방법에 의하면, 상부 패드 내에서 리세스로부터 외측으로 수평하게 연장되는 연장공이 존재할 수 있다. 따라서 솔더 볼 형상의 연결 단자가 상부 패드에 접할 때 충분히 가압되지 못하여, 연결 단자가 상부 패드의 함입면 전체에 고르게 접하지 못하더라도, 함입면과 연결 단자 사이에 보이드(void)가 발생되는 것을 방지할 수 있다. 즉, 연장공이 외부와 연결되므로, 연결 단자와 상부 패드에 의해 완전히 둘러싸여 있는 빈 공간이 형성되는 것을 막을 수 있다. 이에 따라 향후 공정에서 가열 등을 할 때, 보이드(void)의 팽창에 의해 연결 단자와 상부 패드 간 접촉 불량 등의 문제가 발생하는 것을 방지할 수 있다.
도 18은 본 발명의 실시 예들에 따른 반도체 패키지의 제1 반도체 칩을 나타낸 평면도이다.
이하에서, 도 1 내지 도 17을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의 상 설명을 생략할 수 있다.
도 18을 참고하면, 반도체 패키지(1')의 제1 반도체 칩은, 상면(11u)에 형성된 제1 영역(A1'), 제2 영역(A2'), 제3 영역(A3') 및 제4 영역(A4')의 형상이 도 3을 참고하여 설명한 것과 다를 수 있다. 즉, 도 3을 참고하여 설명한 것과는 달리, 제1 내지 제4 영역(A1', A2', A3', A4')의 각 변은 상면(11u)의 네 개의 변에 평행하지 아니할 수 있다. 예를 들어, 제1 내지 제4 영역(A1', A2', A3', A4')의 각 변은 상면(11u)의 네 개의 변과 45도의 각도를 형성할 수 있다.
이상에서, 도 3 또는 도 18과 같은 형상의 영역들을 도시하였지만, 이에 한정하는 것은 아니다. 즉, 제1 내지 제4 영역의 형상은, 제1 영역에서 제4 영역으로 갈수록 외측으로 치우쳐지는 방식으로 다양하게 변할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
P: 반도체 패키지
1: 제1 반도체 칩
11: 제1 반도체 칩 몸체
13: 상부 패드
131: 제1 상부 패드
1311: 제1 상부 패드 몸체
1311h: 제1 리세스
1313h: 제1 연장공
131b: 제1 함입면
132: 제2 상부 패드
133: 제3 상부 패드
133b: 제3 함입면
134: 제4 상부 패드
134b: 제4 함입면
135: 제5 상부 패드
3: 제2 반도체 칩
31: 제2 반도체 칩 몸체
33: 연결 패드
5: 연결 단자
7: 기판
9: 하부 연결 단자

Claims (10)

  1. 기판;
    상기 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 연결 단자; 를 포함하고,
    상기 제1 반도체 칩은:
    제1 반도체 칩 몸체; 및
    상기 제1 반도체 칩 몸체의 상면 상에 제공되며 상기 연결 단자에 접하는 상부 패드; 를 포함하되,
    상기 상부 패드는 상기 상부 패드의 상면으로부터 밑으로 함입되어 형성되는 리세스; 를 제공하며,
    상기 리세스의 깊이는 상기 상부 패드의 두께보다 작은 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 상부 패드는:
    제1 상부 패드;
    상기 제1 상부 패드의 외측에 위치하는 제2 상부 패드들; 및
    상기 제2 상부 패드들의 외측에 위치하는 제3 상부 패드들; 을 포함하고,
    상기 제1 상부 패드는 제1 리세스를 제공하며,
    상기 제2 상부 패드들의 각각은 제2 리세스를 제공하되,
    상기 제1 리세스의 너비는 상기 제2 리세스의 너비보다 넓은 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 연결 단자는:
    상기 제1 상부 패드에 연결되는 제1 연결 단자;
    상기 제2 상부 패드들의 각각에 연결되는 제2 연결 단자들; 및
    상기 제3 상부 패드들의 각각에 연결되는 제3 연결 단자들; 을 포함하되,
    상기 제1 연결 단자의 일부는 상기 제1 리세스 내에 위치하는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제1 리세스의 너비 및 상기 복수 개의 제2 리세스의 각각의 너비는 3μm 내지 15μm인 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1 반도체 칩은 로직 칩을 포함하고,
    상기 제2 반도체 칩은 S램을 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 반도체 칩 몸체는 TSV(Through Silicon Via)를 포함하는 반도체 패키지.
  7. 제1 칩;
    상기 제1 칩 상의 제2 칩; 및
    상기 제1 칩과 상기 제2 칩 사이의 연결 단자; 를 포함하고,
    상기 제1 칩은:
    제1 칩 몸체; 및
    상기 제1 칩 몸체의 상면 상에 제공되며 상기 연결 단자와 연결되는 상부 패드; 를 포함하되,
    상기 상부 패드는:
    상부 패드 몸체;
    상기 상부 패드 몸체의 상면에서 밑으로 함입되는 리세스; 및
    상기 리세스에서 옆으로 연장되어 상기 상부 패드 몸체를 수평 방향으로 관통하는 연장공; 을 제공하며,
    상기 연결 단자의 일부는 상기 리세스 내에 위치하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 상부 패드는 복수 개가 제공되고,
    상기 연결 단자는 복수 개가 제공되되,
    상기 복수 개의 상부 패드의 일부는 상기 리세스 및 상기 연장공을 제공하고, 상기 복수 개의 상부 패드의 나머지 일부는 상기 리세스 및 상기 연장공을 제공하지 아니하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 상부 패드는:
    제1 상부 패드; 및
    상기 제1 상부 패드의 외측에 위치하는 제2 상부 패드들; 을 포함하고,
    상기 제1 상부 패드는 밑으로 함입되어 형성된 제1 리세스를 제공하며,
    상기 제2 상부 패드들의 각각은 밑으로 함입되어 형성된 제2 리세스를 제공하되,
    상기 제1 리세스의 너비는 상기 제2 리세스의 너비보다 넓은 반도체 패키지.
  10. 기판;
    상기 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 연결 단자; 를 포함하고,
    상기 제1 반도체 칩은:
    제1 반도체 칩 몸체; 및
    상기 제1 반도체 칩 몸체의 상면 상에 제공되며 상기 연결 단자와 연결되는 상부 패드; 를 포함하되,
    상기 상부 패드는:
    상기 제1 반도체 칩 몸체의 상면의 중심을 포함하는 제1 영역 내의 제1 상부 패드;
    상기 제1 영역의 외측에 위치하는 제2 영역 내의 제2 상부 패드들; 및
    상기 제2 영역의 외측에 위치하는 제3 영역 내의 제3 상부 패드들; 을 포함하고,
    상기 제1 상부 패드들의 각각은:
    제1 상부 패드 몸체;
    상기 제1 상부 패드 몸체의 상면에서 밑으로 함입되는 제1 리세스; 및
    상기 제1 리세스에서 옆으로 연장되어 상기 제1 상부 패드 몸체를 수평 방향으로 관통하는 제1 연장공; 을 제공하며,
    상기 제2 상부 패드들의 각각은:
    제2 상부 패드 몸체;
    상기 제2 상부 패드 몸체의 상면에서 밑으로 함입되는 제2 리세스; 및
    상기 제2 리세스에서 옆으로 연장되어 상기 제2 상부 패드 몸체를 수평 방향으로 관통하는 제2 연장공; 을 제공하고,
    상기 제1 리세스의 너비는 상기 제2 리세스의 너비보다 넓되,
    상기 연결 단자는:
    상기 제1 상부 패드에 연결되는 제1 연결 단자;
    상기 제2 상부 패드들의 각각에 연결되는 제2 연결 단자들; 및
    상기 제3 상부 패드들의 각각에 연결되는 제3 연결 단자들; 을 포함하며,
    상기 제1 연결 단자의 일부는 상기 제1 리세스 내에 위치하는 반도체 패키지.

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