CN109755212B - 半导体装置封装及制造半导体装置封装的方法 - Google Patents

半导体装置封装及制造半导体装置封装的方法 Download PDF

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Abstract

本发明的至少一些实施例涉及一种用于封装半导体装置的衬底。所述衬底包含第一介电层，其具有第一表面及与所述第一表面相对的第二表面；第一经图案化导电层，其邻近于所述第一介电层的所述第一表面；第二经图案化导电层，其邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层，以及外部连接垫，其从顶部表面到底部表面渐缩。所述第二经图案化导电层包含垫及邻近于所述垫的迹线。所述外部连接垫安置在所述第二经图案化导电层的所述垫上。所述外部连接垫的底部宽度大于或等于所述第二经图案化导电层的所述垫的宽度。

Description

半导体装置封装及制造半导体装置封装的方法
技术领域
本发明涉及一种用于半导体装置封装的衬底，且涉及一种具有从顶部表面到底部表面变窄或渐缩且安置在经图案化导电层的垫上的外部连接垫的衬底。
背景技术
随着半导体装置封装过程的小型化，衬底中的经图案化导电层(例如，垫或迹线)的数量与宽度/节距可变小。此可能存在一些挑战，例如不对准问题、桥接/短路问题、厚度问题或其它问题。
发明内容
在一些实施例中，根据一个方面，衬底包含第一介电层，其具有第一表面及与所述第一表面相对的第二表面；第一经图案化导电层，其邻近于所述第一介电层的所述第一表面；第二经图案化导电层，其邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层，以及外部连接垫，其从顶部表面到底部表面渐缩。所述第二经图案化导电层包含垫及邻近于所述垫的迹线。所述外部连接垫安置在所述第二经图案化导电层的所述垫上。所述外部连接垫的底部宽度大于或等于所述第二经图案化导电层的所述垫的宽度。
在一些实施例中，根据另一方面，半导体装置封装包含衬底、半导体装置及连接元件。所述衬底包含第一介电层，其具有第一表面及与所述第一表面相对的第二表面；第一经图案化导电层，其邻近于所述第一介电层的所述第一表面；第二经图案化导电层，其邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层，以及外部连接垫，其从顶部表面到底部表面渐缩。所述第二经图案化导电层包含垫及邻近于所述垫的迹线。所述外部连接垫安置在所述第二经图案化导电层的所述垫上。所述外部连接垫的底部宽度大于或等于所述第二经图案化导电层的所述垫的宽度。所述半导体装置安置在所述衬底上且电连接到所述衬底的所述外部连接垫。所述连接元件经安置成邻近于所述第一介电层的所述第一表面且电连接到所述第一经图案化导电层。
在一些实施例中，根据另一方面，用于制造半导体装置封装的方法包含：提供具有第一表面及与所述第一表面相对的第二表面的第一介电层；形成邻近于所述第一介电层的所述第一表面的第一经图案化导电层；形成邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层的第二经图案化导电层，所述第二经图案化导电层包含垫及邻近于所述垫的迹线；在所述第二经图案化导电层的所述垫上形成外部连接垫，其中所述外部连接垫从顶部表面到底部表面渐缩，且所述外部连接垫的底部宽度大于或等于所述第二经图案化导电层的所述垫的宽度；通过互连元件将半导体装置安置在所述外部连接垫上；及将连接元件安置在所述第一经图案化导电层上。
附图说明
图1A说明根据本发明的一些实施例的衬底的横截面视图。
图1B说明根据本发明的一些实施例的外部连接垫的布置的横截面视图。
图1C说明根据本发明的一些实施例的外部连接垫的布置的横截面视图。
图2A说明根据本发明的一些实施例的衬底的横截面视图。
图2B说明根据本发明的一些实施例的外部连接垫的布置的横截面视图。
图2C说明对应于本发明的一些实施例的角度表。
图3A说明根据本发明的一些实施例的衬底的横截面视图。
图3B说明根据本发明的一些实施例的外部连接垫的布置的横截面视图。
图3C说明对应于本发明的一些实施例的角度表。
图3D说明对应于本发明的一些实施例的角度表。
图4A说明根据本发明的一些实施例的衬底的横截面视图。
图4B说明根据本发明的一些实施例的外部连接垫的布置的横截面视图。
图5说明根据本发明的一些实施例的半导体装置封装的横截面视图。
图6说明根据本发明的一些实施例的半导体装置封装的横截面视图。
图7A说明根据本发明的一些实施例的半导体封装装置的载体的类型。
图7B说明根据本发明的一些实施例的半导体封装装置的载体的类型。
图8A说明根据本发明一些实施例的制造半导体装置封装的方法。
图8B说明根据本发明一些实施例的制造半导体装置封装的方法。
图8C说明根据本发明一些实施例的制造半导体装置封装的方法。
图8D说明根据本发明一些实施例的制造半导体装置封装的方法。
图8E说明根据本发明一些实施例的制造半导体装置封装的方法。
图8F说明根据本发明一些实施例的制造半导体装置封装的方法。
图8G说明根据本发明一些实施例的制造半导体装置封装的方法。
图8H说明根据本发明一些实施例的制造半导体装置封装的方法。
图8I说明根据本发明一些实施例的制造半导体装置封装的方法。
图8J说明根据本发明一些实施例的制造半导体装置封装的方法。
图8K说明根据本发明一些实施例的制造半导体装置封装的方法。
图8L说明根据本发明一些实施例的制造半导体装置封装的方法。
图9说明比较衬底的横截面视图。
图10说明比较衬底的横截面视图。
图11说明比较半导体装置封装的横截面视图。
具体实施方式
贯穿图式及详细描述使用共用参考编号来指示相同或类似组件。本发明的实施例从结合附图进行的以下详细描述将更容易理解。
如相关联图中所展示，例如“在...上面”、“在...下面”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“较高”、“下部”、“上部”、“在...上方”、“在...下方”等等的空间描述是相对于某一组件或组件群组或组件或组件群组的某一平面规定。应理解，本文中所使用的空间描述是仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任一定向或方式进行空间布置，只要此布置不背离本发明的实施例的优点。
图1A为根据本发明的一些实施例的衬底1的横截面视图。衬底1包含第一介电层10、第一经图案化导电层11、第二介电层12、第二经图案化导电层13、钝化层14以及外部连接垫17。
第一介电层10具有表面101及与表面101相对的表面102。第一介电层10具有从大约5微米(μm)到大约10μm的范围的厚度。在一些实施例中，第一介电层10可包含有机层，例如焊接掩模、聚酰亚胺(PI)、环氧树脂、味之素(Ajinomoto)内置膜(ABF)、聚丙烯(PP)、模塑料，或干膜。第一介电层10可包含无机层，例如硅(Si)、玻璃或陶瓷。
第一经图案化导电层11经安置成邻近于第一介电层10的表面101。第一经图案化导电层11嵌入于第一介电层10的表面101中。第一经图案化导电层11的底部表面通过钝化层14部分地暴露。第一经图案化导电层11的底部表面包含陷入或凹陷部分(例如，其通过钝化层14暴露)。
钝化层14安置在第一介电层10的表面101上。钝化层14界定开口以暴露第一经图案化导电层11的凹陷部分。开口的宽度可大约等于第一经图案化导电层11的凹陷部分的宽度。钝化层14具有从大约7μm到大约13μm的范围的厚度。在一些实施例中，钝化层14可为焊接掩模。
第二经图案化导电层13经安置成邻接于第一介电层11的表面102。第二经图案化导电层13经由互连通孔电连接到第一经图案化导电层11。第二经图案化导电层13包括垫131及邻近于垫131的迹线132。在一些实施例中，垫131及迹线132可包含晶种层13a。晶种层13a可包含钛(Ti)、钛铜合金(TiCu)、另一金属、合金或其它合适的材料。第二经图案化导电层13具有厚度t(例如，如图1B中所展示)。垫131具有宽度L(例如，如图1B中所展示)。
外部连接垫17安置在第二经图案化导电层13的垫131上。
在一或多个实施例中，邻近于垫131的第二经图案化导电层13的迹线132的至少一部分经覆盖于外部连接垫17的投影区域中(例如，沿朝向第一介电层10的方向的外部连接垫17的投影可重叠迹线132的至少一部分)。在一或多个实施例中，在外部连接垫17下方的邻接于垫131的另一垫131的至少一部分经覆盖于外部连接垫17的投影区域(例如，沿朝向第一介电层10的方向的外部连接垫17的投影可重叠另一垫131的至少一个部分)。在此布置下，包含第二经图案化导电层13的垫131及迹线132的导电组件的表面密度可能增加。可因此高效地使用第一介电层10的表面面积。在一些实施例中，迹线132的边缘邻近于外部连接垫17的投影区域的边缘或与其接触(例如，突出边缘175与迹线132的边缘基本上共面)。
图1B为根据本发明的一些实施例的外部连接垫17的横截面视图。第二介电层12安置在第一介电层10的表面102上。第二介电层12覆盖第二经图案化导电层13及外部连接垫17的侧壁173的至少部分。外部连接垫17的突出边缘175(外部连接垫17的突出部分的边缘，例如，沿着第二介电12突出的部分)在第二介电层12的顶部表面上。外部连接垫17的突出边缘175的底部在第二介电层12的顶部表面的正上方。第二介电层12具有厚度p。在一些实施例中，第二介电层12可包含有机层，例如，焊接掩模、PI、环氧树脂、ABF、PP、模塑料，或干膜。第二介电层12可包含无机层，例如Si、玻璃或陶瓷。
外部连接垫17具有顶部表面171、底部表面172及侧壁173(例如，在顶部表面171与底部表面172之间延伸)。侧壁173及第二介电层12的顶部表面界定接头A。在一些实施例中，外部连接垫17的顶部表面171可具有凸面形状或凹面形状，或基本上平面形状。外部连接垫17从顶部表面171到底部表面172变窄或渐缩。在一些实施例中，外部连接垫17包含导电层170及晶种层174。导电主体170可包含铜(Cu)、银(Ag)、金(Au)、另一金属、合金或其它合适材料。晶种层174可包含Ti、TiCu、另一金属、合金或其它合适的材料。外部连接垫17具有突出边缘175。突出边缘175包含导电主体170的突出边缘及晶种层174的突出边缘。
第二经图案化导电层13的垫131中的至少一者(例如，外部连接垫17安置在其上的垫)具有厚度t。第二经图案化导电层13的垫131具有宽度L。在一些实施例中，第二经图案化导电层13的厚度t的范围为从大约2μm到大约3μm。垫131的宽度L的范围为从大约2μm到大约5μm。外部连接垫17具有底部宽度B。外部连接垫17具有顶部宽度D(例如，由外部连接垫17安置在其中的第二介电层中的凹部的顶部界定的宽度)。外部连接垫17具有顶部边缘宽度D′(例如，如逐边缘测量，例如从第一突出边缘175到经安置成与第一突出边缘175相对的第二突出边缘175)。突出边缘175具有宽度d。外部连接垫17的顶部边缘宽度D′大约等于外部连接垫17的顶部宽度D加两个宽度d(即，大约等于2乘以d)。第二介电层12具有厚度p。在一些实施例中，第二介电层12的厚度p的范围为从大约3μm到大约12μm。
在一些实施例中，从外部连接垫17的侧壁173延伸的虚线与从外部连接垫17的底部表面172延伸的虚线之间的角度θ是根据以下方程式选择：
Figure GDA0002942799060000051
其中p为第二介电层12的厚度，t为第二经图案化导电层13的厚度，且x为外部连接垫17的底部表面172的边缘(例如，最接近于接头A的边缘)与从接头A延伸的垂直虚线之间的距离。参数x为外部连接垫17的底部表面172的边缘与从接头A延伸的垂直虚线之间的水平距离。参数x为外部连接垫17的底部表面172的边缘与从接头A延伸的垂直虚线之间的最小距离。
在一些实施例中，外部连接垫17的底部宽度B的范围为从大约4μm到大约15μm。外部连接垫17的顶部宽度D的范围为从大约6μm到大约17.5μm。外部连接垫17的顶部宽度D′的范围为从大约8μm到大约19.5μm。突出边缘175的宽度d的范围为从大约0.8μm到大约1.2μm。水平距离x的范围为从大约1.1μm到大约4.7μm。第二经图案化导电层13的厚度t的范围为从大约2μm到大约3μm。第二介电层12的厚度p的范围为从大约3μm到大约12μm。在一些实施例中，厚度p、厚度t及水平距离x的参数可经特别选择使得角度θ及参数满足半导体装置封装的设计规范。
图1C为根据本发明的一些实施例的外部连接垫17的横截面视图。图1C的结构类似于图1B的结构，除了邻近于垫131的迹线132的部分经安置在外部连接垫17下方。图1C的结构类似于图1B的结构，除了邻近于垫131的迹线132的部分经安置在外部连接垫17的投影区域内。在外部连接垫17下方的邻近于垫131的另一垫131的至少一部分在外部连接垫17的投影区域内。
图2A为根据本发明的一些实施例的衬底2的横截面视图。衬底2包含第一介电层10、第一经图案化导电层11、第二介电层12、第二经图案化导电层23、钝化层14以及外部连接垫27。
第一介电层10具有表面101以及与表面101相对的表面102。
第一经图案化导电层11经安置成邻近于第一介电层10的表面101。第一经图案化导电层11嵌入于第一介电层10的表面101中。第一经图案化导电层11的底部表面通过钝化层14部分地暴露。第一经图案化导电层11的底部表面包含陷入或凹陷部分。
钝化层14安置在第一介电层10的表面101上。钝化层14界定开口以暴露第一经图案化导电层11的凹陷部分。开口的宽度可大约等于第一经图案化导电层11的凹陷部分的宽度。
第二经图案化导电层23经安置成邻接于第一介电层11的表面102。第二经图案化导电层23经由互连通孔电连接到第一经图案化导电层11。第二经图案化导电层23包括第一垫231、迹线232及第二垫233。第一垫231的宽度大于第二垫233的宽度。在一些实施例中，迹线232邻近于第一垫231。第二垫233邻近于第一垫231。在一些实施例中，第一垫231、迹线232及第二垫233可包含晶种层23a(例如，如图2B中所展示)。晶种层23a可包含Ti、TiCu、另一金属、合金或其它合适的材料。第二经图案化导电层23具有厚度t。第一垫231具有宽度L。
外部连接垫27安置在第二经图案化导电层23的第一垫231上。
在一或多个实施例中，邻近于第一垫231的第二经图案化导电层23的迹线232的至少一部分经覆盖于外部连接垫27的投影区域中(例如，沿朝向第一介电层10的方向的外部连接垫27的投影可重叠迹线232的至少一部分)。在一或多个实施例中，邻近于第一垫231的第二垫233的至少一部分经覆盖于外部连接垫27的投影区域中(例如，沿朝向第一介电层10的方向的外部连接垫27的投影可重叠第二垫233的至少一部分)。在此布置下，包含第二经图案化导电层23的第一垫231、迹线232及第二垫233的导电组件的表面密度可能增加。可高效地使用第一介电层10的表面面积。在一些实施例中，迹线232的边缘邻近于外部连接垫27的投影区域的边缘或与其接触(例如，突出边缘275与迹线232的边缘基本上共面)。
第二介电层12安置在第一介电层10的表面102上。第二介电层12覆盖第二经图案化导电层23及外部连接垫27的侧壁273的至少部分。外部连接垫27的突出边缘275在第二介电层12的顶部表面上。外部连接垫27的突出边缘275的底部在第二介电层12的顶部表面的正上方。第二介电层12具有厚度p。
图2B为根据本发明的一些实施例的外部连接垫27的布置的横截面视图。
外部连接垫27具有顶部表面271、底部表面272及侧壁273(例如，在顶部表面271与底部表面272之间延伸)。侧壁273及第二介电层12的顶部表面界定接头A。在一些实施例中，外部连接垫27的顶部表面271可具有凸面形状或凹面形状。外部连接垫27从顶部表面271到底部表面272变窄或渐缩。在一些实施例中，外部连接垫27包含导电层270及晶种层274。导电主体270可包含Cu、银Ag、Au、另一金属、合金或其它合适材料。晶种层274可包含Ti、TiCu、另一金属、合金或其它合适的材料。外部连接垫27经定位在第二经图案化导电层23的第一垫231的顶部表面正上方。外部连接垫27具有突出边缘275。突出边缘275包括导电主体270的突出边缘及晶种层274的突出边缘。
第二经图案化导电层23的垫231具有厚度t。第二经图案化导电层23的第一垫231具有宽度L。在一些实施例中，第二经图案化导电层23的厚度t的范围为从大约2μm到大约3μm。第一垫231的宽度L的范围为从大约4μm到大约15μm。第二垫233的宽度的范围为从大约2μm到大约5μm。突出边缘275具有宽度d。外部连接垫27具有底部宽度B。外部连接垫27具有顶部宽度D。外部连接垫27具有顶部边缘宽度D′。外部连接垫27的顶部边缘宽度D′大约等于外部连接垫27的顶部宽度D加两个宽度d。外部连接垫27的底部宽度B大于或大约等于第一垫231的宽度L。在一些实施例中，第二介电层12的厚度p的范围为从大约3μm到大约15μm。垫231与迹线232经分离距离s。
在一些实施例中，外部连接垫27的侧壁273与从外部连接垫27的底部表面272延伸的虚线之间的角度θ是根据以下方程式界定：
Figure GDA0002942799060000071
其中p为第二介电层12的厚度，t为第二经图案化导电层23的厚度，且x为外部连接垫27的底部表面272的边缘与从接头A延伸的垂直虚线之间的距离。参数x为外部连接垫27的底部表面272的边缘与从接头A延伸的垂直虚线之间的水平距离。参数x为外部连接垫27的底部表面272的边缘与从接头A延伸的垂直虚线之间的最小距离。在一些实施例中，参数x的值可大约等于参数s的值。在一些实施例中，厚度p、厚度t及距离x的参数可经特别选择使得角度θ及参数满足半导体装置封装的设计规范。
在一些实施例中，参数x的值加参数d的值可大于等于或大于参数s的值。角度θ是根据以下方程式选择：
Figure GDA0002942799060000081
图2C为关于对应于本发明的一些实施例的衬底2的角度θ的角度表。在一些实施例中，角度θ小于或大约等于80.6度，其中约3μm≤p≤约8μm，约2μm≤t≤约3μm，且约1μm≤x≤约2μm。在一些实施例中，角度θ小于或大约等于71.6度，其中约3μm≤p≤约5μm，约2μm≤t≤约3μm，且约1μm≤x≤约2μm。在一些实施例中，角度θ小于或大约等于45度，其中约3μm≤p≤约5μm，约2μm≤t≤约3μm，且约1μm≤x≤约2μm。在一些实施例中，角度θ小于或大约等于26.6度，其中p＝约3μm、t＝约2μm，且x＝约2μm。
图3A为根据本发明的一些实施例的衬底3的横截面视图。衬底3包含第一介电层10、第一经图案化导电层11、第二介电层12、第二经图案化导电层33、钝化层14以及外部连接垫37。
第一介电层10具有表面101以及与表面101相对的表面102。
第一经图案化导电层11经安置成邻近于第一介电层10的表面101。第一经图案化导电层11嵌入于第一介电层10的表面101中。第一经图案化导电层11的底部表面通过钝化层14部分地暴露。第一经图案化导电层11的底部表面包含陷入或凹陷部分。
钝化层14安置在第一介电层10的表面101上。钝化层14界定开口以暴露第一经图案化导电层11的凹陷部分。开口的宽度可大约等于第一经图案化导电层11的凹陷部分的宽度。
第二经图案化导电层33经安置成邻接于第一介电层11的表面102。第二经图案化导电层33经由互连通孔电连接到第一经图案化导电层11。第二经图案化导电层33包括第一垫331、迹线332及第二垫333。第一垫331的宽度大于第二垫333的宽度。在一些实施例中，迹线332邻近于第一垫331。第二垫333邻近于第一垫331。在一些实施例中，第一垫331、迹线332及第二垫333可包含晶种层33a(例如，如图3B中所展示)。晶种层33a可包含Ti、TiCu、另一金属、合金或其它合适的材料。第二经图案化导电层33具有厚度t。第一垫331具有宽度L。
外部连接垫37覆盖第二经图案化导电层33的第一垫331的顶部表面及侧壁。外部连接垫37覆盖(例如，完全覆盖)第二经图案化导电层33的第一垫331。
在一或多个实施例中，邻近于第一垫331的第二经图案化导电层33的迹线332的至少一部分经覆盖于外部连接垫37的投影区域中(例如，沿朝向第一介电层10的方向的外部连接垫37的投影可重叠第一垫331的至少一部分)。在一或多个实施例中，邻近于第一垫331的第二垫333的至少一部分经覆盖于外部连接垫37的投影区域中(例如，沿朝向第一介电层10的方向的外部连接垫17的投影可重叠第二垫333的至少一部分)。在此布置下，包含第二经图案化导电层33的第一垫331、迹线332及第二垫333的导电组件的表面密度可能增加。可高效地使用第一介电层10的表面面积。在一些实施例中，迹线332的边缘邻近于或接触外部连接垫37的投影区域的边缘(例如，突出边缘375与迹线332的边缘基本上共面)。
第二介电层12安置在第一介电层10的表面102上。第二介电层12覆盖第二经图案化导电层33及外部连接垫37的侧壁373的至少部分。外部连接垫37的突出边缘375在第二介电层12的顶部表面上。外部连接垫37的突出边缘375的底部在第二介电层12的顶部表面的正上方。第二介电层12具有厚度p。
图3B为根据本发明的一些实施例的外部连接垫37的布置的横截面视图。
外部连接垫37具有顶部表面371、底部表面372及侧壁373(例如，在顶部表面371与表面102之间延伸)。侧壁373及第二介电层12的顶部表面界定接头A。在一些实施例中，外部连接垫37的顶部表面371可具有凸面形状或凹面形状。外部连接垫37从顶部表面371到底部表面372变窄或渐缩。在一些实施例中，外部连接垫37包含导电层370及晶种层374。导电主体370可包含Cu、银Ag、Au、另一金属、合金或其它合适材料。晶种层374覆盖垫331。晶种层374可包含Ti、TiCu、另一金属、合金或其它合适的材料。外部连接垫37具有突出边缘375。突出边缘375包含导电主体370的突出边缘及晶种层374的突出边缘。
第二经图案化导电层33的垫331具有厚度t。第二经图案化导电层33的第一垫331具有宽度L。在一些实施例中，第二经图案化导电层33的厚度t的范围为从大约2μm到大约3μm。第一垫331的宽度L的范围为从大约4μm到大约15μm。第二垫333的宽度的范围为从大约2μm到大约5μm。突出边缘375具有宽度d。外部连接垫37具有底部宽度B。外部连接垫37具有顶部宽度D。外部连接垫37具有顶部边缘宽度D′。外部连接垫37的顶部边缘宽度D′大约等于外部连接垫37的顶部宽度D加两个宽度d。外部连接垫37的底部宽度B大约等于第一垫331的宽度L。在一些实施例中，第二介电层12的厚度p的范围为从大约3μm到大约15μm。垫331与迹线332经间隔距离s。
在一些实施例中，外部连接垫37的侧壁373与从外部连接垫37的底部表面372延伸的虚线之间的角度θ是根据以下方程式界定：
Figure GDA0002942799060000101
其中p为第二介电层12的厚度，t为第二经图案化导电层33的厚度，且x为外部连接垫37的底部表面372的边缘与从接头A延伸的垂直虚线之间的距离。参数x为外部连接垫37的底部表面372的边缘与从接头A延伸的垂直虚线之间的水平距离。参数x为外部连接垫37的底部表面372的边缘与从接头A延伸的垂直虚线之间的最小距离。在一些实施例中，距离x为第一垫331与迹线332之间的距离。在一些实施例中，参数x的值可大约等于参数s的值。在一些实施例中，厚度p、厚度t及距离x的参数可经选择使得角度θ及参数满足半导体装置封装的规范。
在一些实施例中，参数x的值加参数d的值可大于等于或大于参数s的值。外部连接垫37的侧壁373不接触邻近迹线332或邻近垫333。角度θ是根据以下方程式选择：
Figure GDA0002942799060000102
图3C为关于对应于本发明的一些实施例的衬底2的角度θ的角度表。角度表展示外部连接垫73的侧壁373将不接触第二经图案化导电层33的迹线332或第二垫333的条件。在一些实施例中，角度θ为约45度＜θ≤约71.6度，约2μm≤t≤约3μm，且约1μm≤x≤约2μm。
图3D为关于对应于本发明的一些实施例的衬底2的角度θ的角度表。角度表展示第二经图案化导电层33的迹线332的至少一部分经覆盖于外部连接垫73的投影区域中或第二经图案化导电层33的第二垫333的至少一个部分经覆盖于外部连接垫73的投影区域中的条件。在一些实施例中，角度θ为约45度＜θ≤约71.6度，p＝约3μm，约2μm≤t≤约3μm，且约1μm≤x≤约2μm。在一些实施例中，角度θ为约45度＜θ≤约56.3度，p＝约3μm，约2μm≤t≤约3μm，且x＝约2μm。在一些实施例中，角度θ为约63.5度＜θ≤约71.6度，p＝约3μm，约2μm≤t≤约3μm，且x＝约1μm。
图4A为根据本发明的一些实施例的衬底4的横截面视图。衬底1包含第一介电层10、第一经图案化导电层11、第二介电层12、第二经图案化导电层13、钝化层14及外部连接垫47。外部连接垫47具有顶部表面471、底部表面472及侧壁473。外部连接垫47包含导电主体470及晶种层474。
图4的所描绘结构类似于图1中所描绘的结构，除了外部连接垫47的侧壁473界定与底部表面472的一或多个弯曲拐角。
图4B为根据本发明的一些实施例的外部连接垫47的布置的横截面视图。参数的定义类似于1B的那些参数。在图4B中所展示的实施例中所实施的参数值可为本文中所描述的任何合适的参数值，或可经调整以考虑弯曲拐角。
图5为根据本发明的一些实施例的半导体装置封装5的横截面视图。半导体装置封装5包含类似于上文关于图1A所描述的那些组件的至少一些组件，及衬底1、焊料53、导电柱55、半导体装置50、底部填充料52及连接元件51。
连接元件51经安置成邻近于第一介电层10的表面101。连接元件51安置在第一经图案化导电层11的凹陷部分处。连接元件51电连接到第一经图案化导电层11。连接元件51具有安置在钝化层14中的第一部分及从钝化层14暴露的第二部分。
半导体装置50安置在衬底1上。底部填充料52安置在衬底1与半导体装置50之间。半导体装置50通过互连元件(例如，通过焊料53及导电柱55中的一者或两者)电连接到衬底1的外部连接垫17。外部连接垫17的顶部表面171具有凹面形状。外部连接垫17的顶部表面171的面积足够大以将半导体装置50容易地附接到衬底1，且外部连接垫17的电阻可经设置在设计规范内。
由于外部连接垫17的顶部表面171具有凹面形状，因此外部连接垫17的顶部表面171的顶部面积增加且经配置以接纳焊料53的外部连接垫17的顶部表面171的接触面积增加。
图6为根据本发明的一些实施例的半导体装置封装6的横截面视图。图6的所描绘结构类似于图5中所描绘的结构，除了外部连接垫17的顶部表面171具有凸面形状。此顶部表面可提供类似于上文关于凹面表面所描述的那些优点。
图7A展示根据本发明的一些实施例的半导体封装装置的载体的类型。
如图7A中所展示，多个半导体装置50或裸片放置在基本上正方形载体54上(例如，根据本文中所描述的一或多个实施例)。在一些实施例中，载体54可包含有机材料(例如，模塑料、双马来酰亚胺三嗪(BT)、PI、聚苯并恶唑(PBO)、阻焊剂、ABF、PP或基于环氧树脂的材料)及/或无机材料(例如，硅、玻璃、陶瓷或石英)。
图7B展示根据本发明的一些实施例的半导体封装装置的载体的另一类型。
如图7B中所展示，多个半导体装置50或裸片放置在基本上圆形载体56上(例如，根据本文中所描述的一或多个实施例)。在一些实施例中，载体56可包含有机材料(例如，模塑料、BT、PI、PBO、阻焊剂、ABF、PP或基于环氧树脂的材料)及/或无机材料(例如，硅、玻璃、陶瓷或石英)。
图8A到图8L说明根据本发明一些实施例的制造半导体装置封装的方法的一些实施例。
参考图8A，制造半导体装置封装1的方法包含：在导电层11′上提供钝化层14，或在钝化层14上形成导电层11′。
参考图8B，通过蚀刻操作薄化导电层11′。接着，对钝化层14进行图案化以形成开口以暴露导电层11′的部分。对导电层11′的经包括部分进行蚀刻以形成陷入或凹陷部分。可通过控制蚀刻操作来设置凹陷部分处的间隙的深度。
参考图8C，通过粘合层60将载体61接合于钝化层14上，或将其层压到钝化层14。接着，在导电层11′上形成光致抗蚀剂62且接着对导电层11′进行背部蚀刻以形成第一经图案化导电层11。可随后将光致抗蚀剂62移除。
参考图8D，在第一经图案化导电层11上提供第一介电层10，所述第一介电层具有底部表面101及与所述第一表面相对的顶部表面102。在一些替代实施例中，提供第一介电层10，且接着在第一介电层10上形成第一介电层10。在第一介电层10中形成开口。在上第一介电层10的表面102上形成晶种层13a。
参考图8E，在晶种层13a上形成具有开口的另一光致抗蚀剂62。通过电镀操作在光致抗蚀剂62的开口中形成导电层以形成第二经图案化导电层13。在一些实施例中，第二经图案化导电层13可包含晶种层13a。第二经图案化导电层13经形成邻近于第一介电层10的顶部表面102且电连接到第一经图案化导电层11。第二经图案化导电层13包括垫131及邻近于垫131的迹线132。
参考图8F，将光致抗蚀剂62移除且通过蚀刻操作将晶种13a的部分移除。接着，将第二介电层12安置在第一介电层10的顶部表面102上。第二介电层12为显影介电层。第二介电层12包括聚合物、敏化剂及溶剂。在一些实施例中，敏化剂可包括1，2-辛二酮、1-[4-(苯硫基)苯基]-、2-(O-苯甲酰肟)、光致酸产生剂，或三芳基六氟锑酸盐。敏化剂的重量百分比(例如，由敏化剂构成的第二介电层12的重量百分比)的范围可为从大约2.5％到大约0.1％。敏化剂的重量百分比可为约0.2％或更多，例如约0.25％或更多，0.3％或更多，0.35％或更多，或更大。
参考图8G，在第二介电层12中形成开口。在第二介电层12上形成晶种层174。可通过选择第二介电层12中的敏化剂的重量百分比及/或浓度来控制第二介电层12的开口的侧壁的倾斜度。开口的侧壁的倾斜度可直接界定外部连接垫17的角度θ(例如，如图1B中所展示)。在开口的侧壁的倾斜度增加时，外部连接垫17的角度θ减少。因此，在敏化剂的重量百分比或浓度增加时，外部连接垫17的角度θ减少。第二介电层12(显影介电层)中的敏化剂的重量百分比的增加将减少外部连接垫17的底部表面。
参考图8H，通过电镀操作在第二介电层12的开口中形成导电层170。
参考图8I，在导电层170上形成具有开口的另一光致抗蚀剂62(例如，覆盖导电层170)。
参考图8J，执行蚀刻操作以移除导电层170的部分及晶种层174的部分以便形成外部连接垫17，因此形成衬底1。根据衬底1的设计，即使第二介电层12的开口在对准操作期间移位或未经恰当地对准，外部连接垫17仍将不会接触邻近迹线或垫(例如，由于外部连接垫17的底部处于高于邻近迹线或垫的高程处)。
参考图8K，半导体装置50通过焊料53及导电柱55附接到外部连接垫17。将底部填充料52填充在半导体装置50与第二介电层12之间。
根据衬底1的结构，焊料53电连接到外部连接垫17。可避免在回流操作期间可能发生的焊料53的非所要焊桥的风险。另外，由于第二经图案化导电层13的垫131及迹线132的表面密度较大，因此衬底1的整个厚度可保持较小。
参考图8L，将载体61及粘合层60移除。将连接元件51安置在钝化层14的开口中，接着，执行单个化操作。
将连接元件51安置成邻近于第一介电层10的表面101。将连接元件51安置在第一经图案化导电层11上。连接元件51具有安置在钝化层14的开口中的第一部分上及从钝化层14暴露的第二部分。连接元件51的第一部分的宽度基本上等于钝化层14的开口的宽度。
图9说明比较衬底7的横截面视图。衬底7包含第一介电层10、第一经图案化导电层11、第二介电层12、经图案化导电层73、焊料53及导电柱55。经图案化导电层73包含第一垫731及第二垫732。第一垫131的宽度大于第二垫732的宽度。第一垫具有用于接触导电柱55的大宽度。然而，由于第一垫可占据第一介电层10的大面积，因此能够用衬底7实施的I/O的总数目可较小。
第二介电层12界定开口。开口可能在对准操作期间移位。根据一些设计规范，第二垫732应被第二介电层12完全覆盖，但可由于移位从第二介电层12暴露。焊料53在回流操作期间流出且接触第二垫732。因此，在回流操作期间发生焊料53的非所要焊桥。
图10说明比较衬底8的横截面视图。图10中所描绘的结构类似于图9中所描绘的结构，除了第二垫732未从第二介电层12暴露。
第二介电层12的开口可在对准操作期间移位。图10中的第二介电层12的开口的移位程度小于图9中所展示的移位程度。然而，焊料53在回流期间仍流出到第一介电层10。焊料53及导电柱55的结构不稳定。导电柱55可在衬底8在用于制造导体装置封装的一些操作(例如，接合操作)期间遭遇按压或力量时崩塌。
图11说明比较半导体装置封装9的横截面视图。半导体装置封装9包含第一介电层10、第一经图案化导电层11、第二介电层12、经图案化导电层73、底部填充料52、互连元件95及半导体装置50。互连元件95包含导电柱951、导电柱953及焊料952。底部填充料52安置在第二介电层12与半导体装置50之间。
为了增加导电柱951与953之间的接触面积，可将焊料952安置在导电柱951与953之间。互连元件95的此种类结构可有助于避免图9中所描绘的焊料53的焊桥问题及图10中所描绘的焊料53及导电柱55的崩塌问题。然而，互连元件95的结构增加半导体装置封装9的厚度。
如本文中所使用且未另有定义，术语“基本上”、“基本”、“大约”及“约”用于描述并计及小的变化。在结合事件或情形使用时，所述术语可囊括其中确切地发生事件或情形的例子以及其中近似地发生事件或情形的例子。举例来说，当结合数值使用时，所述术语可囊括小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果第一数值在小于或等于第二数值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)的变异范围内，那么第一数值可被认为与第二数值基本上、大约或约相同。术语“基本上共面”可指两个表面沿着同一平面放置在数微米内，例如沿着同一平面放置在在40μm内、在30μm内、在20μm内、在10μm内、在1μm内。
如本文中所使用，除非上下文另有明确指示，否则单数术语“一(a)”、“一(an)”和“所述”可包含复数对象。在一些实施例的描述中，提供在另一组件的“上”或“上方”的组件可囊括其中后一组件直接在前一组件上(例如，物理接触)的状况，以及其中一或多个介入组件可位于前一组件与后一组件之间的状况。
虽然已参考本发明的特定实例描述并说明本发明，但这些描述及说明并非限制性。所属领域的技术人员应理解，在不背离如随附权利要求书所界定的本发明的真实精神及范围的情况下，可做出各种改变且可替代等效物。说明可不必按比例绘制。由于制造过程及容差，因此本发明中的精巧呈现与实际设备之间可存在差异。可存在本发明的未具体说明的其它实施例。说明书及图式应视为说明性而非限制性。可进行修改以使特定情况、材料、物质组合物、方法或过程适应本发明的目的、精神及范围。所有此些修改意欲属于随附的权利要求书的范围内。虽然已参考以特定次序执行的特定操作来描述本文中所揭示的方法，但应理解，可在不背离本发明的教示的情况下将这些操作组合、细分或重新排序以形成等效方法。因此，除非本文中特别指明，否则操作的次序及分组并非限制。

Claims (27)

1.一种衬底，其包括：
第一介电层，其具有第一表面及与所述第一表面相对的第二表面；
第一经图案化导电层，其邻近于所述第一介电层的所述第一表面；
第二经图案化导电层，其邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层，所述第二经图案化导电层包括垫及邻近于所述垫的迹线；以及
外部连接垫，其从顶部表面到底部表面渐缩，所述外部连接垫安置在所述第二经图案化导电层的所述垫上，
其中所述外部连接垫的底部宽度大于或约等于所述第二经图案化导电层的所述垫的宽度。
2.根据权利要求1所述的衬底，其中所述第二经图案化导电层的所述迹线的至少一部分被所述外部连接垫朝向所述第一介电层的投影覆盖。
3.根据权利要求1所述的衬底，其进一步包括安置在所述第一介电层的所述第二表面上的第二介电层，所述第二介电层覆盖所述第二经图案化导电层及所述外部连接垫的侧壁的至少部分。
4.根据权利要求3所述的衬底，其中：
所述外部连接垫的底部表面位于所述第二经图案化导电层的所述垫的顶部表面上，
所述外部连接垫的所述底部宽度约等于所述第二经图案化导电层的所述垫的所述宽度，
所述外部连接垫具有在所述第二介电层的顶部表面上的突出边缘，
所述外部连接垫的所述侧壁及所述第二介电层的所述顶部表面界定接头，且
所述外部连接垫的所述侧壁与从所述外部连接垫的所述底部表面延伸的虚线之间的角度θ符合以下方程式：
Figure FDA0002942799050000011
其中：
p为所述第二介电层的厚度，
t为所述第二经图案化导电层的厚度，
s为所述垫与所述迹线之间的距离，
d为所述突出边缘的宽度，且
x为所述外部连接垫的所述底部表面的边缘与从所述接头延伸的垂直虚线之间的距离。
5.根据权利要求4所述的衬底，其中所述角度θ小于或等于80.6度。
6.根据权利要求5所述的衬底，其中3μm≤p≤8μm，2μm≤t≤3μm，且1μm≤x≤2μm。
7.根据权利要求4所述的衬底，其中所述角度θ小于或等于71.6度。
8.根据权利要求7所述的衬底，其中3μm≤p≤5μm，2μm≤t≤3μm，且1μm≤x≤2μm。
9.根据权利要求4所述的衬底，其中所述角度θ小于或等于45度。
10.根据权利要求9所述的衬底，其中所述角度θ小于或等于26.6度，且p＝约3μm、t＝约2μm，且x＝约2μm。
11.根据权利要求10所述的衬底，其中所述第二介电层包括敏化剂，且所述敏化剂包括三芳基六氟锑酸盐。
12.根据权利要求3所述的衬底，其中：
所述外部连接垫覆盖所述第二经图案化导电层的所述垫的顶部表面及侧壁，
所述外部连接垫的所述底部宽度约等于所述第二经图案化导电层的所述垫的所述宽度，
所述外部连接垫具有在所述第二介电层的顶部表面上的突出边缘，
所述外部连接垫的所述侧壁及所述第二介电层的所述顶部表面界定接头，且
所述外部连接垫的所述侧壁与从所述外部连接垫的所述底部表面延伸的虚线之间的角度θ是根据以下方程式选择：
Figure FDA0002942799050000031
其中：
p为所述第二介电层的厚度，
t为所述第二经图案化导电层的厚度，
s为所述垫与所述迹线之间的距离，
d为所述突出边缘的宽度，且
x为所述外部连接垫的所述底部表面的端部与从所述接头延伸的垂直虚线之间的距离。
13.根据权利要求12所述的衬底，其中45度＜θ≤71.6度，p＝约t3μm，2μm≤t≤3μm，且1μm≤x≤2μm。
14.根据权利要求12所述的衬底，其中45度＜θ≤56.3度，p＝约3μm，2μm≤t≤3μm，且x＝约2μm。
15.根据权利要求12所述的衬底，其中63.5度＜θ≤71.6度，p＝约3μm，2μm≤t≤3μm，且x＝约1μm。
16.根据权利要求1所述的衬底，其中所述第一经图案化导电层经嵌入于所述第一介电层的所述第一表面中。
17.根据权利要求16所述的衬底，其中所述第一经图案化导电层的底部表面包含凹陷部分。
18.根据权利要求17所述的衬底，其进一步包括安置在所述第一介电层的所述第一表面上的钝化层，所述钝化层界定开口以暴露所述第一经图案化导电层的所述凹陷部分，且其中所述开口的宽度大约等于所述第一经图案化导电层的所述凹陷部分的宽度。
19.根据权利要求1所述的衬底，其中所述外部连接垫的所述顶部表面具有凸面形状或凹面形状。
20.一种半导体装置封装，其包括：
衬底，其包括：
第一介电层，其具有第一表面及与所述第一表面相对的第二表面；
第一经图案化导电层，其邻近于所述第一介电层的所述第一表面；
第二经图案化导电层，其邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层，所述第二经图案化导电层包括垫及邻近于所述垫的迹线；以及
外部连接垫，其从顶部表面到底部表面渐缩，所述外部连接垫安置在所述第二经图案化导电层的所述垫上，
其中所述外部连接垫的底部宽度大于或约等于所述第二经图案化导电层的所述垫的宽度，
半导体装置，其安置在所述衬底上且电连接到所述衬底的所述外部连接垫；以及
连接元件，其经安置成邻近于所述第一介电层的所述第一表面且电连接到所述第一经图案化导电层。
21.根据权利要求20所述的半导体装置封装，其进一步包括安置在所述衬底与所述半导体装置之间的底部填充料。
22.一种用于制造半导体装置封装的方法，其包括：
提供具有第一表面及与所述第一表面相对的第二表面的第一介电层；
形成邻近于所述第一介电层的所述第一表面的第一经图案化导电层；
形成邻近于所述第一介电层的所述第二表面且电连接到所述第一经图案化导电层的第二经图案化导电层，所述第二经图案化导电层包括垫及邻近于所述垫的迹线；
在所述第二经图案化导电层的所述垫上形成外部连接垫，其中所述外部连接垫从顶部表面到底部表面渐缩，且所述外部连接垫的底部宽度大于或等于所述第二经图案化导电层的所述垫的宽度；
通过互连元件将半导体装置安置在所述外部连接垫上；以及
将连接元件安置在所述第一经图案化导电层上。
23.根据权利要求22所述的方法，其进一步包括：将显影介电层安置在所述第一介电层的所述第二表面上，所述显影介电层包括敏化剂，所述显影介电层中的所述敏化剂的重量百分比为至少0.2％。
24.根据权利要求23所述的方法，其进一步包括：通过执行包括设置所述显影介电层中的所述敏化剂的所述重量百分比的操作来设置所述外部连接垫的所述底部宽度。
25.根据权利要求23所述的方法，其进一步包括：将底部填充料填充在所述显影介电层与所述半导体装置之间。
26.根据权利要求22所述的方法，其中形成所述第一经图案化导电层的操作进一步包括：
在导电层上提供钝化层；
对所述钝化层进行图案化以暴露所述导电层；
将载体层压于所述钝化层上；以及
对所述导电层的部分进行背部蚀刻以形成所述第一经图案化导电层。
27.根据权利要求26所述的方法，其中在安置所述连接元件之前移除所述载体。
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