CN110896062B - 再分布基板、制造再分布基板的方法和半导体封装件 - Google Patents

再分布基板、制造再分布基板的方法和半导体封装件 Download PDF

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Abstract

提供了一种再分布基板、一种制造再分布基板的方法以及一种半导体封装件。所述方法包括：形成第一导电图案；在所述第一导电图案上形成第一光敏层，所述第一光敏层具有暴露所述第一导电图案的第一部分的第一通孔；在所述第一通孔中形成第一通路；去除所述第一光敏层；形成包封所述第一导电图案和所述第一通路的第一电介质层，所述第一电介质层暴露所述第一通路的顶表面；以及在所述第一通路的所述顶表面上形成第二导电图案。

Description

再分布基板、制造再分布基板的方法和半导体封装件
相关申请的交叉引用
本申请要求于2018年9月13日在韩国知识产权局提交的韩国专利申请No.10-2018-0109695的优先权，其全部内容通过引用合并于本文中。
技术领域
本发明构思涉及再分布基板、制造再分布基板的方法和包括再分布基板的半导体封装件。
背景技术
提供半导体封装件来实现适用于电子产品的集成电路芯片。通常，半导体封装件被配置为使得半导体芯片安装在印刷电路板(PCB)上，接合线或凸块用于将半导体芯片电连接到印刷电路板。随着电子工业的发展，电子产品对高性能、高速度和紧凑尺寸的要求越来越高。
半导体芯片的尺寸随着半导体芯片的高集成度而变得越来越小。缩小的半导体芯片导致难以形成期望数目的连接线。为了满足上述趋势，提供了晶片级封装和面板级封装。
发明内容
一个方面提供了具有增加的集成度的再分布基板、其制造方法和包括其的半导体封装件。
另一方面提供了具有增强的电特性的再分布基板、其制造方法和包括其的半导体封装件。
各个方面不限于上述内容，并且本领域技术人员从以下描述中将清楚地理解上面未提及的其他方面。
根据一个或更多个示例实施例的一方面，提供了一种制造再分布基板的方法，所述方法包括：形成第一导电图案；在所述第一导电图案上形成第一光敏层，所述第一光敏层具有暴露所述第一导电图案的第一部分到的第一通孔；在所述第一通孔中形成第一通路；去除所述第一光敏层；形成包封所述第一导电图案和所述第一通路的第一电介质层，所述第一电介质层暴露所述第一通路的顶表面；以及在所述第一通路的所述顶表面上形成第二导电图案。
根据一个或更多个示例实施例的另一方面，提供了一种再分布基板，其包括：第一导电图案；第一通路，所述第一通路连接到所述第一导电图案的第一顶表面；第二导电图案，所述第二导电图案位于所述第一通路上，所述第二导电图案包括连接到所述第一通路的第二导电图案焊盘以及与所述第二导电图案焊盘间隔开的多条连接线；第二通路，所述第二通路连接到所述第二导电图案焊盘的第二顶表面；以及下凸块焊盘，所述下凸块焊盘位于第二通路上，其中，所述第一通路的第一侧表面与所述第一导电图案的所述第一顶表面之间的第一角度大于所述第二通路的第二侧表面与所述第二导电图案焊盘的所述第二顶表面之间的第二角度。
根据一个或更多个示例实施例的另一方面，提供了一种半导体封装件，其包括：第一导电图案和第二导电图案，所述第一导电图案和所述第二导电图案在电介质层中彼此竖直地间隔开；多个第一通路，所述多个第一通路将所述第一导电图案与所述第二导电图案彼此连接；多个第二通路，所述多个第二通路位于所述第二导电图案上；多个下凸块焊盘，所述多个下凸块焊盘位于所述电介质层上并分别连接到所述多个第二通路；以及半导体芯片，所述半导体芯片安装在所述多个下凸块焊盘上，其中，所述多个第一通路均具有柱形，所述柱形的第一通路宽度是均匀的，并且所述多个第二通路均具有锥形，所述锥形的第二通路宽度随着与所述第二导电图案的距离的增加而增加。
根据一个或更多个示例实施例的另一方面，提供了一种再分布基板，其包括：第一连接线层，所述第一连接线层包括第一焊盘和第一通路，所述第一通路连接到所述第一焊盘的顶表面，所述第一通路具有均匀的宽度；第二连接线层，所述第二连接线层包括第二焊盘、多条连接线和第二通路，所述第二焊盘连接到所述第一通路的顶表面，所述多条连接线与所述第二焊盘间隔开，所述第二通路连接到所述第二焊盘的顶表面，所述第二通路的第二通路宽度随着与所述第二焊盘的距离的增加而增加；以及下凸块焊盘，所述下凸块焊盘位于所述第二通路上。
附图说明
图1是示出了显示出根据一些示例实施例的半导体封装件的截面图；
图2示出了显示出图1的半导体封装件的部分A的放大图；
图3示出了显示出根据一些示例实施例的半导体封装件的截面图；
图4示出了显示出根据一些示例实施例的半导体封装件的截面图；
图5示出了显示出根据一些示例实施例的半导体封装件的截面图；
图6示出了显示出图5的半导体封装件的部分B的放大图；以及
图7至图17示出了显示出根据一些示例实施例的制造再分布基板的方法的截面图。
具体实施方式
下面将参照附图描述再分布基板和半导体封装件。图1是示出了显示出根据一些示例实施例的半导体封装件的截面图。图2示出了显示出图1的半导体封装件的部分A的放大图。
参照图1，根据一些示例实施例的半导体封装件10可以包括再分布基板400、半导体芯片500和模制层600。
再分布基板400可以设置在半导体芯片500的底表面和模制层600的底表面上。再分布基板400的厚度可以小于半导体芯片500的厚度。再分布基板400可以包括至少一个连接线层。连接线层可以设置为多个。在某些实施例中，再分布基板400可以包括第一连接线层200和第二连接线层300。下面将参照图1和图2详细描述再分布基板400。
参照图1和图2，可以提供支撑基板100。支撑基板100可以包括硅基板或电介质基板。然而，在一些实施例中，可以根据需要省略支撑基板100。
第一连接线层200可以设置在支撑基板100上。第一连接线层200可以包括第一导电图案210、第一通路220和第一电介质层230。
第一导电图案210可以设置在支撑基板100上。第一导电图案210可以包括第一焊盘212和第一连接线214。在本说明书中，第一连接线214可以在与支撑基板100的顶表面平行的方向上延伸，并且可以被定义为构成电路的组件，第一焊盘212可以被形成为具有比第一连接线214的宽度大的宽度，并且可以被定义为与第一连接线214和第一通路220耦接的组件。第一连接线214可以置于第一焊盘212之间或置于第一焊盘212的侧面。第一连接线214可以电连接到第一焊盘212。在本说明书中，短语“电连接/耦接”可以包括“直接或间接电连接/耦接”。第一导电图案210可以包括导电材料。例如，第一导电图案210可以包括铜(Cu)、铝(Al)或铜合金。
第一晶种层216可以设置在第一导电图案210与支撑基板100之间。第一晶种层216可以包括铜(Cu)。第一晶种层216可以具有约至约/>的厚度。
第一通路220可以设置在第一导电图案210上。例如，第一通路220可以设置在至少一个第一焊盘212的顶表面上。在本说明书中，第一通路220可以被定义为将第一连接线层200中的第一导电图案210竖直连接到第二连接线层300中的将在下面讨论的第二导电图案310的组件。如图2所示，第一通路220的侧表面220a可以相对于第一焊盘212的顶表面以第一角度AG1设置，第一角度AG1可以是大约90°。第一通路220的侧表面220a可以基本上垂直于第一导电图案210的顶表面。每个第一通路220可以具有宽度W1均匀的柱形。每个第一通路220的宽度W1可以为约2μm至约8μm。例如，每个第一通路220的宽度W1可以是约5μm。第一通路220可以通过第一焊盘212电连接到第一连接线214。第一通路220可以包括导电材料。例如，第一通路220可以包括铜(Cu)、铝(Al)或铜合金。
第二晶种层222可以设置在第一导电图案210与每个第一通路220之间。第二晶种层222可以接触每个第一通路220的底表面220b，并且可以不覆盖每个第一通路220的侧表面220a。第二晶种层222可以包括铜(Cu)。第二晶种层222可以具有约至约/>的厚度。
第一电介质层230可以设置在支撑基板100上。第一电介质层230可以覆盖第一导电图案210并且可以围绕第一通路220。第一电介质层230可以接触第一通路220的侧表面220a和第二晶种层222的侧表面。第一电介质层230的顶表面可以与第一通路220的顶表面220c共面。第一电介质层230可以包括可固化材料。因此，第一电介质层230可以通过热或光固化。可固化材料可以包括但不限于聚酰胺类聚合物和/或诸如氧化硅、氮化硅和氮氧化硅的无机材料。例如，可固化材料可以包括光敏聚酰亚胺(PSPI)、聚苯并恶唑(PBO)、酚醛聚合物、苯并环丁烯(BCB)聚合物和环氧聚合物中的一种或更多种。
返回参照图1，第二连接线层300可以设置在第一连接线层200上。第二连接线层300可以包括第二导电图案310、第二通路320和第二电介质层330。
第二导电图案310可以设置在第一连接线层200上。第二导电图案310可以包括第二焊盘312和第二连接线314。在本说明书中，第二连接线314可以在与第一连接线层200的顶表面平行的方向上延伸，并且可以被定义为构成电路的组件，第二焊盘312可以被形成为具有比第二连接线314的宽度大的宽度，并且可以被定义为与第二连接线314和第二通路320耦接的组件。第二焊盘312中的某些第二焊盘312可以设置在第一通路220上并且耦接到第一通路220。如图2所示，每个第二焊盘312的宽度W2可以大于每个第一通路220的宽度W1。例如，每个第二焊盘312的宽度W2可以是每个第二通路220的宽度W1的1倍至2倍。每个第二焊盘312的宽度W2可以是约2μm至约15μm。例如，在一些实施例中，每个第二焊盘312的宽度W2可以为约2μm至约10μm。第二焊盘312可以突出超过第一通路220的侧表面220a。例如，第二焊盘312和第一通路220可以整体耦接以构成T形截面。又例如，第二焊盘312和第一通路220可以整体耦接以构成螺栓状形状。第二焊盘312可以通过第一通路220电连接到第一焊盘212。第二连接线314可以设置在第一电介质层230上。当在俯视图中观察时，第二连接线314可以置于第二焊盘312之间或置于第二焊盘312的侧面。可以在第二焊盘312之间设置8个至15个第二连接线314。例如，在图1中所示的实施例中，可以在第二焊盘312之间设置11个第二连接线314。如图2所示，每个第二连接线314可以具有约1μm至约3μm的宽度LW。例如，在第二焊盘312之间，每个第二连接线314的宽度LW可以是大约2μm。第二连接线314可以以约1μm至约3μm的间隔LG彼此间隔开。例如，第二连接线314可以以约2μm的间隔LG彼此间隔开。第二连接线314可以用作再分布线。第二连接线314可以电连接到第二焊盘312。第二导电图案310可以包括导电材料。例如，第二导电图案310可以包括铜(Cu)、铝(Al)或铜合金。
第三晶种层316可以设置在第二导电图案310与第一电介质层230之间以及第二导电图案310与第一通路220之间。例如，第三晶种层316可以设置在第二导电图案310的底表面上。第三晶种层316可以包括铜(Cu)。第三晶种层316可以具有约至约/>的厚度。
第二通路320可以设置在第二导电图案310上。第二通路320可以相应地设置在第二焊盘312的顶表面上。在本说明书中，第二通路320可以被定义为将第二连接线层300中的第二导电图案310竖直连接到将在下面讨论的下凸块焊盘340的组件。如图2所示，第二通路320的侧表面320a可以相对于第二焊盘312的顶表面以第二角度AG2设置，第二角度AG2可以小于第一通路220的侧表面220a与第一焊盘212的顶表面之间的第一角度AG1。例如，第二角度AG2可以是小于约90°的锐角。第二通路320的侧表面320a可以相对于第二导电图案310的顶表面倾斜。例如，每个第二通路320可以具有宽度随着与第二导电图案310的距离增加而增加的锥形。每个第二通路320可以具有底表面320b和顶表面320c。顶表面320c的宽度W3b可以是底表面320b的宽度W3a的2倍至4倍。每个第二通路320的底表面320b的宽度W3a可以等于或大于每个第一通路220的宽度W1。每个第二通路320的底表面320b的宽度W3a可以为约2μm至约8μm。例如，每个第二通路320的底表面320b的宽度W3a可以为约5μm。第二通路320可以通过第二焊盘312电连接到第二连接线314。第二通路320可以包括导电材料。
第二电介质层330可以设置在第一连接线层200上。第二电介质层330可以覆盖第二导电图案310并且可以围绕第二通路320。第二电介质层330可以接触第二导电图案310的侧表面。第二通路320的顶表面320c的水平高度可以高于第二电介质层330的顶表面的水平高度。第二电介质层330可以包括可固化材料。可固化材料可以包括但不限于聚酰胺类聚合物和/或诸如氧化硅、氮化硅和氮氧化硅的无机材料。
下凸块焊盘340可以设置在第二通路320的顶表面320c上。下凸块焊盘340可以被形成为具有比第二通路320的宽度大的宽度，并且可以被定义为与第二通路320和半导体芯片500的将在下面讨论的连接端子510耦接的组件。如图2所示，每个下凸块焊盘340的宽度W4可以大于第二焊盘312的宽度。每个下凸块焊盘340的宽度W4可以大于每个第二通路320的顶表面320c的宽度W3b。每个下凸块焊盘340的宽度W4可以是每个第二通路320的顶表面320c的宽度W3b的约1.5倍至3倍。下凸块焊盘340和第二通路320可以整体连接成一体。下凸块焊盘340可以包括例如与第二通路320的材料相同的材料。下凸块焊盘340可以包括导电材料。
在第一电介质层230中，第一导电图案210可以包括在与第一电介质层230的顶表面平行的方向上延伸的电路(例如，第一连接线214和第一焊盘212)，在第二电介质层330中，第二导电图案310可以包括在与第二电介质层330的顶表面平行的方向上延伸的电路(例如，第二连接线314和第二焊盘312)。第一通路220可以将第一导电图案210竖直连接到第二导电图案310，第二通路320可以将第二导电图案310竖直连接到下凸块焊盘340。
根据图1和图2中所示的示例实施例，因为每个第一通路220具有宽度W1均匀的柱形，所以每个第一通路220可以在其顶表面220c处具有小的宽度，并且第二焊盘312可以容易地在相应的第一通路220上被形成为具有小的宽度。另外，下凸块焊盘340和第二焊盘312可以通过形状为锥形的第二通路320彼此竖直地间隔开。在这种情况下，因为每个下凸块焊盘340的宽度W4大于每个第二焊盘312的宽度W2，所以下凸块焊盘340之间的下凸块焊盘间隔可以小于第二焊盘312之间的第二焊盘间隔。当第二焊盘312以与下凸块焊盘340的节距相同的节距布置时，与下凸块焊盘340之间的间隔相比，可以在第二焊盘312之间提供更宽的间隔，因此可以在第二焊盘312之间设置更多的第二连接线314。例如，再分布基板400可以具有高密度的第二连接线314，并且与现有技术的情况相比，再分布基板400可以使用更小的区域来形成相同数目的连接线(例如，第二连接线314)。
第四晶种层322可以设置在第二导电图案310与每个第二通路320之间。第四晶种层322可以从第二通路320的底表面320b沿着第二通路320的侧表面320a朝向第二电介质层330与下凸块焊盘340之间的间隙延伸，如图2所示。例如，第四晶种层322可以将第二电介质层330与第二通路320和下凸块焊盘340分离。根据本发明构思，可以如上所述提供再分布基板400。
返回参照图1，半导体芯片500可以置于再分布基板400的顶表面上。半导体芯片500可以具有面向再分布基板400的底表面或有源表面。半导体芯片500可以包括硅(Si)。半导体芯片500可以以倒装芯片方式结合到再分布基板400。例如，半导体芯片500可以在其底表面上具有连接端子510。连接端子510可以耦接到再分布基板400的下凸块焊盘340。连接端子510可以包括焊球或焊料凸块。半导体芯片500可以通过再分布基板400的下凸块焊盘340和第二通路320电连接到第二连接线314。再分布基板400可以使用第二连接线314来再分布半导体芯片500的连接。
模制层600可以设置在再分布基板400上。在再分布基板400的顶表面上，模制层600可以包封半导体芯片500。例如，模制层600可以覆盖半导体芯片500的顶表面和侧表面。模制层600可以填充半导体芯片500与再分布基板400之间的间隙。模制层600可以包括诸如环氧类聚合物的电介质材料。或者，底部填充构件可以填充半导体芯片500与再分布基板400之间的间隙。
根据图1和图2中所示的示例实施例，半导体封装件10可以包括具有高密度的连接线的再分布基板400。因此，半导体封装件10可以增加集成度并减小尺寸。
在其他实施例中，再分布基板400可以在第一连接线层200下方设置有外部端子730。图3示出了显示出根据一些示例实施例的半导体封装件的截面图。
参照图3，再分布基板400可以在其底表面上设置有钝化层700而不是支撑基板(参见图1的100)。钝化层700可以包括有机材料、无机材料、味之素构建膜(ajinomoto build-up film，ABF)或电介质聚合物(例如环氧类聚合物)。外部端子730可以设置在钝化层700的底表面上。外部端子730可以设置在外部焊盘710上，外部焊盘710穿透钝化层700并与第一导电图案210连接。外部端子730可以通过外部焊盘710电连接到再分布基板400的第一焊盘212。阻挡金属层720可以设置在钝化层700与每个外部焊盘710之间。例如，钝化层700可以具有暴露第一焊盘212的凹陷，阻挡金属层720可以覆盖凹陷的底表面和内壁。阻挡金属层720上可以设置有填充凹陷的外部焊盘710。外部端子730可以包括焊球或焊料凸块。外部焊盘710可以包括诸如铜(Cu)的金属。阻挡金属层720可以包括Ta、TaN、TaSiN、Ti、TiN、TiSiN、W和WN中的一种或更多种。阻挡金属层720可以具有约至约/>的厚度。
在其他实施例中，再分布基板400可以包括多于两个的连接线层。图4示出了显示出根据一些示例实施例的半导体封装件的截面图。
参照图4，再分布基板400还可以包括位于第一连接线层200与第二连接线层300之间的第三连接线层800。第三连接线层800可以包括第三导电图案810、第三通路820和第三电介质层830。
第三导电图案810可以设置在第一连接线层200上。第三导电图案810可以包括第三焊盘812和第三连接线814。某些第三焊盘812可以设置在第一通路220上并且耦接到第一通路220。每个第三焊盘812的宽度可以大于每个第一通路220的宽度。第三连接线814可以置于第三焊盘812之间或置于第三焊盘812的侧面。第三连接线814可以用作再分布线。
第五晶种层816可以设置在第三导电图案810与第一电介质层230之间以及第三导电图案810与第一通路220之间。例如，第五晶种层816可以设置在第三导电图案810的底表面上。
第三通路820可以设置在第三导电图案810上。例如，第三通路820可以设置在至少一个第三焊盘812的顶表面上。第三焊盘812上的第三通路820可以耦接到第二焊盘312。第三通路820可以具有与第一通路220的形状相同的形状。第三通路820的侧表面可以与第三导电图案810的顶表面垂直。每个第三通路820可以为宽度均匀的柱形。每个第三通路820的宽度可以为约2μm至约8μm。第六晶种层822可以设置在第三导电图案810与每个第三通路820之间。第六晶种层822可以接触第三通路820的底表面并且可以不覆盖第三通路820的侧表面。
第三电介质层830可以设置在第一连接线层200上。第三电介质层830可以覆盖第三导电图案810并且可以围绕第三通路820。第三电介质层830的顶表面可以与第三通路820的顶表面320c共面。第三电介质层830可以接触第三通路820的侧表面和第六晶种层822的侧表面。第三电介质层830可以接触第二连接线层300的底表面。
图4示出了包括三个连接线层200、300和800的再分布基板400，但是本发明构思不限于此。再分布基板400可以包括多于三个的连接线层。
根据图4中所示的示例实施例，因为第一通路220和第三通路820均为宽度均匀的柱形，所以第一通路220和第三通路820均可以在其顶表面处具有小的宽度，并且第三焊盘812和第二焊盘312可以分别容易地在第一通路220和第三通路820上形成为具有小的宽度。更宽的间隔可以设置在具有窄宽度的第二焊盘312之间和具有窄宽度的第三焊盘812之间，因此可以在第二焊盘312之间设置更多数目的第二连接线314，同样地，可以在第三焊盘812之间设置更多数目的第三连接线814。例如，再分布基板400可以具有高密度的连接线314和814，并且与现有技术的情况相比，再分布基板400可以使用更小的区域来形成相同数目的连接线314和814。
图5示出了显示出根据一些示例实施例的半导体封装件的截面图。图6示出了显示出图5的半导体封装件的部分B的放大图。在下面的实施例中，为了便于描述，可以省略图5和图6中所示的半导体封装件的一些组件。为了便于描述，将省略重复的说明。
参照图5和图6，根据一些示例实施例的半导体封装件20可以包括再分布基板400、半导体芯片500和模制层600。
再分布基板400可以设置在半导体芯片500的底表面和模制层600的底表面上。再分布基板400可以包括第一连接线层200和第二连接线层300。
第一连接线层200可以设置在支撑基板100上。第一连接线层200可以包括第一导电图案210、第一通路220和第一电介质层230。
第一导电图案210可以设置在支撑基板100上。第一导电图案210可以包括第一焊盘212和第一连接线214。第一连接线214可以置于第一焊盘212之间或置于第一焊盘212的侧面。第一晶种层216可以设置在第一导电图案210与支撑基板100之间。
第一通路220可以设置在第一导电图案210上。例如，第一通路220可以设置在至少一个第一焊盘212的顶表面上。如图6所示，第一通路220的侧表面220a可以与第一导电图案210的顶表面垂直。每个第一通路220可以具有宽度W1均匀的柱形。第一通路220可以包括导电材料。第二晶种层222可以设置在第一导电图案210与每个第一通路220之间。第二晶种层222可以接触第一通路220的底表面220b，并且可以不覆盖第一通路220的侧表面220a。
第一电介质层230可以设置在支撑基板100上。第一电介质层230可以覆盖第一导电图案210并且可以围绕第一通路220。第一电介质层230的顶表面可以与第一通路220的顶表面共面。第一电介质层230可以接触第一通路220的侧表面220a和第二晶种层222的侧表面。
第二连接线层300可以设置在第一连接线层200上。第二连接线层300可以包括第二导电图案310、第二通路320和第二电介质层330。
第二导电图案310可以设置在第一连接线层200上。第二导电图案310可以包括第二焊盘312和第二连接线314。某些第二焊盘312可以设置在第一通路220上并且耦接到第一通路220。每个第二焊盘312的宽度W2可以大于每个第一通路220的宽度W1。第二连接线314可以置于第二焊盘312之间或置于第二焊盘312的侧面。第二连接线314可以用作再分布线。
第三晶种层316可以设置在第二导电图案310与第一电介质层230之间以及第二导电图案310与第一通路220之间。例如，第三晶种层316可以设置在第二导电图案310的底表面上。
第二通路320可以设置在第二导电图案310上。例如，第二通路320可以设置在至少一个第二焊盘312的顶表面上。第二通路320的侧表面320a可以与第二导电图案310的顶表面垂直。每个第二通路320可以具有宽度W3均匀的柱形。每个第二通路320的宽度W3可以为约2μm至约8μm。例如，每个第二通路320的宽度W3可以为约5μm。
第四晶种层322可以在设置第二导电图案310与每个第二通路320之间。第四晶种层322可以接触第二通路320的底表面320b，并且可以不覆盖第二通路320的侧表面320a。
第二电介质层330可以设置在第一连接线层200上。第二电介质层330可以覆盖第二导电图案310并且可以围绕第二通路320。第二电介质层330的顶表面可以与第二通路320的顶表面320c共面。第二电介质层330可以接触第二通路320的侧表面320a和第四晶种层322的侧表面。
下凸块焊盘340可以设置在第二电介质层330上。下凸块焊盘340可以接触第二通路320的顶表面320c和第二电介质层330的顶表面。每个下凸块焊盘340的宽度W4可以大于每个第二通路320的宽度W3。例如，每个下凸块焊盘340的宽度W4可以是每个第二通路320的宽度W3的1倍至2倍。
图7至图17示出了显示出根据一些示例实施例的制造再分布基板的方法的截面图。
参照图7，可以在支撑基板100上形成第一导电图案210。例如，可以在支撑基板100上形成第一晶种层216，然后可以在第一晶种层216上形成具有凹陷的蚀刻掩模。凹陷可以限定形成第一导电图案210的区域。可以执行镀覆工艺等以用导电材料填充凹陷，进而形成第一导电图案210。之后，可以去除蚀刻掩模和第一晶种层216的一部分。第一晶种层216可以保留在第一导电图案210与支撑基板100之间。或者，导电材料可以沉积在支撑基板100上，然后被图案化以形成第一导电图案210。第一导电图案210可以包括第一焊盘212和第一连接线214。
参照图8，可以在支撑基板100上形成第二晶种层222。第二晶种层222可以沿着支撑基板100的顶表面以及沿着第一导电图案210的侧表面和顶表面形成。
可以在支撑基板100上形成第一光敏层PS1。例如，可以在支撑基板100、第一导电图案210和第二晶种层222上涂覆光敏硬掩模材料以形成第一光敏层PS1。光敏硬掩模材料可以包括树脂、光敏材料、交联剂和溶剂。
此后，可以在第一光敏层PS1中形成第一通孔TH1。例如，第一光敏层PS1的曝光部分可以被显影溶液溶解，并且第一光敏层PS1的未曝光部分可以不被显影溶液溶解。第一通孔TH1可以穿透第一光敏层PS1并且可以暴露第二晶种层222的顶表面。第一通孔TH1可以形成在第一焊盘212上。每个第一通孔TH1可以被形成为具有宽度HW1均匀的柱形。每个第一通孔TH1的宽度HW1可以为约2μm至约8μm。
参照图9，可以在第一导电图案210上形成第一通路220。可以通过用导电材料填充第一通孔TH1来形成第一通路220。例如，可以执行镀覆工艺，其中由第一光敏层PS1暴露的第二晶种层222可以用作晶种。镀覆工艺可以用导电材料填充第一通孔TH1。在导电材料从第一光敏层PS1向外突出之前，可以持续镀覆工艺。基于第一通孔TH1的形状，每个第一通路220可以被形成为宽度均匀的柱形。
在使用硬掩模来形成通路的情况下，可以蚀刻形成在导电图案上的硬掩模以形成其中形成通路的通孔。在这种情况下，当蚀刻硬掩模时，硬掩模的上部可能会损失，因此通孔会被形成为具有下部和比下部宽的上部。因此，即使通孔的下部被形成为具有用于导电图案与通路之间的耦接的最小宽度，通孔的上部也可能被形成为比下部宽。
相比之下，根据图7至图9中所示的示例实施例，用于形成第一通孔TH1的工艺可以包括对第一光敏层PS1执行的曝光工艺。在这种情况下，曝光工艺可以改变第一光敏层PS1的限定形成第一通孔TH1的区域的部分的物理特性，并且除了所限定的区域之外，没有过蚀刻会作用在第一光敏层PS1上。因此，每个第一通孔TH1可以被形成为具有竖直直线形状(例如，宽度均匀的柱形)，并且还形成为具有用于第一导电图案210与第一通路220之间的耦接的最小宽度。此外，根据图7至图9中所示的示例性实施例，执行了曝光工艺的第一光敏层PS1可以用作镀覆工艺的模具，因此可以容易地形成宽度均小的第一通孔TH1。
参照图10，可以去除第一光敏层PS1。例如，可以蚀刻并去除第一光敏层PS1，或溶解第一光敏层PS1。
之后，可以部分地去除第二晶种层222。例如，可以对第二晶种层222的一部分(即，该部分在支撑基板100的顶表面处以及在第一导电图案210的侧表面和顶表面处被暴露)执行去除工艺。第二晶种层222可以保留在每个第一焊盘212与每个第一通路220之间。
参照图11，可以在支撑基板100上形成第一电介质层230。例如，可以通过在支撑基板100、第一导电图案210和第一通路220上涂覆或沉积包封材料来形成第一电介质层230。可以使用PECVD(等离子体增强CVD)、HDPCVD(高密度等离子体CVD)、APCVD(大气压CVD)、旋涂等形成第一电介质层230。第一电介质层230可以包封第一导电图案210和第一通路220。可选地，如果需要，可以对第一电介质层230执行固化工艺。
参照图12，可以对第一电介质层230执行研磨工艺。可以持续研磨工艺，直到第一通路220的顶表面在第一电介质层230的顶表面处暴露。在执行研磨工艺之后，第一电介质层230的顶表面可以与第一通路220的顶表面共面。通过上述工艺，可以在支撑基板100上形成第一连接线层200。
参照图13，可以在第一连接线层200上形成第二导电图案310。例如，可以在第一电介质层230上形成第三晶种层316。第三晶种层316可以覆盖第一电介质层230。
可以在第三晶种层316上形成掩模图案MP。掩模图案MP可以具有暴露第一通路220的第一孔H1和与第一孔H1间隔开的第二孔H2。第一孔H1可以限定其中形成将在下面讨论的第二焊盘312的区域，并且第二孔H2可以限定其中形成将在下面讨论的第二连接线314的区域。第一孔H1的平面形状可以与第一通路220的平面形状相同或大于第一通路220的平面形状。第一孔H1的宽度可以是每个第一通孔TH1的宽度(参见图8的HW1)的1倍至2倍。第一孔H1的宽度可以为约2μm至约15μm。第二孔H2可以形成在第一孔H1之间。第二孔H2可以均具有约1μm至约3μm的宽度，并且可以以约1μm至约3μm的间隔彼此间隔开。
可以执行镀覆工艺等以用导电材料填充第一孔H1和第二孔H2，进而形成包括第二焊盘312和第二连接线314的第二导电图案310。基于第一孔H1的形状，每个第二焊盘312可以形成为具有约2μm至约15μm的宽度。或者，导电材料可以沉积在第一电介质层230上，然后被图案化以形成第二导电图案310。第二焊盘312可以形成在第一通路220上，第二连接线314可以形成在第二焊盘312之间。
每个第二焊盘312可以形成为具有与每个第一通路220的宽度相同或比每个第一通路220的宽度大的宽度。根据图7至图13中所示的示例实施例，第一通路220可以形成在其上部和下部具有相同宽度的第一通孔(参见图9的TH1)中，并且第一通路220可以容易地形成为具有宽度小的上部。因此，第二焊盘312也可以在第一通路220上具有小的宽度。另外，第二焊盘312可以在形成第一通路220之后单独形成，因此可以容易地形成小尺寸的第二焊盘312。因此，可以在第二焊盘312之间提供更宽的间隔，并且可以在第二焊盘312之间提供更多数目的第二连接线314。因此，与现有技术情况相比，可以制造具有提高的集成度和减小的尺寸的半导体封装件。
另一方面，当如现有技术中那样，第一通路220被形成为上部比下部宽时，第二焊盘312的宽度会增加，进而减小了第二焊盘312之间的间隔，因此，会在第二焊盘312之间形成少量的第二连接线314。
参照图14，可以去除掩模图案MP，并且可以去除第三晶种层316的一部分。第三晶种层316可以保留在每个第一通路220与每个第二焊盘312之间以及第一电介质层230与每个第二连接线314之间。
可以在第一连接线层200上形成第二电介质层330。例如，可以通过在第一电介质层230和第二导电图案310上涂覆或沉积包封材料来形成第二电介质层330。可以使用PECVD(等离子体增强CVD)、HDPCVD(高密度等离子体CVD)、APCVD(大气压CVD)、旋涂等来形成第二电介质层330。第二电介质层330可以包封第二导电图案310。可选地，可以对第二电介质层330执行固化工艺。
参照图15，可以在第二电介质层330中形成第二通孔TH2。例如，第二电介质层330可以经历蚀刻工艺以形成第二通孔TH2。蚀刻工艺可以过蚀刻第二电介质层330的上部，因此每个第二通孔TH2可以具有宽度随着与第二导电图案310的距离的增加而增加的锥形。第二通孔TH2可以穿透第二电介质层330并可以暴露第二焊盘312的顶表面。每个第二通孔TH2可以具有顶端，顶端的宽度是第二通孔TH2的底端的宽度的2倍至4倍。第二通孔TH2的底端的宽度可以等于或大于第一通孔TH1的宽度(参见图8的HW1)。第二通孔TH2的底端的宽度可以为约2μm至约8μm。第二通孔TH2可以限定其中形成将在下面讨论的第二通路320的区域。
参照图16，可以在第二电介质层330上形成第四晶种层322。第四晶种层322可以沿着第二电介质层330的顶表面以及沿着第二通孔TH2的底表面和内壁形成。
可以在第二电介质层330上形成第二光敏层PS2。例如，可以通过在第四晶种层322上涂覆光敏材料来形成第二敏感层PS2。之后，可以在第二光敏层PS2中形成第三通孔TH3。第三通孔TH3可以形成在第二通孔TH2上。例如，第二光敏层PS2的第三通孔TH3可以在空间上连接到第二电介质层330的第二通孔TH2。第三通孔TH3可以暴露第四晶种层322的顶表面。第三通孔TH3可以限定其中形成将在下面讨论的下凸块焊盘340的区域。每个第三通孔TH3的平面形状可以与每个第二通孔TH2的平面形状相同或大于每个第二通孔TH2的平面形状。每个第三通孔TH3的宽度可以为每个第二通孔TH2的宽度的1倍至2倍。
参照图17，可以在第二焊盘312上形成第二通路320和下凸块焊盘340。第二通路320可以通过用导电材料填充第二通孔TH2来形成。例如，暴露于第二通孔TH2的第四晶种层322可以用作晶种以执行镀覆工艺，从而用导电材料填充第二通孔TH2。基于每个第二通孔TH2的形状，每个第二通路320可以被形成为具有宽度随着与第二导电图案310的距离的增加而增加的锥形。下凸块焊盘340可以通过用导电材料填充第三通孔TH3来形成。例如，暴露于第三通孔TH3的第二通路320可以用作晶种以执行镀覆工艺，从而用导电材料填充第三通孔TH3。尽管彼此分开地描述了用于形成第二通路320的工艺和用于形成下凸块焊盘340的工艺，但是可以连续地执行用于形成第二通路320的工艺和用于形成下凸块焊盘340的工艺，第二通路320和下凸块焊盘340可以整体形成为单个主体。在其他实施例中，在形成第二通路320之后，可以执行单独的工艺以形成下凸块焊盘340。通过上述工艺，可以在第一连接线层200上形成第二连接线层300。
此后，可以去除第二光敏层PS2以制造再分布基板400。
返回参照图1，可以在再分布基板400上安装半导体芯片500。例如，半导体芯片500可以以倒装芯片的方式结合到再分布基板400的下凸块焊盘340。
可以在再分布基板400上形成模制层600。例如，可以在再分布基板400上提供电介质材料以覆盖半导体芯片500。上述工艺可以制造图1的半导体封装件10。
在其他实施例中，可以进一步执行工艺以在图1的半导体封装件10上形成外部端子730。参照图3，可以去除支撑基板100以暴露再分布基板400的底表面。可以在再分布基板400下方形成钝化层700。例如，再分布基板400可以在其底表面上设置有机材料、无机材料、味之素构建膜(ABF)或电介质聚合物(如环氧类聚合物)，这可以形成钝化层700。此后，可以在钝化层700中形成暴露第一焊盘212的凹槽，然后用导电材料填充凹槽以形成金属层720和外部焊盘710。外部焊盘710可以在其上设置有外部端子730(例如焊球或焊料凸块)，结果是可以制造如图3所示的半导体封装件。
根据一些示例实施例，因为再分布基板包括每一个都具有窄宽度的焊盘，所以可以在焊盘之间提供宽的间隔，因此可以在焊盘之间设置更多数目的连接线。因此，再分布基板可以具有用于再分布的高密度的连接线，并且与现有技术情况相比，再分布基板可以使用较小的区域来形成相同数目的连接线。结果，可以提供紧凑尺寸的半导体封装件。
在根据一些示例实施例的制造半导体封装件的方法中，通路可以被形成为具有小的宽度，因此，形成在通路上的焊盘也会具有小的宽度。因此，可以容易地形成小尺寸的焊盘。因此，与现有技术的情况相比，可以在焊盘之间提供更宽的间隔，并且可以在焊盘之间形成更多数目的连接线。因此，与现有技术的情况相比，可以制造具有增加的集成度和减小的尺寸的半导体封装件。
尽管已经结合附图中示出的一些示例实施例描述了本发明构思，但是本领域普通技术人员将理解，在不脱离如所附权利要求中提供的本发明构思的精神和基本特征的情况下，可以在其中进行形式和细节方面的各种变化。因此，上述公开的实施例应被认为是说明性的而非限制性的。

Claims (23)

1.一种制造再分布基板的方法，所述方法包括：
形成第一导电图案；
在所述第一导电图案上形成第一光敏层，所述第一光敏层具有暴露所述第一导电图案的第一部分的第一通孔，并且所述第一通孔为具有均匀宽度的柱形；
在所述第一通孔中形成第一通路；
去除所述第一光敏层；
形成包封所述第一导电图案和所述第一通路的第一电介质层，所述第一电介质层暴露所述第一通路的顶表面；
在所述第一通路的所述顶表面上形成第二导电图案；
形成覆盖所述第二导电图案的第二电介质层；
蚀刻所述第二电介质层，以形成暴露所述第二导电图案的第二部分的第二通孔，所述第二通孔具有宽度随着与所述第二导电图案的距离增加而增加的锥形；以及
形成填充所述第二通孔的第二通路。
2.根据权利要求1所述的方法，在形成所述第一光敏层之前，所述方法还包括形成覆盖所述第一导电图案的第一晶种层，
其中，形成所述第一通路包括使用所述第一晶种层为晶种来形成填充所述第一通孔的导电材料。
3.根据权利要求1所述的方法，所述方法还包括：
形成位于所述第二通路上的下凸块焊盘。
4.根据权利要求3所述的方法，其中，所述第二通路和所述下凸块焊盘一体地形成为单个主体。
5.根据权利要求1所述的方法，其中，所述第二通孔的底表面的第二宽度大于所述第一通孔的第一宽度。
6.根据权利要求3所述的方法，其中，形成所述第二通路和所述下凸块焊盘包括：
形成覆盖所述第二电介质层并且还覆盖所述第二通孔的底表面和内壁的第二晶种层；
在所述第二晶种层上形成第二光敏层，所述第二光敏层具有暴露所述第二通孔的第三通孔；以及
使用所述第二晶种层作为晶种以形成填充所述第二通孔和所述第三通孔的导电材料。
7.根据权利要求1所述的方法，其中，通过对所述第一光敏层执行的曝光工艺来形成所述第一通孔。
8.根据权利要求1所述的方法，在形成所述第一电介质层之后，所述方法还包括：对所述第一电介质层的电介质层顶表面进行研磨工艺以暴露所述第一通路的顶表面。
9.一种再分布基板，所述再分布基板包括：
第一导电图案；
第一通路，所述第一通路连接到所述第一导电图案的第一顶表面；
第二导电图案，所述第二导电图案位于所述第一通路上，所述第二导电图案包括：第二导电图案焊盘，所述第二导电图案焊盘连接到所述第一通路；以及多条连接线，所述多条连接线与所述第二导电图案焊盘间隔开；
第二通路，所述第二通路连接到所述第二导电图案焊盘的第二顶表面；以及
下凸块焊盘，所述下凸块焊盘位于第二通路上，
其中，所述第一通路的第一侧表面与所述第一导电图案的所述第一顶表面之间的第一角度大于所述第二通路的第二侧表面与所述第二导电图案焊盘的所述第二顶表面之间的第二角度。
10.根据权利要求9所述的再分布基板，所述再分布基板还包括：
第一晶种层，所述第一晶种层位于所述第一通路与所述第一导电图案之间；以及
第二晶种层，所述第二晶种层位于所述第二通路与所述第二导电图案焊盘之间。
11.根据权利要求9所述的再分布基板，所述再分布基板还包括：第一电介质层，所述第一电介质层覆盖所述第一导电图案并围绕所述第一通路，
其中，所述第一电介质层与所述第一通路的所述第一侧表面直接接触。
12.根据权利要求11所述的再分布基板，其中，所述第一电介质层的第一电介质顶表面与所述第一通路的第一通路顶表面共面。
13.根据权利要求10所述的再分布基板，所述再分布基板还包括覆盖所述第二导电图案并围绕所述第二通路的第二电介质层，
其中，所述第二晶种层在所述第二电介质层与所述第二通路之间以及所述第二电介质层与所述下凸块焊盘之间延伸。
14.根据权利要求9所述的再分布基板，其中，
所述第一通路的所述第一侧表面与所述第一导电图案的所述第一顶表面垂直，并且
所述第二通路的所述第二侧表面相对于所述第二导电图案焊盘的所述第二顶表面倾斜。
15.根据权利要求9所述的再分布基板，所述再分布基板还包括：第三晶种层，所述第三晶种层位于所述第一通路与所述第二导电图案焊盘之间。
16.根据权利要求9所述的再分布基板，其中，
所述第一通路具有柱形，所述柱形的第一通路宽度是均匀的，并且
所述第二通路具有锥形，所述锥形的第二通路宽度随着与所述第二导电图案焊盘的距离增加而增加。
17.根据权利要求9所述的再分布基板，其中，所述第一通路的通路顶表面的第一宽度等于或小于所述第二通路的底表面的第二宽度。
18.一种半导体封装件，所述半导体封装件包括：
第一导电图案和第二导电图案，所述第一导电图案和所述第二导电图案在电介质层中彼此竖直地间隔开；
多个第一通路，所述多个第一通路将所述第一导电图案与所述第二导电图案彼此连接；
多个第二通路，所述多个第二通路位于所述第二导电图案上；
多个下凸块焊盘，所述多个下凸块焊盘位于所述电介质层上并分别连接到所述多个第二通路；以及
半导体芯片，所述半导体芯片安装在所述多个下凸块焊盘上，
其中，所述多个第一通路均具有柱形，所述柱形的第一通路宽度是均匀的，并且
其中，所述多个第二通路均具有锥形，所述锥形的第二通路宽度随着与所述第二导电图案的距离的增加而增加。
19.根据权利要求18所述的半导体封装件，其中，所述电介质层包括：
第一电介质层，所述第一电介质层包封所述第一导电图案和所述多个第一通路；以及
第二电介质层，所述第二电介质层包封所述第二导电图案和所述多个第二通路。
20.根据权利要求18所述的半导体封装件，其中，所述第二导电图案包括：
多个第二导电图案焊盘，所述多个第一通路分别耦接到所述多个第二导电图案焊盘，并且所述多个第二通路分别耦接到所述多个第二导电图案焊盘；以及
多条连接线，所述多条连接线位于所述多个第二导电图案焊盘之间。
21.根据权利要求20所述的半导体封装件，其中，所述多个第二导电图案焊盘之间的第一间隔大于所述多个下凸块焊盘之间的第二间隔。
22.根据权利要求18所述的半导体封装件，所述半导体封装件还包括：第二晶种层，所述第二晶种层将所述电介质层与所述多个第二通路的第二侧表面分开，
其中，所述电介质层与所述多个第一通路的第一侧表面接触。
23.根据权利要求18所述的半导体封装件，其中，所述多个第一通路的顶表面的第一宽度等于或小于所述多个第二通路的底表面的第二宽度。
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