KR102597994B1 - 배선 구조체 및 이의 형성 방법 - Google Patents

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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
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Abstract

본 발명은 반도체 패키지의 배선 구조체 및 이의 형성 방법에 관한 것이다. 반도체 패키지의 배선 구조체는 개구를 갖는 하부 보호막 상에 제공된 제1 보호막, 상기 제1 보호막을 관통하여 상기 개구를 통해 노출되고 상기 제1 보호막 위로 돌출된 제1 도전 패턴, 상기 제1 보호막 상에 제공되고 상기 제1 도전 패턴을 덮는 제2 보호막, 상기 제2 보호막 상에 제공되고 상기 제1 도전 패턴에 전기적으로 연결된 제2 도전 패턴, 상기 제2 보호막 상에 제공되고 상기 제2 도전 패턴을 덮는 제3 보호막, 그리고 상기 개구 내에 제공되고 상기 제1 도전 패턴과 전기적으로 연결된 외부 단자를 포함한다. 상기 제1 도전 패턴은 상기 제2 도전 패턴에 비해 큰 두께를 가진다.

Description

배선 구조체 및 이의 형성 방법{CONNECTION STRUCTURE AND METHOD OF FORMING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지의 배선 구조체 및 이의 형성 방법에 관한 것이다.
반도체 기술의 지속적인 발전에 따라 반도체 칩들은 점점 소형화되고 있다. 반면에 여러 다양한 기능들이 하나의 반도체 칩에 집적되고 있다. 따라서 반도체 칩들은 작은 면적에 많은 수의 입출력 패드들을 가지고 있다.
그 결과로서 반도체 칩들을 패키징하는 것이 점점 중요해지고 도전적인 과제로 떠오르고 있다. 아울러, 패턴의 형상 이상(pattern abnormality)이 없고, 구조적 안정성과 전기적 특성이 개선된 반도체 패키지의 배선 구조체의 필요성이 대두되고 있다.
본 발명의 목적은 구조적 안정성이 향상된 반도체 패키지의 배선 구조체 및 이의 형성 방법을 제공함에 있다.
본 발명의 다른 목적은 전기적 특성이 개선된 반도체 패키지의 배선 구조체 및 이의 형성 방법을 제공함에 있다.
본 발명의 또 다른 목적은 패턴의 형상 이상이 없는 반도체 패키지의 배선 구조체 및 이의 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지의 배선 구조체 및 이의 형성 방법은 두꺼운 도전 패턴들 사이에서의 보호막의 형상 이상을 방지할 수 있는 것을 특징으로 한다.
본 발명에 따른 반도체 패키지의 배선 구조체 및 이의 형성 방법은 향상된 구조적 안정성과 개선된 전기적 특성을 갖는 것을 다른 특징으로 한다.
상기 특징을 제공할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 배선 구조체는: 개구를 갖는 하부 보호막 상에 제공된 제1 보호막; 상기 제1 보호막을 관통하여 상기 개구를 통해 노출되고, 상기 제1 보호막 위로 돌출된 제1 도전 패턴; 상기 제1 보호막 상에 제공되고, 상기 제1 도전 패턴을 덮는 제2 보호막; 상기 제2 보호막 상에 제공되고, 상기 제1 도전 패턴에 전기적으로 연결된 제2 도전 패턴; 상기 제2 보호막 상에 제공되고, 상기 제2 도전 패턴을 덮는 제3 보호막; 그리고 상기 개구 내에 제공되고, 상기 제1 도전 패턴과 전기적으로 연결된 외부 단자를 포함할 수 있다. 상기 제1 도전 패턴은 상기 제2 도전 패턴에 비해 두꺼울 수 있다.
상기 특징을 제공할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 배선 구조체는: 하부 보호막을 갖는 캐리어 기판; 상기 하부 보호막 상에 차례로 제공된 제1 내지 제3 보호막들; 상기 제1 보호막을 관통하고, 상기 제1 보호막 위로 돌출된 제1 도전 패턴; 그리고 상기 제2 보호막 상에 제공되고, 상기 제1 도전 패턴에 전기적으로 연결된 제2 도전 패턴을 포함할 수 있다. 상기 제1 도전 패턴은 상기 제2 도전 패턴에 비해 두꺼울 수 있다.
상기 특징을 제공할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 배선 구조체의 형성 방법은: 캐리어 기판 상에 하부 보호막을 형성하는 것; 상기 하부 보호막 상에 복수개의 제1 개구들을 갖는 제1 보호막을 형성하는 것; 상기 제1 개구들을 채우면서 상기 제1 보호막 위로 돌출된 복수개의 제1 도전 패턴들을 형성하는 것; 상기 제1 보호막 상에 상기 제1 도전 패턴들을 노출하는 복수개의 제2 개구들을 갖는 제2 보호막을 형성하는 것; 상기 제2 보호막 상에 상기 제2 개구들을 채워 상기 제1 도전 패턴들과 전기적으로 연결되는 복수개의 제2 도전 패턴들을 형성하는 것; 그리고 상기 제2 보호막 상에 상기 제2 도전 패턴들을 덮는 제3 보호막을 형성하는 것을 포함할 수 있다.
본 발명에 의하면, 비교적 두꺼운 언더 범프 메탈과 같은 도전 패턴들 사이에서 보호막의 형상 이상 그리고 그 보호막 위에 형성된 패턴의 형상 이상과 같은 불량이 일어나지 않을 수 있다. 이처럼, 전기적 쇼트나 단선과 같은 전기적 불량을 유발할 수 있는 보호막이나 패턴의 형상 이상을 없앨 수 있다. 이에 따라, 배선 구조체 및 이를 포함하는 반도체 패키지의 구조적 안정성과 전기적 특성을 향상시킬 수 있는 효과가 있다.
도 1a 내지 1g는 본 발명의 실시예들에 따른 반도체 패키지의 배선 구조체의 형성 방법을 도시한 단면도들이다.
도 1h는 도 1g의 일부를 확대 도시한 단면도이다.
도 2a 내지 2c는 본 발명의 실시예들에 따른 도 1g의 반도체 패키지의 배선 구조체의 다른 일례들을 도시한 단면도들이다.
도 3a 내지 3d는 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 4a 내지 4f는 본 발명의 실시예들에 따른 도 3d의 반도체 패키지의 다른 일례들을 도시한 단면도들이다.
이하, 본 발명에 따른 반도체 패키지의 배선 구조체 및 이의 형성 방법을 첨부한 도면들을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
도 1a 내지 1g는 본 발명의 실시예들에 따른 반도체 패키지의 배선 구조체의 형성 방법을 도시한 단면도들이다. 도 1h는 도 1g의 일부를 확대 도시한 단면도이다.
도 1a를 참조하면, 캐리어 기판(100)을 제공할 수 있다. 캐리어 기판(100)은 전도성 물질, 반도체성 물질, 혹은 절연성 물질을 포함하는 경성 기판(rigid substrte)일 수 있다. 가령, 캐리어 기판(100)은 베어 실리콘 웨이퍼 혹은 글래스 기판일 수 있다. 캐리어 기판(100) 상에 하부 보호막(105)을 형성할 수 있다.
하부 보호막(105)은 절연성 물질을 포함할 수 있다. 일례로, 하부 보호막(105)은 실리콘 산화물, 실리콘 질화물, 혹은 폴리머를 증착하여 형성할 수 있다. 하부 보호막(105) 상에 절연물을 증착하고 패터닝하여 하나 혹은 그 이상의 제1 개구들(111)을 갖는 제1 보호막(110)을 형성할 수 있다.
제1 보호막(110)은 하부 보호막(105)과 동일하거나 유사한 물질을 포함할 수 있다. 가령, 제1 보호막(110)은 실리콘 산화물, 실리콘 질화물, 혹은 폴리머를 포함할 수 있다. 제1 개구들(111) 각각은 하부 보호막(105)을 부분적으로 드러낼 수 있다. 제1 개구들(111) 각각은 평면상 원형, 타원형, 사각형, 다각형, 혹은 임의의 형상을 가질 수 있다.
캐리어 기판(100)과 하부 보호막(105) 사이에 접착막(101)이 더 제공될 수 있다. 접착막(101)은 광감성 접착제일 수 있다. 이하에선 간결성을 위해 접착막(101)의 설명 및 도시를 생략한다.
도 1b를 참조하면, 캐리어 기판(100) 상에 상대적으로 얇은 제1 씨드막(112a)과 상대적으로 두꺼운 제1 도전막(114a)을 형성할 수 있다. 제1 씨드막(112a)은 제1 보호막(110)을 덮을 수 있고, 아울러 제1 개구들(111)을 통해 부분적으로 노출된 하부 보호막(105)을 덮을 수 있다. 제1 도전막(114a)은 제1 씨드막(112a)을 덮으면서 제1 개구들(111)을 채우는 충분한 두께를 가질 수 있다.
제1 씨드막(112a)은 제1 도전막(114a)과 동일하거나 유사한 금속이나 합금, 가령 구리(Cu), 타이타늄(Ti), 이들의 조합, 혹은 이들의 합금을 도금하거나 증착하여 형성할 수 있다. 제1 도전막(114a)은 제1 씨드막(112a)을 이용하는 전기 도금 공정으로 형성할 수 있다. 제1 도전막(114a)은 일례로 구리(Cu), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag), 백금(Pt), 이들의 조합, 혹은 이들의 합금을 포함할 수 있다.
도 1c를 참조하면, 제1 씨드막(112a)과 제1 도전막(114a)을 제1 씨드 패턴들(112)과 제1 도전 패턴들(114)로 각각 형성할 수 있다. 가령, 제1 씨드막(112a)을 패터닝하여 서로 분리된 제1 씨드 패턴들(112)을 형성할 수 있다. 마찬가지로, 제1 도전막(114a)을 패터닝하여 서로 분리된 제1 도전 패턴들(114)을 형성할 수 있다. 제1 씨드막(112a)과 제1 도전막(114a)은 동시에 패터닝될 수 있다. 제1 도전 패턴들(114)은 대응하는 제1 개구들(111)을 채울 수 있고, 제1 보호막(110) 위로 부분적으로 돌출될 수 있다. 제1 씨드 패턴들(112)은 대응하는 제1 도전 패턴들(114) 아래에 제공될 수 있다. 가령, 제1 씨드 패턴들(112)은 대응하는 제1 도전 패턴들(114)의 하면들을 덮을 수 있다.
제1 도전 패턴들(114) 각각은 단면상 T자 형상을 가질 수 있다. 제1 씨드 패턴들(112) 각각은 대응하는 제1 도전 패턴(114)의 하면을 따라 연장된 단면상 굴곡진 형상을 가질 수 있다. 평면적으로 볼 때, 제1 씨드 패턴(112)과 제1 도전 패턴(114) 각각은 원형, 타원형, 사각형, 다각형, 혹은 임의의 형상을 가질 수 있다.
도 1d를 참조하면, 제1 보호막(110)을 덮는 제2 보호막(120)을 형성할 수 있다. 가령, 절연물의 증착과 패터닝으로 하나 혹은 그 이상의 제2 개구들(121)을 갖는 제2 보호막(120)을 제1 보호막(110) 상에 형성할 수 있다. 제2 보호막(120)은 제1 보호막(110)과 동일하거나 유사한 물질을 포함할 수 있다. 가령, 제2 보호막(120)은 실리콘 산화물, 실리콘 질화물, 혹은 폴리머를 포함할 수 있다. 제2 개구들(121) 각각은 그 아래의 제1 도전 패턴(114)을 부분적으로 드러낼 수 있다. 제2 개구들(121) 각각은 평면상 원형, 타원형, 사각형, 다각형, 혹은 임의의 형상을 가질 수 있다.
도 1e를 참조하면, 제2 보호막(120) 상에 상대적으로 얇은 제2 씨드막(122a)과 상대적으로 두꺼운 제2 도전막(124a)을 형성할 수 있다. 제2 씨드막(122a)은 제2 보호막(120)을 덮을 수 있고, 아울러 제2 개구들(121)을 통해 부분적으로 노출된 제1 도전 패턴들(114)을 덮을 수 있다. 제2 도전막(124a)은 제2 씨드막(122a)을 덮으면서 제2 개구들(121)을 채우는 충분한 두께를 가질 수 있다.
제2 씨드막(122a)과 제2 도전막(124a)의 형성은 도 1b를 참조하여 전술한 제1 씨드막(112a)과 제1 도전막(114a)의 형성과 동일하거나 유사할 수 있다. 예컨대, 제2 씨드막(122a)은 구리(Cu), 타이타늄(Ti), 이들의 조합, 혹은 이들의 합금과 같은 금속을 도금하거나 증착하여 형성할 수 있다. 제2 도전막(124a)은 제2 씨드막(122a)을 이용하는 전기 도금 공정으로 구리(Cu) 혹은 이의 합금과 같은 금속을 도금하여 형성할 수 있다.
도 1f를 참조하면, 제2 씨드막(122a)과 제2 도전막(124a)을 동시에 패터닝할 수 있다. 이에 따라, 제2 씨드막(122a)으로부터 서로 분리된 제2 씨드 패턴들(122)을 형성할 수 있다. 마찬가지로, 제2 도전막(124a)으로부터 서로 분리된 제2 도전 패턴들(124)을 형성할 수 있다. 제2 도전 패턴들(124)은 대응하는 제2 개구들(121)을 채울 수 있고, 대응하는 제1 도전 패턴들(114)과 전기적으로 연결될 수 있다. 제2 씨드 패턴들(122)은 대응하는 제2 도전 패턴들(124) 아래에 제공될 수 있다.
제2 도전 패턴들(124) 각각은 제2 보호막(120) 상에서 수평하게 연장되는 배선 부분 그리고 제2 보호막(120)을 수직하게 관통하는 비아 부분을 가질 수 있다. 단면적으로 볼 때, 제2 씨드 패턴들(122) 각각은 대응하는 제2 도전 패턴(124)의 하면을 따라 연장된 굴곡진 형상을 가질 수 있다.
도 1g를 참조하면, 도 1a 내지 1c를 참조하여 또는 도 1d 내지 1f를 참조하여 전술한 바와 동일하거나 유사한 공정으로, 제2 보호막(120) 상에 제3 보호막(130), 제3 씨드 패턴들(132), 그리고 제3 도전 패턴들(134)을 형성할 수 있다. 제3 도전 패턴들(134)은 대응하는 제2 도전 패턴들(124)과 전기적으로 연결될 수 있다. 제3 보호막(130) 상에 제4 보호막(140), 제4 씨드 패턴들(142), 그리고 제4 도전 패턴들(144)을 형성할 수 있다. 제4 도전 패턴들(144)은 대응하는 제3 도전 패턴들(134)과 전기적으로 연결될 수 있다.
상기와 같은 공정들로써 제1 배선 구조체(11)를 제공할 수 있다. 제1 배선 구조체(11)는 웨이퍼 레벨 혹은 칩 레벨로 형성될 수 있다. 가령, 캐리어 기판(100)이 베어 실리콘 웨이퍼 혹은 이와 동일하거나 유사한 크기(예: 직경)를 갖는 글래스 기판인 경우, 다이싱 공정을 더 진행하여 웨이퍼 레벨의 캐리어 기판(100)을 복수개의 칩 레벨의 제1 배선 구조체들(11)로 분리할 수 있다.
제1 배선 구조체(11)는 경한 재질의 캐리어 기판(100)을 포함하므로, 기계적 및 구조적 안정성을 얻을 수 있다. 이에 따라, 후속 공정들에서 제1 배선 구조체(11)의 휘어짐이나 파손을 방지할 수 있고 취급(handling)이 용이해질 수 있다. 제1 배선 구조체(11)는 후속하는 공정들에 의해 가공되어, 반도체 패키지의 패키지 기판이나 여러 다양한 반도체 장치의 인터포저 기판 등으로 활용될 수 있다. 이에 대해선 도 3a 내지 3d 및 도 4a 내지 4f를 참조하여 후술한다.
제1 배선 구조체(11)에서, 제1 도전 패턴(114)은 후속 공정에서 솔더볼과 같은 단자가 부착되는 언더 범프 메탈(UBM) 역할을 할 수 있다. 이에 반해, 제2 및 제3 도전 패턴들(124,134) 각각은 제1 도전 패턴(114)과 전기적으로 연결되는 재배선 역할을 할 수 있다. 제4 도전 패턴(144)은 제2 및 제3 도전 패턴들(124,134)을 매개로 제1 도전 패턴(114)과 전기적으로 연결되며, 솔더볼이나 솔더 범프와 같은 단자가 부착되는 연결 패드 역할을 할 수 있다. 다른 예로, 제4 도전 패턴(144)은 재배선 역할을 할 수 있다.
몇몇 실시예들에서, 제3 도전 패턴들(134) 및/또는 제4 도전 패턴들(144)을 형성하지 않을 수 있다. 가령, 제1 배선 구조체(11)는 언더 범프 메탈(UBM)로 활용되는 제1 도전 패턴들(114)과 재배선으로 활용되는 제2 도전 패턴들(124)을 포함할 수 있고, 제3 및 제4 도전 패턴들(134,144)은 포함하지 않을 수 있다. 또는, 제1 배선 구조체(11)는 언더 범프 메탈(UBM)로 활용되는 제1 도전 패턴들(114), 재배선으로 활용되는 제2 도전 패턴들(124), 그리고 연결 패드로 활용되는 제4 도전 패턴들(144)을 포함할 수 있고, 제3 도전 패턴들(134)은 포함하지 않을 수 있다. 다른 몇몇 실시예들에서, 제1 배선 구조체(11)는 제3 도전 패턴들(134)과 제4 도전 패턴들(144) 사이에 제공되고 재배선 역할을 하는 도전 패턴들을 더 포함할 수 있다.
제1 내지 제4 도전 패턴들(114,124,134,144) 각각은 제1 내지 제4 보호막들(110,120,130,140) 중 대응하는 어느 하나의 보호막 상에 수평하게 제공된 헤드 부분과 그 대응하는 보호막을 수직하게 관통하는 테일 부분으로 구성될 수 있다. 제1 도전 패턴(114)은 그 헤드 부분과 테일 부분이 통합되어 하나의 언더 범프 메탈을 구성할 수 있다. 이에 비해, 제2 내지 제4 도전 패턴들(124,134,144) 각각은 그 테일 부분이 비아 역할을 할 수 있다. 제2 및 제3 도전 패턴들(124,134) 각각은 그 헤드 부분이 실질적인 재배선이라 할 수 있고, 제4 도전 패턴(144)은 그 헤드 부분이 실질적인 연결 패드라 할 수 있다.
도 1h를 참조하면, 제1 도전 패턴(114)은 제2 내지 제4 도전 패턴들(124,134,144)에 비해 큰 두께를 가질 수 있다. 설명의 편의상, 제1 씨드 패턴(112)은 제1 도전 패턴(114)의 구성 요소로 포함될 수 있다. 이러한 설명은 제2 내지 제4 도전 패턴들(124,134,144)에도 동일하게 적용될 수 있다.
제1 도전 패턴(114)은 제1 두께(T1)를 가질 수 있고, 제1 두께(T1)는 제2 내지 제4 도전 패턴들(124,134,144) 각각의 제2 내지 제4 두께들(T2,T3,T4)에 비해 클 수 있다. 제2 내지 제4 두께들(T2,T3,T4)은 서로 동일하거나 유사할 수 있다. 혹은 제2 및 제3 두께들(T2,T3)은 서로 동일하거나 유사할 수 있고, 제4 두께(T4)는 제2 및 제3 두께들(T2,T3)보다 작거나 클 수 있다. 여기서, 제1 두께(T1)는 제1 도전 패턴(114) 전체의 두께를 의미할 수 있고, 제2 내지 제4 두께들(T2,T3,T4)은 제2 내지 제4 도전 패턴들(124,134,144)의 실질적인 부분들, 즉 헤드 부분들의 두께들을 가리킬 수 있다.
제1 내지 제4 보호막들(110,120,130,140)은 상이한 두께들을 가질 수 있다. 일례로, 제1 보호막(110)은 제1 두께(Tp1)를 가질 수 있고, 제3 보호막(130)의 제3 두께(Tp3)와 제4 보호막(140)의 제4 두께(Tp4) 각각과 동일하거나 유사할 수 있다. 혹은 제1 두께(Tp1)는 제3 및 제4 두께들(Tp3, Tp4) 각각에 비해 작거나 클 수 있다. 제2 보호막(120)은 제2 두께(Tp2)를 가질 수 있고, 제2 두께(Tp2)는 제1, 3, 및 4 두께들(Tp1,Tp3,Tp4) 각각에 비해 클 수 있다. 이와 달리, 제1 내지 제4 보호막들(110,120,130,140)은 동일하거나 유사한 두께를 가질 수 있다.
도 1g를 다시 참조하면, 도 1a 내지 도 1d를 참조하여 전술한 바와 같이 제1 보호막(110)을 형성한 이후에 제1 도전 패턴들(114)을 형성하고, 제1 보호막(110) 상에 제1 도전 패턴들(114)을 덮는 제2 보호막(120)을 형성할 수 있다. 도 1h를 참조하여 전술한 것처럼 제1 도전 패턴들(114)이 제2 내지 제4 도전 패턴들(124,134,144)에 비해 두껍더라도, 제1 도전 패턴들(114)의 테일 부분들을 감싸는 제1 보호막(110)이 미리 형성되어 있으므로 제2 보호막(120)은 제1 도전 패턴(114)의 두께(T1)보다 작은 두께의 제1 도전 패턴(114)의 헤드 부분만을 덮도록 형성될 수 있다. 이에 따라, 제2 보호막(120)은 후술하는 물결 모양없이 평탄하게 형성할 수 있다.
이와 다르게, 캐리어 기판(100) 상에 혹은 하부 보호막(105) 상에 비교적 두꺼운 제1 도전 패턴들(114)을 형성한 이후에 제1 도전 패턴들(114)을 덮는 보호막을 형성할 경우, 그 보호막은 인접하는 제1 도전 패턴들(114) 사이에서 물결 모양(undulation)을 가지게 될 것이다. 그 보호막 상에 제2 도전 패턴들(124)을 형성하게 되면, 제2 도전 패턴들(124)이 그 보호막의 물결 모양에 따라 구부러질 수 있다. 이처럼, 물결 모양을 갖는 보호막은 그 위에 형성되는 제2 도전 패턴들(124)의 형상 이상을 유발할 수 있고, 나아가 제2 도전 패턴들(124) 상에 형성되는 다른 도전 패턴들의 형상 이상을 초래할 수 있다. 이러한 도전 패턴들의 형상 이상은 도전 패턴들 간의 전기적 쇼트나 단선 등과 같은 전기적 불량으로 이어질 수 있다.
본 실시예에 따르면, 제1 도전 패턴들(114)보다 제1 보호막(110)을 먼저 형성하고 제1 도전 패턴들(114)을 덮는 제2 보호막(120)을 형성하므로, 제2 보호막(120)은 물결 모양이 아닌 평탄한 형상을 가질 수 있다. 그 결과, 보호막의 물결 모양에 따른 상술한 도전 패턴의 형상 이상과 같은 문제점들을 피할 수 있다.
도 2a 내지 2c는 본 발명의 실시예들에 따른 도 1g의 반도체 패키지의 배선 구조체의 다른 일례들을 도시한 단면도들이다.
도 2a를 참조하면, 적어도 하나의 제1 더미 패턴(114d) 및/또는 적어도 하나의 제2 더미 패턴(124d)을 더 포함하는 제2 배선 구조체(12)를 제공할 수 있다. 가령, 제1 도전 패턴들(114)의 형성과 동시에 하나 혹은 그 이상의 제1 더미 패턴들(114d)을 형성할 수 있다. 유사하게, 제2 도전 패턴들(124)의 형성과 동시에 하나 혹은 그 이상의 제2 더미 패턴들(124d)을 형성할 수 있다. 도면에는 도시되지 않았지만, 제3 보호막(130) 상에 제3 더미 패턴들이 더 형성될 수 있다.
제1 더미 패턴들(114d) 각각은 인접하는 제1 도전 패턴들(114) 사이의 제1 보호막(110) 상에 제공될 수 있다. 제1 더미 패턴들(114d)과 제1 보호막(110) 사이에 제1 씨드 패턴들(112)이 제공될 수 있다. 제1 더미 패턴들(114d)은 제1 도전 패턴들(114) 사이에서 제2 보호막(120)이 물결 모양을 이루는 것을 방지할 수 있다. 제1 더미 패턴들(114d) 각각은 평면상 사각형, 다각형, 원형, 타원형, 혹은 임의의 형상을 가질 수 있다.
제2 더미 패턴들(124d) 각각은 인접하는 제2 도전 패턴들(124) 사이의 제2 보호막(120) 상에 제공될 수 있다. 제2 더미 패턴들(124d)과 제2 보호막(120) 사이에 제2 씨드 패턴들(122)이 제공될 수 있다. 제2 더미 패턴들(124d)은 제2 도전 패턴들(124) 사이에서 제3 보호막(130)이 물결 모양을 이루는 것을 방지할 수 있다. 제2 더미 패턴들(124d) 각각은 평면상 사각형, 다각형, 원형, 타원형, 혹은 임의의 형상을 가질 수 있다.
도 2b를 참조하면, 제1 내지 제4 추가 패턴들(114g,124g,134g,144g)을 더 포함하는 제3 배선 구조체(13)를 제공할 수 있다. 가령, 제1 도전 패턴들(114)의 형성과 동시에 하나 혹은 그 이상의 제1 추가 패턴들(114g)을 형성할 수 있다. 제1 추가 패턴들(114g) 각각은 인접하는 제1 도전 패턴들(114) 사이의 제1 보호막(110) 상에 제공될 수 있다. 제1 추가 패턴들(114g)과 제1 보호막(110) 사이에 제1 씨드 패턴들(112)이 제공될 수 있다. 제1 추가 패턴들(114g)의 위치는 제1 도전 패턴들(114) 사이에 제한되지 않을 수 있다.
유사하게, 제1 추가 패턴들(114g)과 전기적으로 연결되는 제2 내지 제4 추가 패턴들(124g,134g,144g)이 제2 내지 제4 보호막들(120,130,140) 상에 각각 더 형성될 수 있다. 제2 내지 제4 추가 패턴들(124g,134g,144g)은 제2 내지 제4 도전 패턴들(124,134,144) 각각과 동시에 형성할 수 있다. 제1 내지 제4 추가 패턴들(114g,124g,134g,144g)은 파워용 혹은 그라운드용 전도성 패턴들로 활용될 수 있다. 아울러, 제1 내지 제3 추가 패턴들(114g,124g,134g)은 제2 내지 제4 보호막들(120,130,140)의 형성시 물결 형상과 같은 패턴 이상을 방지할 수 있다.
제1 내지 제4 추가 패턴들(114g,124g,134g,144g)은 각각 제1 내지 제4 도전 패턴들(114,124,134,144) 각각과 동일하거나 유사한 평면 형상을 가질 수 있다. 예컨대, 평면적으로 볼 때, 제1 추가 패턴들(114g)은 제1 도전 패턴들(114)의 형상과 동일하거나 유사한 형상, 가령 원 모양의 형상을 가질 수 있다.
도 2c를 참조하면, 하부 보호막(105)이 배제된 제4 배선 구조체(14)를 제공할 수 있다. 가령, 캐리어 기판(100) 상에 직접 혹은 접착막(도 1의 101 참조)을 매개로 제1 보호막(110)을 형성할 수 있다. 선택적으로, 제1 더미 패턴들(114d)과 제2 더미 패턴들(124d)을 더 형성할 수 있다. 제1 및 제2 더미 패턴들(114d,124d)을 대신하여, 도2b에 도시된 제1 내지 제4 추가 패턴들(114g,124g,134g,144g)을 더 형성할 수 있다.
도 3a 내지 3d는 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 제1 배선 구조체(11) 상에 반도체 칩(200)을 제공할 수 있다. 반도체 칩(200)은 메모리 회로, 로직 회로, 혹은 이들의 조합을 포함할 수 있다. 반도체 칩(200)은 제4 도전 패턴들(144)과 대응하는 칩 패드들(210)을 포함할 수 있다. 칩 패드들(210)과 제4 도전 패턴들(144) 사이에 솔더볼들과 같은 연결 단자들(220)을 제공할 수 있다. 연결 단자들(220)을 매개로 반도체 칩(200)과 제1 배선 구조체(11)는 전기적으로 연결될 수 있다.
도 3b를 참조하면, 제1 배선 구조체(11) 상에 반도체 칩(200)을 덮는 몰딩막(240)을 형성할 수 있다. 몰딩막(240)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 선택적으로, 몰딩막(240)을 형성하기 이전에 제1 배선 구조체(11)와 반도체 칩(200) 사이에 언더필막(230)을 더 형성할 수 있다. 언더필막(230)은 몰딩막(240)과 동일하거나 유사한 물질을 포함할 수 있다.
도 3c를 참조하면, 캐리어 기판(100)을 제거할 수 있다. 캐리어 기판(100)과 하부 보호막(105) 사이에 도 1a에 도시된 것과 같은 접착막(101)이 개재된 경우, 접착막(101)에 자외선이나 레이저를 조사하여 캐리어 기판(100)을 하부 보호막(105)으로부터 분리할 수 있다. 캐리어 기판(100)의 분리(detachment)에 의해 드러난 하부 보호막(105)에 대한 패터닝 공정으로 제1 도전 패턴들(114)을 노출하는 개구들(106)을 형성할 수 있다. 일례로, 하부 보호막(105)에 대한 식각 공정으로 개구들(106)을 형성할 수 있다. 이로써, 후술하는 외부 단자들(도 3d의 108 참조)의 형성 위치가 명확하게 설정될 수 있다. 선택적으로, 제1 씨드 패턴(112) 중에서 개구(106)를 통해 노출된 일부분을 식각 공정으로 제거할 수 있다.
도 3d를 참조하면, 제1 도전 패턴들(114)에 전기적으로 연결되는 외부 단자들(108)을 형성할 수 있다. 가령, 솔더의 제공과 리플로우 공정으로 제1 도전 패턴들(114)에 대응하는 솔더볼들과 같은 외부 단자들(108)을 형성할 수 있다. 이로써, 배선 구조체(11) 상에 반도체 칩(200)이 실장된 반도체 패키지(1)를 제조할 수 있다. 배선 구조체(11)는 반도체 패키지(1)의 패키지 기판 역할을 담당할 수 있다.
도 3c에서 전술한 것처럼, 개구(106)를 통해 노출된 제1 씨드 패턴(112)의 일부가 제거될 수 있다. 이에 따라, 제1 도전 패턴(114)과 외부 단자(108) 사이에는 제1 씨드 패턴(112)이 제공되지 않을 수 있다. 이 경우, 금속간 화합물(intermetallic compound)이 제1 도전 패턴(114)과 외부 단자(108) 사이의 계면에서 생성되지 않을 수 있다. 또는, 외부 단자(108)의 형성에 필요한 솔더의 제1 도전 패턴(114) 상에서의 웨팅성(wettability)이 개선될 가능성이 있다. 그렇지만, 제1 씨드 패턴(112)의 일부 제거는 필수적인 공정이 아니며, 필요에 따라 진행하지 않을 수 있다.
도 4a 내지 4f는 본 발명의 실시예들에 따른 도 3d의 반도체 패키지의 다른 일례들을 도시한 단면도들이다.
도 4a를 참조하면, 패키지 기판 역할을 하는 제1 배선 구조체(11) 상에 실장된 반도체 칩(200)을 포함하는 반도체 패키지(1)를 제공할 수 있다. 제1 씨드 패턴(112) 중 개구(106)를 통해 노출된 부분은 제거되지 않을 수 있다. 이에 따라, 제1 도전 패턴(114)과 외부 단자(108) 사이에 제1 씨드 패턴(112)이 개재되어 있을 수 있다.
제1 배선 구조체(11)는 도 4b 내지 4e를 참조하여 후술하는 제2 내지 제4 배선 구조체들(12,13,14) 중 어느 하나로 대체될 수 있다. 그 구체적인 설명은 아래와 같을 수 있다.
도 4b를 참조하면, 패키지 기판 역할을 하는 제2 배선 구조체(12) 상에 반도체 칩(200)이 실장된 반도체 패키지(3)를 제공할 수 있다. 도 2a를 참조하여 전술한 바와 같이, 제2 배선 구조체(12)는 인접하는 제1 도전 패턴들(114) 사이의 제1 보호막(110) 상에 형성된 하나 혹은 그 이상의 제1 더미 패턴들(114d) 및/또는 인접하는 제2 도전 패턴들(124) 사이의 제2 보호막(120) 상에 형성된 하나 혹은 그 이상의 제2 더미 패턴들(124d)을 포함할 수 있다. 제1 및 제2 더미 패턴들(114d,124d)은 전기적으로 고립될 수 있고, 이에 따라 제2 배선 구조체(12)와 반도체 칩(200) 사이의 전기적 연결에 참여하지 않을 수 있다. 도 2a에서 전술한 바와 같이, 제1 및 제2 더미 패턴들(114d,124d)은 제2 보호막(120)과 제3 보호막(130)의 형성시 물결 형상과 같은 패턴 이상을 방지할 수 있다.
도 4c를 참조하면, 패키지 기판 역할을 하는 제3 배선 구조체(13) 상에 반도체 칩(200)이 실장된 반도체 패키지(4)를 제공할 수 있다. 도 2b를 참조하여 전술한 바와 같이, 제3 배선 구조체(13)는 제1 내지 제4 보호막들(110,120,130,140) 상에 각각 형성된 제1 내지 제4 추가 패턴들(114g,124g,134g,144g)을 포함할 수 있다. 제1 내지 제4 추가 패턴들(114g,124g,134g,144g)은 반도체 칩(200)에 파워를 인가하는데 혹은 접지하는데 활용될 수 있다. 도 2b에서 전술한 것처럼, 제1 내지 제3 추가 패턴들(114g,124g,134g)은 제2 내지 제4 보호막들(120,130,140)의 형성시 물결 형상과 같은 패턴 이상을 방지할 수 있다.
도 4d를 참조하면, 패키지 기판 역할을 하는 제4 배선 구조체(14) 상에 반도체 칩(200)이 실장된 반도체 패키지(5)를 제공할 수 있다. 도 2c를 참조하여 전술한 바와 같이, 제4 배선 구조체(14)는 제1 보호막(110) 상에 형성된 제1 더미 패턴들(114d) 및/또는 제2 보호막(120) 상에 형성된 제2 더미 패턴들(124d)을 포함할 수 있다. 또는, 제1 및 제2 더미 패턴들(114d,124d)을 대신하여, 도 2b에 도시된 제1 내지 제4 보호막들(110,120,130,140) 각각 상에 형성된 제1 내지 제4 추가 패턴들(114g,124g,134g,144g)을 포함할 수 있다.
도 4e를 참조하면, 반도체 패키지(6)는 도 4d의 반도체 패키지(5)와 동일하거나 유사하게 구성될 수 있다. 반도체 패키지(5)와 다르게, 제1 보호막(110)은 일부 식각되어 얇아질 수 있다. 예컨대, 도 2c의 제4 배선 구조체(14)에서 제1 보호막(110)으로부터 캐리어 기판(100)을 분리할 때 생길 수 있는 제1 보호막(110)의 표면 손상이나 이물질들을 제거하기 위해 제1 보호막(110)에 대한 식각 공정을 진행할 수 있다. 또는 제1 보호막(110)의 두께를 줄이기 위해 식각 공정을 진행할 수 있다.
제1 보호막(110)의 두께가 줄어들 경우, 제1 도전 패턴들(114)이 얇아진 제1 보호막(110) 외부로 돌출될 수 있다. 제1 도전 패턴들(114)의 돌출로 인해 제1 도전 패턴들(114)과 외부 단자들(108) 간의 접촉 면적들이 확장될 수 있다. 확장된 접촉 면적들은 제1 도전 패턴들(114)과 외부 단자들(108) 사이의 접촉 저항을 줄일 수 있다.
도 4f를 참조하면, 패키지 기판 역할을 하는 제1 배선 구조체(11) 상에 실장된 반도체 칩(200)과 반도체 패키지(30)를 포함하는 반도체 패키지(7)를 제공할 수 있다. 반도체 패키지(7)는 도 3d의 반도체 패키지(1) 내에 반도체 패키지(30)가 실장된 패키지-인-패키지(package-in-package) 구성을 가질 수 있다. 제1 배선 구조체(11)는 도 4b 내지 4e에 도시된 제2 내지 제4 배선 구조체들(12,13,14) 중 어느 하나로 대체될 수 있다.
반도체 패키지(30)는 패키지 기판(300) 상에 실장된 하나의 혹은 그 이상의 반도체 칩들(320,330), 반도체 칩들(320,330)을 패키지 기판(300)에 전기적으로 연결하는 본딩 와이어들(350), 그리고 반도체 칩들(320,330)을 몰딩하는 몰딩막(340)을 포함할 수 있다. 반도체 패키지(30)는 반도체 칩(200)을 몰딩하는 몰딩막(240) 내에 제공될 수 있다.
제4 도전 패턴들(144) 중 몇몇들은 제1 배선 구조체(11)와 반도체 칩(200) 사이의 전기적 연결에 사용될 수 있다. 제4 도전 패턴들(144) 중 다른 몇몇들은 제1 배선 구조체(11)와 반도체 패키지(30) 사이의 전기적 연결에 사용될 수 있다. 일례로, 제4 도전 패턴들(144) 중 몇몇들과 반도체 칩(200)의 칩 패드들(210) 사이에 제공된 솔더볼들과 같은 연결 단자들(220)을 통해 제1 배선 구조체(11)와 반도체 칩(200)이 전기적으로 연결될 수 있다. 제4 도전 패턴들(144) 중 다른 몇몇들과 패키지 기판(300) 사이에 제공된 솔더볼들과 같은 연결 단자들(360)을 통해 제1 배선 구조체(11)와 반도체 패키지(30)가 전기적으로 연결될 수 있다.
패키지 기판(300)은 내부 패턴(302)을 포함할 수 있고, 그 내부 패턴(302)에 본딩 와이어들(350)과 연결 단자들(360)이 전기적으로 연결될 수 있다. 내부 패턴(302)은 제1 배선 구조체(11)와 동일하거나 유사하게 구성될 수 있다. 가령, 내부 패턴(302)은 연결 단자(360)와 접속되는 하부 도전 패턴(314), 본딩 와이어(350)와 접속되는 상부 도전 패턴(334), 그리고 하부 및 상부 도전 패턴(314,334)을 전기적으로 연결하는 중간 도전 패턴(324)을 포함할 수 있다.
하부 도전 패턴(314)은 제1 도전 패턴(114)에 상당할 수 있고, 상부 도전 패턴(334)은 제4 도전 패턴(144)에 상당할 수 있고, 그리고 중간 도전 패턴(324)은 제2 도전 패턴(124) 혹은 제3 도전 패턴(134)에 상당할 수 있다. 패키지 기판(300)의 형성은 제1 배선 구조체(11)의 형성 방법과 동일하거나 유사할 수 있다.
이와 같은 내부 패턴(302)을 포함하는 패키지 기판(302)은 인터포저 역할 혹은 양면 재배선 역할을 담당할 수 있다. 제1 배선 구조체(11)는 도 4b 내지 4e에 도시된 제2 내지 제4 배선 구조체들(12,13,14) 중 어느 하나로 대체될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 개구를 갖는 하부 보호막 상에 제공된 제1 보호막;
    상기 제1 보호막을 관통하여 상기 개구를 통해 노출되고, 상기 제1 보호막 위로 돌출된 제1 도전 패턴;
    상기 제1 보호막 상에 제공되고, 상기 제1 도전 패턴을 덮는 제2 보호막;
    상기 제2 보호막 상에 제공되고, 상기 제1 도전 패턴에 전기적으로 연결된 제2 도전 패턴;
    상기 제2 보호막 상에 제공되고, 상기 제2 도전 패턴을 덮는 제3 보호막; 그리고
    상기 개구 내에 제공되고, 상기 제1 도전 패턴과 전기적으로 연결된 외부 단자를 포함하고,
    상기 제1 도전 패턴은 상기 제2 도전 패턴에 비해 두껍고,
    상기 제1 내지 제3 보호막들 중에서 상기 제2 보호막은 다른 보호막들 각각에 비해 두껍고,
    상기 제1 보호막 상에서 수평하게 연장되는 상기 제1 도전 패턴의 헤드 부분은 상기 제2 보호막 상에서 수평하게 연장되는 상기 제2 도전 패턴의 재배선 부분의 두께보다 큰 두께는 갖는 배선 구조체.
  2. 제1항에 있어서,
    상기 제1 도전 패턴은:
    상기 제1 보호막을 수직하게 관통하고, 상기 외부 단자에 접속되는 테일 부분; 그리고
    상기 제2 도전 패턴에 접속되는 상기 제1 도전 패턴의 상기 헤드 부분을 포함하는 배선 구조체.
  3. 제1항에 있어서,
    상기 제2 도전 패턴은:
    상기 제2 보호막 상에서 수평하게 연장되는 상기 재배선 부분; 그리고
    상기 제2 보호막을 수직하게 관통하고, 상기 제1 도전 패턴에 접속되는 비아 부분을 포함하는 배선 구조체.
  4. 제1항에 있어서,
    상기 제3 보호막 상에 제공되고, 상기 제2 도전 패턴에 전기적으로 연결되는 제3 도전 패턴을 더 포함하는 배선 구조체.
  5. 제1항에 있어서,
    상기 제1 및 제2 보호막들 중에서 적어도 어느 하나 상에 제공된 추가 패턴을 더 포함하는 배선 구조체.
  6. 제5항에 있어서,
    상기 제1 및 제2 도전 패턴들 중 적어도 어느 하나는 복수개로 제공되고,
    상기 추가 패턴은 상기 복수개의 제1 도전 패턴들 사이에 또는 상기 복수개의 제2 도전 패턴들 사이에 제공된 배선 구조체.
  7. 제1항에 있어서,
    상기 외부 단자를 마주하는 상기 제1 도전 패턴의 하면 상에 제공되는 제1 시드 패턴을 더 포함하는 배선 구조체.
  8. 하부 보호막을 갖는 캐리어 기판;
    상기 하부 보호막 상에 차례로 제공된 제1, 제2, 및 제3 보호막들;
    상기 제1 보호막을 관통하고, 상기 제1 보호막 위로 돌출된 제1 도전 패턴; 그리고
    상기 제2 보호막 상에 제공되고, 상기 제1 도전 패턴에 전기적으로 연결된 제2 도전 패턴을 포함하고,
    상기 제1 도전 패턴은 상기 제2 도전 패턴에 비해 두껍고,
    상기 제1 내지 제3 보호막들 중에서 상기 제2 보호막은 다른 보호막들 각각에 비해 두껍고,
    상기 제1 보호막 상에서 수평하게 연장되는 상기 제1 도전 패턴의 헤드 부분은 상기 제2 보호막 상에서 수평하게 연장되는 상기 제2 도전 패턴의 배선 부분의 두께보다 큰 두께는 갖는 배선 구조체.
  9. 제8항에 있어서,
    상기 제1 도전 패턴은,
    상기 제1 보호막 상에서 수평하게 연장되는 상기 헤드 부분과 상기 제1 보호막을 수직하게 관통하는 테일 부분으로 구성된 T자 형상을 갖는 배선 구조체.
  10. 제8항에 있어서,
    상기 제2 도전 패턴은,
    상기 제2 보호막 상에서 수평하게 연장되는 상기 배선 부분과 상기 제2 보호막을 수직하게 관통하는 비아 부분으로 구성된 재배선인 배선 구조체.
  11. 제8항에 있어서,
    상기 제3 보호막 상에 제공되고, 상기 제2 도전 패턴에 전기적으로 연결되는 제3 도전 패턴을 더 포함하는 배선 구조체.
  12. 제8항에 있어서,
    상기 제1 및 제2 보호막들 중에서 적어도 어느 하나 상에 제공된 추가 패턴을 더 포함하고,
    상기 추가 패턴은,
    상기 제1 및 제2 보호막들 중에서 상기 적어도 어느 하나 상에서 전기적으로 고립된 더미 패턴이거나, 혹은 전기적 파워를 전달하거나 또는 접지에 사용되는 도전 패턴인 배선 구조체.
  13. 제8항에 있어서,
    상기 제1 도전 패턴의 상기 하부 보호막을 바라보는 하면 상에 제공된 제1 씨드 패턴; 그리고
    상기 제2 도전 패턴의 상기 제1 도전 패턴을 바라보는 하면 상에 제공된 제2 씨드 패턴을;
    더 포함하는 배선 구조체.
  14. 캐리어 기판 상에 하부 보호막을 형성하는 것;
    상기 하부 보호막 상에 복수개의 제1 개구들을 갖는 제1 보호막을 형성하는 것;
    상기 제1 개구들을 채우면서 상기 제1 보호막 위로 돌출된 복수개의 제1 도전 패턴들을 형성하는 것;
    상기 제1 보호막 상에 상기 제1 도전 패턴들을 노출하는 복수개의 제2 개구들을 갖는 제2 보호막을 형성하는 것;
    상기 제2 보호막 상에 상기 제2 개구들을 채워 상기 제1 도전 패턴들과 전기적으로 연결되는 복수개의 제2 도전 패턴들을 형성하는 것; 그리고
    상기 제2 보호막 상에 상기 제2 도전 패턴들을 덮는 제3 보호막을 형성하는 것을;
    포함하되,
    상기 제1 내지 제3 보호막들 중에서 상기 제2 보호막은 다른 보호막들 각각에 비해 두껍고,
    상기 제1 보호막 상에서 수평하게 연장되는 상기 제1 도전 패턴의 헤드 부분은 상기 제2 보호막 상에서 수평하게 연장되는 상기 제2 도전 패턴의 배선 부분의 두께보다 큰 두께는 갖는 배선 구조체의 형성 방법.
  15. 제14항에 있어서,
    상기 제1 보호막을 형성하는 것을 진행한 이후에,
    상기 제1 도전 패턴들을 형성하는 것을 진행하는 배선 구조체의 형성 방법.
  16. 제14항에 있어서,
    상기 제1 도전 패턴들을 형성하는 것은:
    상기 제1 보호막 상에 제1 씨드막을 형성하는 것;
    상기 제1 씨드막 상에 제1 도전막을 형성하는 것; 그리고
    상기 제1 도전막 및 상기 제1 씨드막을 패터닝하여, 상기 제1 도전막으로부터 상기 제1 도전 패턴들을 형성하는 것과 이와 동시에 상기 제1 씨드막으로부터 상기 제1 도전 패턴들에 대응하는 제1 씨드 패턴들을 형성하는 것을;
    포함하는 배선 구조체의 형성 방법.
  17. 제14항에 있어서,
    상기 제2 도전 패턴들을 형성하는 것은:
    상기 제2 보호막 상에 제2 씨드막을 형성하는 것;
    상기 제2 씨드막 상에 제2 도전막을 형성하는 것; 그리고
    상기 제2 도전막 및 상기 제2 씨드막을 패터닝하여, 상기 제2 도전막으로부터 상기 제2 도전 패턴들을 형성하는 것과 이와 동시에 상기 제2 씨드막으로부터 상기 제2 도전 패턴들에 대응하는 제2 씨드 패턴들을 형성하는 것을;
    포함하는 배선 구조체의 형성 방법.
  18. 제14항에 있어서,
    상기 제3 보호막 상에 상기 제2 도전 패턴들과 전기적으로 연결되는 복수개의 제3 도전 패턴들을 형성하는 것을;
    더 포함하는 배선 구조체의 형성 방법.
  19. 제14항에 있어서,
    상기 제1 도전 패턴들 사이의 상기 제1 보호막 상에 제1 추가 패턴을 형성하는 것; 그리고
    상기 제2 도전 패턴들 사이의 상기 제2 보호막 상에 제2 추가 패턴을 형성하는 것;
    중에서 적어도 어느 하나를 더 포함하는 배선 구조체의 형성 방법.
  20. 제14항에 있어서,
    상기 캐리어 기판을 제거하는 것;
    상기 하부 보호막을 패터닝하여 상기 제1 도전 패턴들을 노출하는 복수개의 개구들을 형성하는 것; 그리고
    상기 개구들을 통해 상기 노출된 제1 도전 패턴들과 전기적으로 연결되는 복수개의 외부 단자들을 형성하는 것을;
    더 포함하는 배선 구조체의 형성 방법.
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