KR20080111211A - 반도체 스택 패키지 및 이의 제조 방법 - Google Patents

반도체 스택 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR20080111211A
KR20080111211A KR1020070059286A KR20070059286A KR20080111211A KR 20080111211 A KR20080111211 A KR 20080111211A KR 1020070059286 A KR1020070059286 A KR 1020070059286A KR 20070059286 A KR20070059286 A KR 20070059286A KR 20080111211 A KR20080111211 A KR 20080111211A
Authority
KR
South Korea
Prior art keywords
semiconductor chips
semiconductor
mold
conductive member
stack package
Prior art date
Application number
KR1020070059286A
Other languages
English (en)
Inventor
오민호
안은철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070059286A priority Critical patent/KR20080111211A/ko
Publication of KR20080111211A publication Critical patent/KR20080111211A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

반도체 스택 패키지는 적층된 반도체 칩들, 반도체 칩들의 표면들에 형성된 몰드, 반도체 칩들을 전기적으로 상호 연결하는 도전 부재 및 반도체 칩들 중 최외곽 반도체 칩에 전기적으로 연결된 외부 접속 단자를 포함한다. 따라서 반도체 칩들의 측면을 보호하면서 반도체 스택 패키지의 사이즈를 줄일 수 있다. 또한 팬아웃(fan-out)이 용이해진다.

Description

반도체 스택 패키지 및 이의 제조 방법 {STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 반도체 스택 패키지를 나타내는 단면도이다.
도2 내지 도10은 도 1에 도시된 반도체 스택 패키지 제조 방법을 순차적으로 나타낸 단면도들이다.
도 11은 본 발명의 제2 실시예에 따른 반도체 스택 패키지를 나타내는 단면도이다.
도12 내지 도19는 도 11에 도시된 반도체 스택 패키지 제조 방법을 순차적으로 나타낸 단면도들이다.
도 20은 본 발명의 제3 실시예에 따른 반도체 스택 패키지를 나타내는 단면도이다.
도21 내지 도23은 도 20에 도시된 반도체 스택 패키지 제조 방법을 순차적으로 나타낸 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
80a : 반도체 스택 패키지 100 : 반도체 칩
102 : 확장수단 110 : 도전 부재
120 : 몰드 140 : 외부 접속 단자
본 발명은 반도체 스택 패키지 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 몰딩 및 몰디드 인터커넥트 디바이스(Molded Interconnect Device;MID) 기술을 이용한 반도체 스택 패키지, 및 이러한 반도체 스택 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 마더 보드에 실장하기 위해서, 반도체 기판에 대해서 패키징 공정을 수행한다.
종래의 패키징 공정에 따르면, 스크라이브 레인을 따라 반도체 기판을 절단하여, 반도체 기판을 개개의 반도체 칩들로 분리한다. 반도체 칩을 배선 기판에 부착한 다음, 반도체 칩의 본딩 패드와 배선 기판을 도전성 와이어 등을 이용해서 전기적으로 연결시킨다. 그런 다음, 배선 기판 상에 몰드를 형성하여, 반도체 칩을 몰드로 둘러싼다. 배선 기판에 솔더 볼과 같은 외부 접속 단자를 마운트한다.
그러나, 상기와 같은 종래의 패키징 공정은 개개의 반도체 칩들에 대해서 개별적으로 수행되어야 하는 관계로, 패키징 공정의 효율이 매우 낮다는 문제가 있었다.
상기된 문제를 해소하기 위해서, 최근에는 반도체 기판을 절단하기 전에 반 도체 기판 전체에 대해서 패키징 공정을 실시한 후, 반도체 기판을 절단하는 웨이퍼 레벨 패키징 공정이 제안되었다.
웨이퍼 레벨 패키지(wafer level fabricated package)의 제조에 있어서 웨이퍼 레벨에서 솔더볼을 실장한 후 개별화(singulation)하는 순으로 진행된다. 하지만 이 경우, 웨이퍼에 형성된 반도체 칩의 측면은 보호되지 않으며, 입출력(I/O)이 많아지는 경우 팬아웃(fan-out)이 어려워지기 때문에 설계(desing)가 어려워지는 문제점들이 있다.
즉, 현재 기술의 웨이퍼 레벨 패키지(wafer level fabricated package)의 경우 패키지 사이즈가 장치(device) 사이즈와 같은 수준이다. 따라서, 팬아웃(fan-out)이 어려워 입출력(I/O)가 많은 장치(device)의 경우 설계 및 적층(stack)이 어렵다는 단점이 있다. 또한 기판(board)에 실장 진행시 열 팽창 계수(Coefficient of Thermal Expansion;CTE)의 오정렬(mismatch)에 의해, 열 주기 테스트(Thermal Cycle test;TC) 신뢰성 평가시 결합부 균열(joint crack) 등이 발생한다. 따라서 언더필(underfill) 공정이 요구되고 이에 따라 재료, 공정 비용이 증가하는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 칩의 측면을 보호하고 적층될 반도체 칩들의 두께를 감소시켜, 적층(stack) 및 팬아웃(fan-out)이 용이한 반도체 스택 패키지를 제공하는데 있다.
또한, 본 발명의 목적은 상기된 반도체 스택 패키지를 제조하는데 적합한 방 법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 스택 패키지는 적층된 반도체 칩들, 상기 반도체 칩들의 표면들에 형성된 몰드, 상기 반도체 칩들을 전기적으로 상호 연결하는 도전 부재 및 상기 반도체 칩들 중 최외곽 반도체 칩에 전기적으로 연결된 외부 접속 단자를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 도전 부재는 상기 각 반도체 칩들의 상부면 및 측면에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 몰드는 상기 각 반도체 칩들의 상부면에 개재될 수 있으며, 이 경우 상기 각 반도체 칩들의 두께를 감소시키는 가공이 가능해진다.
본 발명의 일 실시예에 따르면, 상기 몰드는 상기 각 반도체 칩들의 측면에 형성되어, 상기 각 반도체 칩들의 측면을 보호할 수 있다.
본 발명의 일 실시예에 따르면, 상기 외부 접속 단자는 솔더볼(solder ball) 또는 금속 범프일 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 반도체 스택 패키지 제조 방법에 있어서, 우선 반도체 칩들이 형성된 웨이퍼에 몰드(mold)를 형성한다. 복수개의 상기 웨이퍼들을 적층한다. 상기 반도체 칩들의 측면들 사이를 연통하는 개구를 형성한다. 상기 개구 내부에 도전 부재를 형성하여 상기 반도체 칩들을 전기적으로 상호 연결(interconnect)한다. 상기 반도체 칩들 중 최외곽 반도 체 칩에 외부 접속 단자를 전기적으로 연결한다. 복수개의 상기 적층된 반도체 칩들을 분리하여 반도체 스택 패키지로 개별화(singulation)하여 완성된다.
본 발명의 일 실시예에 따르면, 상기 웨이퍼를 상기 각 반도체 칩들 별로 분리하여 상기 각 반도체 칩들 간에 일정한 간격을 가지도록 하는 단계를 더 포함할 수 있다. 한편, 이는 테이프 확장 방법(tape expansion)에 의할 수 있다.
본 발명의 일 실시예에 따르면, 상기 몰드는 상기 반도체 칩 상부에 형성되며, 상기 복수개의 웨이퍼들을 적층하는 단계 이전에, 상기 웨이퍼의 두께를 감소시킬 수 있다.
본 발명의 일 실시예에 따르면, 상기 몰드는 상기 반도체 칩 측면에 형성되어, 상기 반도체 칩의 측면을 보호할 수 있다.
본 발명의 일 실시예에 따르면, 상기 개구는 레이저 가공 또는 식각(etching)에 의해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 외부 접속 단자는 솔더볼(solder ball) 또는 금속 범프일 수 있다.
상기와 같은 본 발명에 따르면, 반도체 칩들의 측면을 보호하면서 반도체 스택 패키지의 사이즈를 줄일 수 있다. 또한 팬아웃(fan-out)이 용이해진다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에 서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 스택 패키지 및 이의 제조 방법에 대해 상세하게 설명하면 다음과 같다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 반도체 스택 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 스택 패키지(80a)는 반도체 칩들(100), 도전 부재(110), 몰드(120), 외부 접속 단자(140)를 포함한다.
반도체 칩들(100)은 복수 개의 층으로 적층된다. 또한, 각 반도체 칩(100)들은 외부와의 전기적 연결을 위한 복수개의 본딩 패드(미도시)들을 갖는다.
몰드(120)는 각 반도체 칩들(100)의 상부면 및 측면 위에 형성된다. 몰드(120)가 각 반도체 칩들(100)의 상부면에 형성되기 때문에, 각 반도체 칩들(100)의 하부면을 연마하는 방법 등을 통하여 각 반도체 칩들(100)의 두께를 감소시킬 수 있다. 또한 몰드(120)가 각 반도체 칩들(100)의 측면에 형성되기 때문에, 각 반도체 칩들(100)의 측면을 보호할 수 있다. 몰드(120)의 예로서는 에폭시(epxoy)류, 폴리이미드(polyimide), 폴리벤즈옥사졸(polybenzoxazole;PBO), 벤조사이클로부텐(benzocyclobutene; BCB) 등을 들 수 있다.
도전 부재(110)는 반도체 칩들(100)을 상호 연결한다. 즉, 도전 부재(110)는 반도체 칩들(100) 상호간의 전기 신호 전달의 경로로 구비된다. 도전 부재(110)의 예로서, 알루미늄(Al), 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 백금(Pt), 이들의 합금 등의 금속 재질을 들 수 있다.
외부 접속 단자(140)는 반도체 칩들(100) 중 하나의 반도체 칩과 전기적으로 연결되면서, 반도체 스택 패키지(80a)의 표면에 실장된다. 외부 접속 단자(140)의 예로서는 솔더볼(solder ball), 솔더 범프(solder bump), 구리(Cu), 금(Au), 니켈(Ni) 등의 금속 범프 등을 들 수 있다.
도2 내지 도10은 도1에 도시된 반도체 스택 패키지 제조 방법을 순차적으로 나타낸 단면도들이다. 도2 내지 도10에서, 동일한 구성요소는 동일한 참조번호로 나타내고, 반복되는 설명은 생략한다.
도2를 참조하면, 반도체 칩들(미도시)이 형성된 웨이퍼(90)를 준비한다.
도3을 참조하면, 웨이퍼(90)를 각 반도체 칩들(100) 별로 분리하여 재배열한다. 구체적으로, 확장수단(102)을 웨이퍼(90)의 하부면에 부착한다. 확장수단(102)는 신축성 및 접착성이 있는 재질이면 어떤 것이던지 사용될 수 있으며, 확장수단(102)의 예로서, 유브이(UV) 테이프 같은 접착 테이프(tape)를 들 수 있다. 다음으로 웨이퍼(90)를 반도체 칩들(100) 별로 다이싱(dicing)한다. 그 후, 확장수단(102)을 확장시키면, 확장수단(102)의 신축성이 웨이퍼(90)의 신축성보다 더 크기 때문에, 확장수단(102)이 확장되는 만큼 웨이퍼(90)는 확장되지 못하므로 웨이퍼(90)는 각 반도체 칩들(100)로 분리되게 되어 각 반도체 칩들(100) 간에 일정한 간격(104)을 가지도록 재배열된다. 한편, 반드시 확장수단(102)을 이용하지 않더라도, 블레이드(blade) 등의 수단을 이용하여 웨이퍼(90)를 각 반도체 칩들(100) 별로 절단하여 일정한 간격(104)을 가지도록 재배열할 수도 있다. 이때, 각 반도체 칩들(100)간의 간격(104)을 조절할 수 있기 때문에, 이후에 각 반도체 칩들(100)로부터의 팬아웃(fan-out)을 더 용이하게 할 수 있게 된다. 또한 해당 기술분야의 당업자라면, 웨이퍼(90)를 각 반도체 칩들 별로 분리하여 일정한 간격(104)을 가지도록 재배열하는 다양한 방법이 존재할 수 있으며, 본 발명의 기술적 사상을 충족하는 것임을 알 수 있다.
도4를 참조하면, 확장수단(102)의 노출된 상부면에 몰드(120)를 형성한다. 이 때, 몰드(120)의 상부면의 높이가 각 반도체 칩들(100)의 상부면의 높이와 동일하도록 형성한다. 결과적으로, 각 반도체 칩들(100)의 측면들만 몰드(120)가 덮게 되며, 각 반도체 칩들(100)의 상부면은 노출된 상태를 유지한다. 몰드(120)는 절연성 재질로 구비된 액상, 테이프 형상 등으로 마련될 수 있다. 몰드(120)의 예로서는 에폭시(epxoy)류, 폴리이미드(polyimide), 폴리벤즈옥사졸(polybenzoxazole;PBO), 벤조사이클로부텐(benzocyclobutene; BCB)를 들 수 있다.
도5를 참조하면, 각 반도체 칩들(100)의 상부면 및 몰드(120)의 상부면에 도전 부재(110)를 형성하여 각 반도체 칩들(100)을 재배선한다. 도전 부재(110)의 예로서, 알루미늄(Al), 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 백금(Pt), 이들의 합금 등의 금속 재질을 들 수 있다. 또한 도전 부재(110)를 형성하는 방법의 예로서, 도금에 의한 방법, 잉크젯 프린팅에 의한 방법 등을 들 수 있다. 상기 도금에 의한 방법을 예를 들어 설명하면, 우선 각 반도체 칩들(100)의 본딩 패드(미도시) 위에 금속기저층(미도시)를 형성한 다음, 금속기저층(미도시) 위에 도전 부재(110)를 형성한다. 도전 부재(110)는 본딩 패드(미도시)의 재배치를 위한 배선 패턴이며, 본딩 패드(미도시)와 전기적으로 연결된다. 도전 부재(110)를 형성하기 위해서는, 먼저 감광막을 입히고 원하는 패턴을 형성한 후 상기 금속 재질을 도금한다. 도전 부재(110)를 도금할 때 도금 전극으로 금속기저층(미도시)이 이용된다.
도6을 참조하면, 각 반도체 칩들(100)의 상부면에 몰드(120)를 형성한다. 반도체 칩(100)의 상부면에 형성되는 몰드(120)의 재질로는 반도체 칩(100)의 측면에 형성된 몰드(120)와 실질적으로 동일할 수 있다.
도7을 참조하면, 확장수단(102)을 제거한 뒤, 각 반도체 칩들(100) 및 몰드(120)의 두께를 감소시킨다. 상기 두께를 감소시키는 방법의 예로서, 스핀 식각(spin etching), 건식 식각(dry etching), 화학적 기계적 연마(Chemical Mechanical Polishing;CMP) 등을 들 수 있다. 한편, 상기 방법들 이외에도 두께를 감소시키는 다양한 방법들이 존재할 수 있으며, 두께가 감소되기만 한다면 여전히 본발명의 기술적 사상을 충족하는 것임을 알 수 있다.
도8을 참조하면, 도2 내지 도7의 방법으로 형성한 반도체 칩들(100)을 적층한다.
도9를 참조하면, 각 반도체칩들(100)의 측면 사이로, 도전 부재(130)를 노출시키며 최하층에 위치한 확장수단(102)의 상부면의 일부를 노출시키는 개구(130)를 형성한다. 개구(130)를 형성하는 방법의 예로서는, 건식 식각(dry etching), 습식 식각(wet etching), 레이저를 이용한 방법 등이 있다.
도10을 참조하면, 개구(130) 내부에, 각 반도체 칩들(100)을 상호 연결하는 도전 부재(110)를 추가적으로 형성한다. 즉, 도전 부재(110)는 반도체 칩들(100) 상호간의 전기 신호 전달의 경로로 구비된다. 도전 부재(110)의 예로서, 알루미늄(Al), 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 백금(Pt), 이들의 합금 등의 금속 재질을 들 수 있다. 한편 도전 부재(110)의 형성방법의 예로서는 화학 도금법, 물리적 삽입법 등이 있다. 물리적 삽입법은 개구(130) 내에 봉 형상의 추가적인 도전 부재(110)를 삽입함으로써 이루어진다. 화학 도금법은 개구(130)내부에 각 반도체 칩들(100)이 전기적으로 연결되도록 도전 부재(110)를 추가적으로 도금하여 이루어진다.
한편, 도시되지는 않았지만 확장수단(102)을 제거하는 단계를 거침으로써, 도 1에 도시된 반도체 스택 패키지(80a)가 완성된다.
실시예2
도 11은 본 발명의 제2 실시예에 따른 반도체 스택 패키지를 나타내는 단면도이다.
본 실시예에 따른 패키지는 몰드(120)를 제외하고는 실시예 1의 반도체 스택 패키지와 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들을 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11을 참조하면, 반도체 스택 패키지(80b)는 반도체 칩들(100), 도전 부재(110), 몰드(120), 외부 접속 단자(140)를 포함한다.
몰드(120)는 각 반도체 칩들(100)의 상부면에 형성된다. 몰드(120)가 각 반도체 칩들(100)의 상부면에 형성되기 때문에, 각 반도체 칩들(100)의 하부면을 연마하는 방법 등을 통하여 각 반도체 칩들(100)의 두께를 감소시킬 수 있다. 몰드(120)의 예는 실시예1과 실질적으로 동일하므로, 반복되는 설명은 생략한다.
도12 내지 도19는 도11에 도시된 반도체 스택 패키지 제조 방법을 순차적으로 나타낸 단면도들이다. 도12 내지 도19에서, 동일한 구성요소는 동일한 참조번호로 나타내고, 반복되는 설명은 생략한다.
도12를 참조하면, 반도체 칩들(미도시)이 형성된 웨이퍼(90)를 준비한다.
도13를 참조하면, 웨이퍼(90)의 상부면에 도전 부재(110)를 형성하여 각 반도체 칩들(100)을 재배선한다. 도전 부재(110)에 대한 설명은 실시예1과 실질적으로 동일하므로, 반복되는 설명은 생략한다.
도14를 참조하면, 웨이퍼(90)의 상부면에 몰드(120)를 형성한다. 이 때, 몰드(120)가 도전부재(110)를 덮도록 형성한다. 몰드(120)에 대한 설명은 실시예1과 실질적으로 동일하므로, 반복되는 설명은 생략한다.
도15을 참조하면, 웨이퍼(90)의 두께를 감소시킨다. 상기 두께를 감소시키는 방법에 대한 설명은 실시예1과 실질적으로 동일하므로, 반복되는 설명은 생략한다.
도16을 참조하면, 도12 내지 도15의 방법으로 형성한 복수개의 웨이퍼(90)를 적층한다.
도17을 참조하면, 복수개의 웨이퍼(90)를 각 반도체칩들(100) 단위로 분리시키며 도전 부재(130)를 노출시키는 개구(130)를 형성한다. 개구(130)를 형성하는 방법의 예로서는, 건식 식각(dry etching), 습식 식각(wet etching), 레이저를 이용한 방법 등이 있다.
도18을 참조하면, 개구(130) 내부에, 각 반도체 칩들(100)을 상호 연결하는 도전 부재(110)를 추가적으로 형성한다. 즉, 도전 부재(110)는 반도체 칩들(100) 상호간의 전기 신호 전달의 경로로 구비된다. 도전 부재(110)의 예 및 이를 추가하여 형성하는 방법은 실시예1과 실질적으로 동일하므로, 반복되는 설명은 생략한다.
또한, 외부 접속 단자(140)를 반도체 칩들(100) 중 하나의 반도체 칩과 전기 적으로 연결되도록 반도체 스택 패키지(80b)의 표면에 실장한다. 외부 접속 단자(140)의 예로서는 솔더볼(solder ball), 솔더 범프(solder bump), 구리(Cu), 금(Au), 니켈(Ni) 등의 금속 범프 등을 들 수 있다.
도19를 참조하면, 최하부의 웨이퍼(90)를 각 반도체 스택 패키지 별로 절단하는 단계를 거침으로써 도11에 도시된 반도체 스택 패키지(80b)가 완성된다. 이 때 사용되는 절단 방법의 예로서는, 블레이드(blade)를 이용한 방법, 레이져를 이용하는 방법, 연마(polishing)에 의한 방법 등을 들 수 있다.
실시예3
도 20은 본 발명의 제3 실시예에 따른 반도체 스택 패키지를 나타내는 단면도이다.
본 실시예에 따른 패키지는 몰드(120)를 제외하고는 실시예 1의 반도체 스택 패키지와 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들을 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 20을 참조하면, 반도체 스택 패키지(80c)는 반도체 칩들(100), 도전 부재(110), 몰드(120), 외부 접속 단자(미도시)를 포함한다.
몰드(120)는 각 반도체 칩들(100)의 측면에 형성된다. 몰드(120)가 각 반도체 칩들(100)의 측면에 형성되기 때문에, 각 반도체 칩들(100)의 측면을 보호할 수 있다. 몰드(120)의 예는 실시예1과 실질적으로 동일하므로, 반복되는 설명은 생략한다.
도21 내지 도23은 도20에 도시된 따른 반도체 스택 패키지 제조 방법을 순차적으로 나타낸 단면도들이다. 도21 내지 도23에서, 동일한 구성요소는 동일한 참조번호로 나타내고, 반복되는 설명은 생략한다.
도21를 참조하면, 실시예1의 도2 내지 도5의 방법으로 형성한 반도체 칩들(100)을 적층한다.
도22을 참조하면, 각 반도체 칩들(100)의 사이를 연통시키며 최하층의 확장수단(102)의 상부면의 일부를 노출시키는 개구(130)를 형성한다. 이 때, 각 반도체 칩들(100)의 측면에 몰드(120)의 일부가 남아있도록 형성한다. 몰드(120)의 일부가 남아있기 때문에, 각 반도체 칩들(100)의 측면이 보호된다. 개구(130)를 형성하는 방법의 예로서는, 건식 식각(dry etching), 습식 식각(wet etching), 레이저를 이용한 방법 등이 있다.
도23을 참조하면, 개구(130) 내부에, 각 반도체 칩들(100)을 상호 연결하는 도전 부재(110)를 추가적으로 형성한다. 즉, 도전 부재(110)는 반도체 칩들(100) 상호간의 전기 신호 전달의 경로로 구비된다. 도전 부재(110)의 예 및 이를 추가하여 형성하는 방법은 실시예1과 실질적으로 동일하므로, 반복되는 설명은 생략한다.
또한, 외부 접속 단자(미도시)는 실시예2와 실질적으로 동일하므로, 반복되는 설명은 생략한다.
한편, 도시되지는 않았지만 확장수단(102)을 제거하는 단계를 거침으로써 도20에 도시된 반도체 스택 패키지(80c)가 완성된다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 몰드가 반도체 칩의 상부에 형성되기 때문에 상기 반도체 칩의 두께를 감소시키는 가공을 할 수 있다. 따라서 다층으로 복수개의 상기 반도체 칩을 적층하는 경우에도 상기 반도체 칩의 두께를 감소시켜 결과적으로 반도체 스택 패키지의 사이즈를 감소시킬 수 있다. 또한 상기 몰드가 상기 반도체 칩의 측면에 형성될 경우, 상기 반도체 칩의 측면을 보호할 수 있다. 따라서 높은 신뢰성을 갖는 반도체 스택 패키지의 구현이 가능하다. 아울러, 웨이퍼 레벨 패키지 제조 공정시에, 수평하게 인접하는 상기 반도체 칩들간의 간격을 조절할 수 있기 때문에, 입출력이 많은 장치의 경우에도 팬아웃(fan-out)이 가능하도록 하는 설계가 용이해 진다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 적층된 반도체 칩들;
    상기 반도체 칩들의 표면들에 형성된 몰드;
    상기 반도체 칩들을 전기적으로 상호 연결하는 도전 부재; 및
    상기 반도체 칩들 중 최외곽 반도체 칩에 전기적으로 연결된 외부 접속 단자를 포함하는 것을 특징으로 하는 반도체 스택 패키지.
  2. 제1항에 있어서, 상기 도전 부재는 상기 각 반도체 칩들의 상부면 및 측면에 형성되는 것을 특징으로 하는 반도체 스택 패키지.
  3. 제1항에 있어서, 상기 몰드는 상기 각 반도체 칩들의 상부면에 개재되어, 상기 각 반도체 칩들의 두께를 감소시키는 가공이 가능하도록 하는 것을 특징으로 하는 반도체 스택 패키지.
  4. 제1항에 있어서, 상기 몰드는 상기 각 반도체 칩들의 측면에 형성되어, 상기 각 반도체 칩들의 측면을 보호하는 것을 특징으로 하는 반도체 스택 패키지.
  5. 제1항에 있어서, 상기 외부 접속 단자는 솔더볼(solder ball) 또는 금속 범프인 것을 특징으로 하는 반도체 스택 패키지.
  6. 반도체 칩들이 형성된 웨이퍼에 몰드(mold)를 형성하는 단계;
    복수개의 상기 웨이퍼들을 적층하는 단계;
    상기 반도체 칩들의 측면들 사이를 연통하는 개구를 형성하는 단계;
    상기 개구 내부에 도전 부재를 형성하여 상기 반도체 칩들을 전기적으로 상호 연결(interconnect)하는 단계;
    상기 반도체 칩들 중 최외곽 반도체 칩에 외부 접속 단자를 전기적으로 연결하는 단계; 및
    복수개의 상기 적층된 반도체 칩들을 분리하여 반도체 스택 패키지로 개별화(singulation)하는 단계를 포함하는 것을 특징으로 하는 반도체 스택 패키지 제조 방법.
  7. 제6항에 있어서, 상기 웨이퍼를 상기 각 반도체 칩들 별로 분리하여 상기 각 반도체 칩들 간에 일정한 간격을 가지도록 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지 제조 방법.
  8. 제7항에 있어서, 상기 웨이퍼를 상기 각 반도체 칩들 별로 분리하여 상기 각 반도체 칩들 간에 일정한 간격을 가지도록 하는 단계는 테이프 확장 방법(tape expansion)에 의하는 것을 특징으로 하는 반도체 스택 패키지 제조 방법.
  9. 제6항에 있어서, 상기 몰드는 상기 반도체 칩 상부에 형성되며, 상기 복수개의 웨이퍼들을 적층하는 단계 이전에, 상기 웨이퍼의 두께를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지 제조 방법.
  10. 제6항에 있어서, 상기 몰드는 상기 반도체 칩 측면에 형성되어, 상기 반도체 칩의 측면을 보호하는 것을 특징으로 하는 반도체 스택 패키지 제조 방법.
  11. 제6항에 있어서, 상기 개구는 레이저 가공 또는 식각(etching)에 의해 형성되는 것을 특징으로 하는 반도체 스택 패키지 제조 방법.
  12. 제6항에 있어서, 상기 외부 접속 단자는 솔더볼(solder ball) 또는 금속 범프인 것을 특징으로 하는 반도체 스택 패키지 제조 방법.
KR1020070059286A 2007-06-18 2007-06-18 반도체 스택 패키지 및 이의 제조 방법 KR20080111211A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070059286A KR20080111211A (ko) 2007-06-18 2007-06-18 반도체 스택 패키지 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070059286A KR20080111211A (ko) 2007-06-18 2007-06-18 반도체 스택 패키지 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20080111211A true KR20080111211A (ko) 2008-12-23

Family

ID=40369504

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070059286A KR20080111211A (ko) 2007-06-18 2007-06-18 반도체 스택 패키지 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR20080111211A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093439B2 (en) 2012-09-12 2015-07-28 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093439B2 (en) 2012-09-12 2015-07-28 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Similar Documents

Publication Publication Date Title
KR100319609B1 (ko) 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
JP4413452B2 (ja) 半導体装置およびその製造方法
KR100604049B1 (ko) 반도체 칩 패키지 및 그 제조방법
US6818998B2 (en) Stacked chip package having upper chip provided with trenches and method of manufacturing the same
US7335986B1 (en) Wafer level chip scale package
JP2008244437A (ja) ダイ収容開口部を備えたイメージセンサパッケージおよびその方法
JP4522574B2 (ja) 半導体装置の作製方法
KR102597994B1 (ko) 배선 구조체 및 이의 형성 방법
CN109216304B (zh) 半导体封装及其制造方法
JP2016054289A (ja) ワイヤボンドセンサパッケージ及び方法
JP2008182224A (ja) スタック・パッケージ及びスタック・パッケージの製造方法
KR100565961B1 (ko) 3차원 적층 칩 패키지 제조 방법
CN106898596A (zh) 半导体结构及其制造方法
US20070246826A1 (en) Wafer level semiconductor module and method for manufacturing the same
US11894336B2 (en) Integrated fan-out package and manufacturing method thereof
KR20090004775A (ko) 반도체 장치 패키지용의 인터­커넥팅 구조물 및 그 방법
JP2004342861A (ja) チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造
US8450844B2 (en) Semiconductor package and method of manufacturing the same
US20080142945A1 (en) Semiconductor package with redistribution layer of semiconductor chip directly contacted with substrate and method of fabricating the same
JP4959538B2 (ja) 半導体装置とその製造方法及び電子装置
JP2008091795A (ja) 半導体装置および半導体装置の製造方法
JP2005005632A (ja) チップ状電子部品及びその製造方法、並びにその実装構造
US7332430B2 (en) Method for improving the mechanical properties of BOC module arrangements
CN111106020A (zh) 集成电路封装件和方法
JP5238985B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination