KR20090004775A - 반도체 장치 패키지용의 인터­커넥팅 구조물 및 그 방법 - Google Patents

반도체 장치 패키지용의 인터­커넥팅 구조물 및 그 방법 Download PDF

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KR20090004775A
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chip
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웬-쿤 양
디안-팡 린
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어드벤스드 칩 엔지니어링 테크놀로지, 인크.
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Abstract

본 발명에 따른 반도체 다이 조립체에 대한 인터커넥팅 구조물은, 배선 회로가 미리 형성되어 있는 기판; 활성 표면 상에 콘택 패드를 구비한 다이; 상기 다이를 상기 기판 상부에 접착하기 위해 상기 기판의 상부에 형성된 접착제 - 상기 기판에는 상기 기판과 상기 접착제를 통과하는 비아가 형성됨 - ; 및 상기 다이의 콘택트 패드를 상기 기판의 배선 회로에 결합하도록 상기 비아 내로 충전되는 도전성 물질을 포함한다.
반도체, 패키지, 인터커넥팅, CTE, LGA, BGA

Description

반도체 장치 패키지용의 인터­커넥팅 구조물 및 그 방법{Inter­connecting Structure for Semiconductor Device Package and Method of the Same}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로는 반도체 장치 패키지용의 인터-커넥팅 구조물에 관한 것이다.
본 기술분야에서 고성능의 집적 회로(IC) 패키지가 알려져 있다. 열 및 전기적 성능에 대한 개선과 소형화 및 저가격화에 대한 산업적 요구에 따라 IC 패키지는 향상되어 왔다. 반도체 장치 분야에서, 장치 밀도는 증가하고 있으며, 장치 치수는 지속적으로 소형화되고 있다. 이런 고밀도 장치에서 패키징 또는 인터커넥팅 기술에 대한 요구 역시 전술한 상황을 충족시키기 위해 증가되고 있다. 통상적으로, 플립-칩 부착 방법에 있어서, 솔더 범프 어레이는 다이의 표면에 형성된다. 솔더 범프의 형성은 소정 패턴의 솔더 범프를 생산하기 위해 솔더 마스크를 통해 솔더 혼합물을 사용하여 수행될 수도 있다. 칩 패키지는 전력 분배, 신호 분배, 열 방산, 칩 보호 및 칩 지지 등의 기능을 수행한다. 반도체가 보다 복잡해짐에 따라, 통상의 패키지 기술, 예를 들면 리드 프레임 패키지, 플렉스 패키지, 리기드 패키지 기술은 칩 상에 고밀도의 소자를 가진 소형 칩을 생산 요구를 충족하지 못한다.
일반적으로, 볼 그리드 어레이(BGA) 패키지와 같은 어래이 패키징은 패키지의 표면적에 대해 인터커넥트의 밀도가 높다. 통상의 BGA 패키지는 높은 임피던스를 야기하는 회선상(回旋狀)의 신호 경로와 열 방출 성능이 열악한 비효율적인 열 경로를 포함한다. 패키지의 밀도가 증가됨에 따라, 장치에서 생성된 열을 방산하는 것은 매우 중요하다.
플립-칩 기술은 다이를 인쇄 배선판(wiring board) 등의 실장용 기판에 전기적으로 접속하기 위한 기술로 알려져 있다. 다이의 활성면은 일반적으로 칩의 에지로 되는 다수의 전기적 커플링을 수용한다. 전기적 접속부들(connections)은 플립-칩의 활성면 위에 단자(terminals)로서 형성된다. 범프는 기판으로의 기계적 접속과 전기적 결합을 형성하는 땜납(solder) 및/또는 구리, 금을 포함한다. RDL 공정후 솔더 범프는 약 50-100㎛ 정도 높이의 범프를 갖는다. 칩은, 도 1에 도시한 바와 같이, 실장용 기판의 본딩 패드에 범프가 정렬된 실장용 기판에 역으로 배치된다. 범프들이 솔더 범프인 경우에는, 플립-칩 상의 솔더 범프는 기판의 본딩 패드에 솔더링된다. 솔더 조인트는 비교적 저거이지만, 전기적 저항이 높을 뿐만 아니라 열-기계적 응력으로 인한 약화로 인해 시간이 지나면 크랙 및 보이드가 발생된다. 또한, 솔더들은 통상적으로 주석-납 합금이고, 납-기반 물질(lead-based materials)은 유독 물질의 배출 및 지하 공급수로의 유독 물질의 침투에 관한 환경적인 문제로 인해 대중화와는 거리가 있었다. 일반적으로, 언더 필(under fill) 물질은 실리콘 칩과 기판 사이의 CTE 편차의 열 응력을 감소하기 위해 적용된다.
또한, 종래의 패키지 기술은 웨이퍼 상의 다이(dice)를 개별의 다이들로 분할한 후 다이를 개별적으로 패키지하기 때문에, 이들 기술들은 제조 시간이 길다. 칩 패키지 기술은 집적 회로의 발달에 깊게 영향을 받으므로, 전자부품의 크기에 대한 요구가 있으면, 패키지 기술도 그에 따른다. 이런 이유로, 패키지 기술은 현재 볼 그리드 어레이(BGA), 플립 칩 볼 그리드 어레이(FC-BGA), 칩스캐일 패키지(CSP), 웨이퍼 레벨 패키지(WLP)로 흐르는 추세에 있다. "웨이퍼 레벨 패키지"는 칩(dice)로의 단품화 이전에 웨이퍼 상의 모든 인터커넥션 뿐 아니라 기타 공정 단계들이 수행되는 전체 패키징(entire packaging)으로서 이해된다. 일반적으로, 모든 조립 공정 또는 패키지 공정이 완료된 후, 개별적인 반도체 패키지들은 복수의 반도체 다이들을 가진 웨이퍼로부터 분리된다. 웨이퍼 레벨 패키지는 매우 우수한 전기적 성능을 가지면서 매우 작은 치수를 갖는다.
미국 특허 제6,271,469호는 도 2에 도시한 바와 같은 재배열 라인(RDL(124))을 가진 패키지를 기술한다. 이 극소 전자 패키지는 활성 표면을 구비한 극소 전자(microelectronic) 다이(102)를 포함한다. 캡슐화(encapsulation) 물질은 극소 전자 다이 활성 표면에 대해 실질적으로 평면(planar)인 적어도 하나 이상의 표면 을 포함한다. 제1 유전 물질층(118)은 극소전자 활성 표면의 적어도 일부분과 캡슐화 물질 표면에 배치된다. 이어서 적어도 하나의 도전성 트레이스(124)가 제1 유전 물질층(118) 상에 배치된다. 도전성 트레이스(124)는 극소전자 다이 활성 표면과 전기적으로 접촉된다. 이어서 제2 다이 유전층(126)과 제3 다이 유전층(136)이 다이 상방에 형성된다. 관통공(132)은 트레이스(124)와의 결합을 위해 제2 유전층(126) 내에 형성된다. 패드(134)는 관통공(132)에 접속되고, 솔더(128)는 패드에 위치된다.
이들 종래의 패키지 구조물 및 공정 설계에서는 적층 구조물을 형성하기 위해 다이/기판 상부에 너무 많은 유전층을 적층되고, RDL 공정에 대한 활성 표면의 평면과, 패키지 공정을 종료하기 이해 높은 정밀도의 리소-포토 머신을 필요로 하지 않지만, 적층 공정 동안 칩 표면이 손상되기 쉽다. 이는 실리콘 칩과 솔더 볼 사이에 버퍼층의 부족으로 기인한 것이므로, 이 스킴은 수율과 안정성이 좋지 않다.
본 발명은 전술한 문제점을 해소하여 장치 성능이 보다 양호한 플립칩 스킴용의 인터커넥션 구조물을 가진 구조를 제공하고자 한다.
본 발명의 목적은 비용이 낮고, 고성능이면서 안정성이 높은 패키지를 제공할 수 있는, 칩 및 도전성 트레이스를 구비한 반도체 장치 패키지(칩 조립체)를 제공하는데 있다.
본 발명의 다른 목적은 반도체 장치 패키지(칩 조립체)를 편리하고, 고효율적으로 제조하기 위한 방법을 제공하는데 있다.
본 발명의 일양태에 따른 반도체 다이 조립체에 대한 인터커넥팅 구조물은,
배선 회로가 미리 형성되어 있는 기판; 활성 표면 상에 콘택 패드를 구비한 다이; 상기 다이를 상기 기판 상부에 접착하기 위해 상기 기판의 상부에 형성된 접착제 - 상기 기판에는 상기 기판과 상기 접착제를 통과하는 비아가 형성됨 - ; 및 상기 다이의 콘택트 패드를 상기 기판의 배선 회로에 결합하도록 상기 비아 내로 충전되는 도전성 물질을 포함한다.
상기 구조물은 상기 다이와 상기 접착제의 상부에 형성된 코어 접착물질을 더 포함하고, 도전성 볼은 상기 배선 회로에 결합된다. 지지 베이스는 코어 접착물질 위에 형성된다. 도전층은 코어 접착물질의 상부 및/또는 다이의 이면에 형성될 수도 있다. 도전층은 적층된 구리 포일, 스퍼터링 Cu/Ni/Au의 전기 도금으로 형성될 수 있다.
대안적으로, 상기 다이와 기판 또는 상기 접착제의 상부에 경사 구조물을 가진 인캡슐부를 더 포함하고, 도전성 볼은 상기 배선 회로에 결합된다. 경사 구조물의 각도는 수평면으로부터 약 30-60°정도이다. 인캡슐부는 액상 혼합물 또는 몰딩 혼합물을 포함한다.
본 발명은 기판을 포함하는 반도체 다이 조립체에 대한 인터커넥팅 구조물을 형성하기 위한 방법을 제공하고, 상기 방법은, 상기 기판에 접착제를 형성하는 단계; 상기 기판에 또는 다이 표면(실리콘 웨이퍼 표면)에 배선 회로를 제공하는 단계; 파인 얼라인먼트 픽 앤 플레이스 머신(fine alignment pick and place machine)을 이용하여 플립 다이 구성(flip die configuration)으로 상기 접착제 상에 다이를 부착하는 단계; 상기 다이의 이면에 코어 접착물질을 형성하고 다이의 공간을 충전하는 단계; 콘택 패드를 개방하기 위해 상기 기판 내에 비아를 형성하는 단계; 상기 콘택 패드 상에 PVD 또는 CVD를 이용하여 시드 금속층을 형성하는 단계; 상기 기판/다이 상에 포토-레지스터를 형성하고 비아 영역을 개방하는 단계; 및 상기 비아를 도전성 물질로 충전을 위해 전기 도금(E-plating)을 수행하고, 상기 다이의 콘택 패드들을 결합하기 위해 상기 인터커넥팅 구조물을 형성하는 단계를 포함한다.
상기 방법은 접착제가 형성된 후 접착제를 커링하는 단계; 건식 또는 습식에 의한 상기 개방 단계 후에 콘택 패드를 세정하는 단계; 및 상기 인터커넥팅 구조물을 형성한 후 PR 스트립 및 상기 시드 금속층을 에칭 백(etching back)하는 단계를 더 포함한다. 일 경우로, PR은, 솔더 볼의 금속 랜드의 상부에 Au가 없다면 PVD 이전에 솔더 볼의 금속 랜드를 보호하도록 형성될 수도 있다.
본 발명에 따르면, 비용이 낮고, 고성능이면서 안정성이 높은 패키지를 제공할 수 있고 반도체 장치 패키지(칩 조립체)를 편리하고, 고효율적으로 제조할 수 있다.
본 발명에 따른 실시예에 대해 도면을 참조하여 구체적으로 설명한다. 그러나 본 발명의 바람직한 실시예는 예시를 위한 것으로 이해되어야 한다. 본 명세서에 언급한 실시예 이외에도 본 발명은 넓은 의미에서 다른 실시예로 구현될 수 있으므로, 본 발명의 범위는 실시예가 아닌 첨부된 특허청구범위로 규정되는 것으로 이해되어야 한다.
본 발명은 반도체 패키지 구조물에 관한 것이다. 본 발명은 도 3에 도시한 바와 같이 칩, 도전성 트레이스 및 금속 인터커넥팅부를 포함하는 반도체 칩 조립 체를 제공한다.
도 3은 기판(100)의 횡단면도이다. 기판(100)은 금속, 유리, 세라믹, 플라스틱, PCB 또는 PI일 수 있다. 기판(100)의 두께는 약 40-70㎛이다. 기판은 단층 또는 다층(배선 회로) 기판일 수도 있다. 칩(105)은 열로 기인한 응력을 흡수하도록 탄성을 지닌 접착제(110)에 의해 표면에 접착된다. 접착제는 칩 사이즈 영역만에 도포될 수 있다. 인터커넥팅 구조물(115)는 레이저 드릴에 의해 기판(100) 내에 형성된 관통공 내에 충진된다. 인터커넥팅 구조물(115)은 칩(105)의 콘택 패드(102)에 결합된다. 콘택 패트(102)는 알루미늄, 구리 패드이거나 다른 금속의 패드이며, 실리콘 웨이퍼 내에 RDL 공정 후에 형성된다. 트레이스(120)는 기판(100)의 저부 및 상부 표면에 구성되고, 인터커넥팅 구조물(115)에 결합된다. 도전성 볼(125)은 트레이스(120)의 끝단에 결합된다.
도 3에서, 도전성 트레이스(라우팅 라인)(120)는 기판의 아래(내부)에 형성된다. 예를 들면, 도전성 트레이스(120)는 금, 구리, 구리-니켈 등으로 이루어지고, 트레이스(120)는 전기도금, 도금 또는 에칭 등의 방법에 의해 형성된다. 구리 전기도금 처리는 구리층이 소정의 두께로 될 때까지 계속된다. 도전성 트레이스(120)는 칩 수용을 위한 영역 외측으로 이어진다. 코어 접착물질(paste)(130)은 다이(105)와 기판(100) 또는 접착제(110)의 상부를 덮는다. 코어 접착물질은 수지, 혼합물, 실리콘 고무 또는 에폭시로 형성될 수 있다.
도 4는 본 발명의 대안적인 실시예를 도시한 도면이다. 지지 베이스(135)는 패키지를 단단히 지지하기 위해 코어 접착물질(130) 위에 부착된다. 대안적으로, 도전층(140)이 히트-싱크로서 기능하기 위해 코어 접착물질(130) 위에 코팅되거나 적층될 수 있다. 층(140)은 도 5에 도시한 바와 같이, 구리 포일(실버 접착물질에 의한 접착)의 적층, 스퍼터링, Cu/Ni/Au의 전기 도금에 의해 형성될 수 있다.
도 6을 참조하면, 몰딩 인캡슐부(145)는 코어 접착물질을 대신하여 액상 혼합물 또는 몰딩 혼합물에 의해 형성된다. 다이의 높이는 약 50-200㎛이고, 다이의 탑부로부터 인캡슐부(145)까지의 치수는 약 30-100㎛이다. 접착제가 부여된 기판의 두께는 약 40-100㎛이다. 따라서, 장치의 몸체 두께는 약 120-400㎛이다. 인캡슐부(145)는 "경사-지붕부(sloop-roof)"를 포함하며, 경사 구조물(150)의 각도 θ는 30-60°이며, 이는 종래의 열 방산 스킴보다 양호한 효율을 제공한다.
도 7을 참조하면, 기판(라운드형 또는 사각형)(1000)에는 내부 배선 회로가 제공된다. 접착 필름(110)(바람직하게는 실리콘 칩과 기판 사이의 CTE 불일치로 기인한 열 응력을 흡수하기 위한 탄성을 지님)은 기판 위에 코팅되고, 이어서 필름(110)의 프리-커링(pre-curing)이 수행된다. 다이(105)는 파인 얼라인먼트 머신에 의해 기판(PI)(100) 상에 네스트 배치된다(nest placed). 다음 공정으로, 다이(105)의 이면으로부터 코어 접착물질(130)(수지, 혼합물, 실리콘, 고무 등)을 인 쇄하거나 몰딩한다. 패널 접합은 "베이스"(135)를 이면에 접합하기 위해 이용되고(이 단계는 옵션적임), 이어서 도 8에 도시한 바와 같이 "패널 웨이퍼"를 형성하기 위해 커링된다. 다음 공정으로, 레이저 드릴을 채용하여 비아를 개방하고(이는 다이의 접합전에 기판내 비아를 개방할 수도 있다), 시드 금속층을 형성하고, PR을 사용하여 관통공(비아-홀)과 기판의 배선 회로와의 접속을 위한 영역을 형성한다. 다음으로 전기도금(E-plating)이 PR 스트립 이후에 사용되고, 시드 금속층을 에칭하여 인터커넥팅 구조물(115)을 형성한다. 패드는 RDL을 실리콘 웨이퍼 폼 내에 형성한 후 Al 본딩 패드 또는 금속 패드에 의해 형성되고, 관통공의 영역은 도 8 및 도 9를 참조하면 볼을 형성하지 위한 영역은 아니다.
다음으로, 솔더 볼 배치 및 IR 리플로우 공정이 수행되어, 도 10에 도시한 바와 같이 최종의 단자가 형성된다. 이 후, 패널 레벨의 최종 검사가 수행되고 기판(PI)과 코어 접물착물이 절단되어 "패널 웨이퍼"가 개별의 패키지로 단품화된다.
도 11은 본 발명의 인터커넥팅 구조물을 도시한 도면이다. IC 패키지의 인터커넥팅 구조물은 활성 표면에 금속 콘택 패드(102)가 형성된 다이(105)를 포함한다. 접착제(110)는 다이(105)의 저부에 있다. 기판(100)에는 배선회로(120)가 미리 형성된체로 다이(105)를 운반하도록 제공되고, 관통공(115)은 기판(100)과 상기 접착제(110) 내에 도전성 물질로 형성되어, 다이(105)의 금속 콘택 패드(102)을 기판의 배선 회로(120)에 결합한다.
본 발명은 종래의 방식보다 단순화된 공정을 제공한다. 본 발명은 패널 웨이퍼 레벨에서 RDL 공정을 필요로하지 않으며(RDL은 칩 표면 상에 RDL 공정동안 칩 표면의 손상을 회피하기 위해 기판 공정에서 "배선 회로"가 미리 형성됨을 의미함), 어떤 얼라인먼트 공구도 필요하지 않으며(얼라인먼트 패턴은 배선 회로 공정에서 기판의 표면에 형성됨), 다이(활성면)는 기판의 탄성 접착층에 부착된다. PI 기판에는 대형의 패널 사이즈를 이용하여 배선 회로가 제공된다. 본 발명은 비아 영역에 도전성 물질을 형성하기 위해 습식 PR 코팅 공정 대신에 단순한 적층 드라이 PR을 사용한다. 다이는 공정 동안 내부에서 패키지될 수 있고, 단지 패드를 개방하며, 활성 표면측은 보호된다. 이 스킴은 저가이지만 제조 수율이 높으며 패키지 구조물의 치수는 매우 얇다(솔더 범프의 높이치가 필요하지 않고 실리콘 웨이퍼는 공정동안 솔더 범프 높이 충격 없이 최대한 얇게 적층될 수 있다).
본 발명은 또한 응력을 해소하기 위한 버퍼층으로서 탄성 접착층을 채용하고, 강한 기계성을 위해 비아를 완전히 덥도록 금속(Cu 또는 Sn)을 충전하므로써 PI 기판으로부터 Z축 방향으로 어떤 열 응력도 기판에 영향을 주지 않으므로 안정성이 양호한 구조물을 제공할 수 있다. 이는 현재의 빌드업 레이어 공정(적층 공정)과 비교하여 차이점이 있다. PI 기판과 PCB 마더보드 사이의 CTE는 동일하며, 열의 발생이 방지되어 열 관리가 종전보다 용이하다.
전술한 구조물은 LGA(패키지 외주변에 단자 패드가 있음) 타입 패키지와 BGA(Ball Grid Array) 타입을 포함한다.
본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이상의 실시예로 한정되어서는 안되며, 본 명세서에 첨부된 특허청구범위에 의해 한정되는 것으로 이해되어야만 한다.
도 1은 종래 기술에 따른 반도체 칩 조립체를 도시한 단면도.
도 2는 종래 기술에 따른 반도체 칩 조립체를 도시한 단면도.
도 3은 본 발명의 실시예에 따른 반도체 칩 조립체를 도시한 단면면.
도 4는 본 발명의 실시예에 따른 반도체 칩 조립체를 도시한 단면도.
도 5는 본 발명의 다른 실시예에 따른 반도체 칩 조립체를 도시한 단면도.
도 6은 본 발명의 다른 실시예에 따른 반도체 칩 조립체를 도시한 단면도.
도 7 내지 도 10은 본 발명의 실시예에 따른 공정을 도시한 단면도.
도 11은 본 발명의 실시예에 따른 인터커넥팅 구조물을 도시한 단면도.

Claims (5)

  1. 반도체 다이 조립체에 대한 인터커넥팅 구조물에 있어서,
    배선 회로가 미리 형성되어 있는 기판;
    활성 표면 상에 콘택 패드를 구비한 다이;
    상기 다이를 상기 기판 상부에 접착하기 위해 상기 기판의 상부에 형성된 접착제 - 상기 기판에는 상기 기판과 상기 접착제를 통과하는 비아가 형성됨 - ; 및
    상기 다이의 콘택트 패드를 상기 기판의 배선 회로에 결합하도록 상기 비아 내로 충전되는 도전성 물질을 포함하는 것을 특징으로 하는
    반도체 다이 조립체에 대한 인터커넥팅 구조물.
  2. 제1항에 있어서,
    상기 다이와 상기 접착제의 상부에 형성된 코어 접착물질을 더 포함하고, 도전성 볼은 상기 배선 회로에 결합되는 것을 특징으로 하는
    반도체 다이 조립체에 대한 인터커넥팅 구조물.
  3. 제1항에 있어서,
    상기 다이와 상기 접착제의 상부에 경사 구조물을 가진 인캡슐부를 더 포함 하고, 도전성 볼은 상기 배선 회로에 결합되는 것을 특징으로 하는
    반도체 다이 조립체에 대한 인터커넥팅 구조물.
  4. 기판을 포함하는 반도체 다이 조립체에 대한 인터커넥팅 구조물을 형성하기 위한 방법에 있어서,
    상기 기판에 배선 회로를 제공하는 단계;
    상기 기판에 접착제를 형성하는 단계;
    파인 얼라인먼트 픽 앤 플레이스 머신(fine alignment pick and place machine)을 이용하여 플립 다이 구성(flip die configuration)으로 상기 접착제 상에 다이를 부착하는 단계;
    상기 다이의 이면에 코어 접착물질을 형성하고 다이의 공간을 충전하는 단계;
    콘택 패드를 개방하기 위해 상기 기판 내에 비아를 형성하는 단계;
    상기 콘택 패드 상에 시드 금속층을 형성하는 단계;
    상기 다이 상에 포토-레지스터를 형성하고 비아 영역을 개방하는 단계; 및
    상기 비아를 도전성 물질로 충전을 위해 전기 도금(E-plating)을 수행하고, 상기 다이의 콘택 패드들을 결합하기 위해 상기 인터커넥팅 구조물을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 다이 조립체에 대한 인터커넥팅 구 조물을 형성하기 위한 방법.
  5. 제4항에 있어서,
    상기 인터커넥팅 구조물을 형성한 후 상기 포토-레지스터를 박리하고 상기 시드 금속층을 에칭 백(etching back)하는 단계를 더 포함하는 것을 특징으로 하는
    반도체 다이 조립체에 대한 인터커넥팅 구조물을 형성하기 위한 방법.
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