JP2008091795A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】小型化された積層型半導体装置と、当該半導体装置の製造方法を提供する。
【解決手段】第１の半導体チップと、前記第１の半導体チップ上に形成された、該第１の半導体チップに接続される多層配線と、前記多層配線を介して前記第１の半導体チップに接続される第２の半導体チップと前記第２の半導体チップを封止する封止材料と、前記多層配線に接続される突起状のプラグと、を有することを特徴とする半導体装置。
【選択図】図２

Description

本発明は、複数の半導体チップがパッケージングされてなる半導体装置と、当該半導体装置の製造方法に関する。
複数の半導体チップがパッケージングされてなる半導体装置については、様々な構造のものが提案されているが、例えばインターポーザー上に複数の半導体チップが積層されてなる構造のものがある。
図１は、従来のチップ積層型の半導体装置１０を模式的に示した断面図である。図１を参照するに、本図に示す半導体装置１０は、多層配線構造を有するインターポーザー１１上に、半導体チップ１２乃至１５が積層され、これらの半導体チップ１２乃至１５が絶縁材料よりなる封止材料１６により封止された構造を有している。
また、下層の半導体チップ１２はフリップチップ接続により、上層の半導体チップ１３乃至１５はボンディングワイヤによって、インターポーザー１１に形成された多層配線に接続される構造になっている。
特開２００１−９４０３３号公報 特開２００２−３５３４０２号公報
しかし、上記のチップ積層型の半導体装置は、インターポーザーを介してマザーボードなどの接続対象上に実装される構造となっているため、半導体装置の小型化・薄型化が困難となる問題があった。例えば、インターポーザー１１は、いわゆるビルドアップ法やＰＷＢプロセス（プリント配線基板の製造方法）により製造される、所定の厚さを有する多層配線基板よりなるため、チップ積層型の半導体装置を薄型化する上での問題となっていた。
また、上記のインターポーザーは、平面視した場合の面積が半導体チップより大きくなるため、半導体装置を小型化する上での問題となっていた。また、従来の半導体装置では、上層に積層される半導体チップはボンディングワイヤによってインターポーザーに接続されるため、ボンディングワイヤのとりまわしや接続のためのスペースが必要となり、半導体装置を小型化する上での問題となっていた。
また、従来のチップ積層型の半導体装置では、実質的な半導体装置の完成前（パッケージ完成前）での個々の半導体チップの試験が困難であり、良品確認のための試験はパッケージ完成後になってしまう場合があった。
このため、積層される半導体チップのうちの一部（例えば１個）に不具合があったとしても、複数の半導体チップを含む高価な半導体装置全体が不良品となってしまい、半導体装置の製造の上での歩留まり低下、製造コストの上昇の問題が生じていた。
例えば、上記の特許文献１（特開２００１−９４０３３号公報）、特許文献２（特開２００２−３５３４０２号公報）には、インターポーザーを用いずに半導体チップを積層してパッケージングする方法、または基板と半導体チップを積層する方法が開示されている。
しかし、これらの従来の方法では、特に下層の半導体チップ（基板）の多ピン化への対応が困難であり、実質的に下層となる半導体チップ（基板）の構造、例えば接続部（電極パッドなど）の数を増やすことが困難となっていた。このため、半導体装置の構造に制限が生じてしまう問題があった。
そこで、本発明では、上記の問題を解決した新規で有用な半導体装置、および当該半導体装置の製造方法を提供することを統括的課題としている。
本発明の具体的な課題は、複数の半導体チップがパッケージングされてなる半導体装置を小型化することである。
本発明の第１の観点では、上記の課題を、第１の半導体チップと、前記第１の半導体チップ上に形成された、該第１の半導体チップに接続される多層配線と、前記多層配線を介して前記第１の半導体チップに接続される第２の半導体チップと、前記第２の半導体チップを封止する封止材料と、前記多層配線に接続される、先端が前記封止材料より露出する突起状のプラグと、を有することを特徴とする半導体装置により、解決する。
本発明によれば、複数の半導体チップがパッケージングされてなる半導体装置を小型化することが可能となる。
また、本発明の第２の観点では、上記の課題を、基板に形成された第１の半導体チップに相当する領域上に、該第１の半導体チップに接続される多層配線を形成する第１の工程と、前記多層配線に接続される突起状のプラグを形成する第２の工程と、前記多層配線に第２の半導体チップを接続する第３の工程と、前記第２の半導体チップを封止材料により封止する第４の工程と、前記基板を切断して前記第１の半導体チップを個片化する第５の工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
本発明によれば、複数の半導体チップがパッケージングされてなる半導体装置を小型化することが可能となる。
本発明によれば、複数の半導体チップがパッケージングされてなる半導体装置を小型化することが可能となる。
本発明による半導体装置は、第１の半導体チップと、前記第１の半導体チップ上に形成された、該第１の半導体チップに接続される多層配線と、前記多層配線を介して前記第１の半導体チップに接続される第２の半導体チップと、前記第２の半導体チップを封止する封止材料と、前記多層配線に接続される、先端が前記封止材料より露出する突起状のプラグと、を有することを特徴としている。
上記の構成においては、インターポーザーと呼ばれる、半導体装置が実装される多層配線基板が省略された構造であることが特徴である。この場合、前記第１の半導体チップと前記第２の半導体チップは前記多層配線を挟んで積層され、さらに前記第１の半導体チップと前記第２の半導体チップは当該多層配線によって電気的な接続が行われている。
また、前記多層配線には、上記の半導体装置をマザーボードなどの接続対象と接続するための突起状のプラグが形成されており、当該プラグは前記多層配線を介して前記第１の半導体チップと前記第２の半導体チップに接続されている。
このため、上記の半導体装置は、複数の半導体チップ（前記第１の半導体チップと前記第２の半導体チップ）がパッケージングされた構造を有しながら、小型化・薄型化が可能である特徴を有している。また、前記第１の半導体チップと前記第２の半導体チップを接続する配線が多層配線であるため、半導体チップの多ピン化にも対応が可能になっている。
また、従来のインターポーザーを用いたチップ積層型の半導体装置では、実質的なパッケージングの完成前に、個々の半導体層チップの試験を行うことは困難となっていた。一方で、上記の半導体装置を製造する場合には、上層となる前記第２の半導体チップの実装の前に、例えば上記のプラグを用いて下層となる前記第１の半導体チップの試験を行うことが可能である。このため、本発明による半導体装置の製造方法では、製造の歩留まりが向上し、製造コストが抑制される効果を奏する。
次に、上記の半導体装置の構成と、その製造方法の一例について、図面を用いて以下に説明する。
図２は、本発明の実施例１による半導体装置１００を模式的に示した断面図である。図２を参照するに、本実施例による半導体装置１００の概略は、第１の半導体チップ１０１と、第２の半導体チップ２０１とが、多層配線２００を挟んで積層されてパッケージングされた構造となっている。
また、第１の半導体チップ１０１は、多層配線２００を介して第２の半導体チップ２０１と電気的に接続されるように構成されている。また、第２の半導体チップ２０１は、多層配線２００上で、例えば樹脂材料（モールド樹脂）よりなる封止材料１１５によって封止されている。
また、第２の半導体チップ２０１は第１の半導体チップ１０１よりも小さく、第２の半導体チップの周囲の多層配線２００上には、多層配線２００に接続される突起状のプラグ１１２が形成されており、プラグ１１２の先端は封止材料１１５から先端が露出するように構成されている。
また、第１の半導体チップ１０１のデバイスが形成されたデバイス面には、デバイスに接続された電極パッド１０２が形成されており、電極パッド以外のデバイス面は、保護層（パッシベーション層）１０３によって保護されている。
上記の多層配線２００は、第１の半導体チップ１０１の側（下層）に形成される下層配線１０６と、第２の半導体チップ２０１の側（上層）に形成される上層配線１０８とを有している。下層配線１０６と上層配線１０８との間は、絶縁層（層間絶縁層）１０７が形成され、下層と上層の間の配線の絶縁がされている。また、下層配線１０６と保護層１０３の間には絶縁層１０４が、上層配線１０８上（上層配線１０８と封止材料１１５の間）には絶縁層１０９が形成され、配線の保護と絶縁が図られている。
例えば、下層配線１０６は、ビアプラグ１０６Ａと、ビアプラグ１０６Ａに接続されるパターン配線１０６Ｂを有するように構成され、ビアプラグ１０６Ａが電極パッド１０２（第１の半導体チップ１０１）と接続され、パターン配線１０６Ｂが上層配線１０８と接続されている。同様に、上層配線１０８は、ビアプラグ１０８Ａとパターン配線１０８Ｂを有するように構成され、ビアプラグ１０８Ａが下層配線１０６（パターン配線１０６Ｂ）と、パターン配線１０８Ｂが第２の半導体チップ２０１、プラグ１１２と接続されるように構成されている。
第２の半導体チップ２０１のデバイス面の電極パッド（本図では図示せず）にはバンプ２０２が形成され、バンプ２０２は接続層１１１を介して上層配線１０８（パターン配線１０８Ｂ）に電気的に接続されている。すなわち、第２の半導体チップ２０１は、多層配線２００にフリップチップ接続されており、第２の半導体チップ２０１と多層配線２００の間には、アンダーフィル２０３が浸透されている。
また、上層配線１０８上（パターン配線１０８Ｂ）上に形成されたプラグ１１２は、その先端が封止材料１１５から露出し、当該先端には接続層１１３を介して外部接続端子となるバンプ１１４が形成されている。第１の半導体チップ１０１や第２の半導体チップ２０１は、プラグ１１２を介して、例えばマザーボードなど半導体装置１００の接続対象（実装用回路基板）と電気的な接続が行われる。
上記の構成では、例えば以下に示す材料が用いられる。電極パッド１０２は、Ａｌより、保護層１０３は、ＳｉＮ（Ｓｉ３Ｎ４）より、絶縁層１０４はポリイミドあるいは同様の機能を有する絶縁樹脂材より、絶縁層１０７，１０９はＳｉＯ２などの無機系絶縁膜より、下層配線１０６，上層配線１０８、プラグ１１２はＣｕより、接続層１１１はＮｉとはんだ層の積層構造（Ｎｉが配線側）より、接続層１１３はＮｉとＡｕの積層構造（Ｎｉがプラグ側）より、バンプ１１４ははんだより、封止材料１１５はエポキシなどの樹脂材料よりなるが、これらの材料は一例であり、本発明はこれらに限定されるものではない。
上記の本実施例による半導体装置１００においては、インターポーザーと呼ばれる、半導体装置が実装される多層配線基板が省略された構造であり、半導体装置の薄型化が可能となっている。また、本実施例による半導体装置は平面視した場合の大きさ（面積）が、第１の半導体チップ１０１と略同じであり、半導体装置の薄型化・小型化を実現している。すなわち、本実施例による半導体装置は、実質的に略第１の半導体チップ１０１に対応したチップサイズパッケージングに相当する大きさであって、かつ、複数の半導体チップ（第１の半導体チップ１０１と第２の半導体チップ２０１）がパッケージングされてなる構造を有していることが特徴である。
また、上記の構造においては、積層される第１の半導体チップ１０１と第２の半導体チップ２０１とを接続する配線（いわゆる再配線）が、多層配線であることが特徴である。例えば、ロジック系ＩＣ、ＳｏＣ（システム・オン・チップ）、もしくは混載型ＩＣなどと呼ばれる、論理回路を有する半導体チップは、デバイスに接続される接続点（電極パッド）の数が多く、いわゆる多ピン化された構造を有する場合が一般的である。また、近年の半導体チップの高性能化に従って上記の接続点の数は増大する傾向にある。
このため、例えば、従来の半導体チップの接続方法（例えば特開２００１−９４０３３号公報、特開２００２−３５３４０２号公報など）では、これらの多ピン化構造に対応が困難であり、高性能の論理回路を有する半導体チップを搭載することは困難となっていた。
一方、本実施例による半導体装置１００では、第１の半導体チップ１０１と、積層される第２の半導体チップ２０１との接続を多層配線２００により行っており、半導体チップの配線の微細化・多ピン化・高性能化に対応可能であることが特徴である。
このため、例えば第１の半導体チップ１０１として、ロジック系ＩＣ、ＳｏＣ、もしくは混載型ＩＣなどと呼ばれる、多ピン化された高性能の論理回路を有する半導体チップをパッケージングすることが可能となり、高性能の半導体装置を構成することが可能である。
また、第２の半導体チップ２０１としては、様々な半導体チップを搭載することが可能であるが、論理回路を有する半導体チップ１０１との組み合わせとしては、例えばメモリ系の半導体チップを用いることが可能である。
例えば、図３には、図２の半導体装置１００を平面視した場合の第１の半導体チップの電極パッド１０２、第２の半導体チップ２０１の電極パッド２０２Ａ、およびプラグ１１２の位置関係を示す。
図３を参照するに、第２の半導体チップ２０１の４辺の周縁部には電極パッド２０２Ａが形成されており、この電極パッド２０２Ａが、第１の半導体チップ１０１の周縁部に形成された電極パッド１０２と、多層配線２００（本図では図示を省略、図２に図示）で接続されている。また、第２の半導体チップ２０１の周囲には、多層配線２００上に起立するように形成されたプラグ１１２が配置されている。
このように、多ピン化された半導体チップを実装する場合には、本実施例のように、多層配線構造を用いて半導体チップの電気的な接続を行うことが好ましい。上記の多層配線構造を用いることで、微細化された高性能の半導体チップのパッケージングに対応することが可能となる。
次に、上記の半導体装置１００の製造方法の一例について、図４Ａ〜図４Ｐにもとづき、説明する。ただし、以下の図中において、先に説明した部分には同一の符号を付し、説明を省略する場合がある。
まず、図４Ａに示す工程において、半導体チップ１０１に相当する、領域１０１ａが複数（例えば格子状に）形成された基板を用意する。半導体チップ１０１に相当する領域１０１ａ上には、以下に説明する工程において多層配線が形成されて、さらに第２の半導体チップ２０１が実装される。このような工程を経た後、当該基板はダイシングによって切断されて半導体装置（半導体チップ１０１）が個片化される。
上記の領域１０１ａは、デバイスが形成されたデバイス形成面１０１Ａを有し、デバイス形成面１０１Ａには電極パッド１０２が形成されている。また、デバイス形成面１０１Ａの、電極パッド１０２以外の部分は、例えばＳｉＮ（Ｓｉ３Ｎ４）よりなる保護層（パッシベーション層）１０３により保護されている。
図４Ｂは、図４Ａに示す基板の、領域１０１ａを拡大して示した図である。図４Ｂ以下の図については領域１０１ａが複数形成された基板のうち、１つの領域１０１ａを例にとって、半導体装置の製造方法について説明する。
図４Ｃに示す工程では、保護層１０３上に、例えばポリイミドなどの樹脂材料よりなる絶縁層１０４を形成する。絶縁層１０４は、例えばラミネートまたは塗布により形成され、さらに電極パッド１０２が露出する開口部が形成される。
次に、図４Ｄに示す工程において、ＰＶＤ法（例えばスパッタリング法）により、絶縁層１０４上と電極パッド１０２上に、シード層１０４を形成する。シード層１０４は、例えば、ＴｉとＣｕの積層構造（Ｃｕが表層）、または、ＣｒとＣｕの積層構造（Ｃｕが表層）により形成されるが、シード層１０４はこれに限定されず、様々な材料で形成することができる。
次に、図４Ｅに示す工程において、いわゆる公知のセミアディティブ法により、ビアプラグ１０６Ａとパターン配線１０６Ｂとを有する下層配線１０６を形成する。上記の下層配線１０６の形成にあたっては、まず、シード層１０４上に感光性のレジスト層を形成した後、フォトリソグラフィ法によって当該レジスト層をパターニングし、レジストパターンを形成する。次に、当該レジストパターンをマスクとして、シード層１０４を給電層とする電解メッキにより、電極パッド１０２に接続されるビアプラグ１０６Ａと、ビアプラグ１０６Ａに接続されるパターン配線１０６Ｂを形成し、下層配線１０６を形成する。当該電解メッキの後、レジストパターンを剥離し、さらに露出したシード層１０４をエッチングにより除去し、図４Ｅに示す構造とする。
次に、図４Ｆに示す工程において、下層配線１０６を覆うように、例えばＣＶＤ法により、ＳｉＯ２よりなる絶縁層１０７を形成する。さらにパターンエッチングによって絶縁層１０７に、下層配線１０６（パターン配線１０６Ｂ）の一部が露出する開口部を形成する。
ここで、図４Ｅで先に説明したセミアディティブ法と同様にして、ビアプラグ１０８Ａとパターン配線１０８Ｂとを有する上層配線１０８を形成する。上記の上層配線１０８の形成にあたっては、まず、スパッタリング法によって絶縁層１０７上にシード層を形成した後、当該シード層上にレジストパターンを形成する。次に、当該レジストパターンをマスクとして、当該シード層を給電層とする電解メッキにより、パターン配線１０６Ｂに接続されるビアプラグ１０８Ａと、ビアプラグ１０８Ａに接続されるパターン配線１０８Ｂを形成し、上層配線１０８を形成する。当該電解メッキの後、レジストパターンを剥離し、さらに露出したシード層をエッチングにより除去し、図４Ｆに示す構造とする。
次に、図４Ｇに示す工程において、上層配線１０８を覆うように、例えばＣＶＤ法により、ＳｉＯ２よりなる絶縁層１０９を形成する。このようにして、複数の領域１０１ａ（半導体チップ１０１）に、それぞれ多層配線を形成することができる。また、このような多層配線は、半導体チップ１０１の論理回路などのデバイスに用いられる微細な配線と区別するために再配線と呼ばれる場合がある。当該再配線は、デバイス面に形成された保護層上に形成されることが一般的であり、デバイスに用いられる微細な配線とはその大きさが異なっている。
次に、図４Ｈに示す工程において、絶縁層１０９上に、開口部１２０Ａ，１２０Ｂを有するレジストパターン１２０を形成する。レジストパターン１２０は、例えばラミネートまたは塗布により形成されたレジスト層を、フォトリソグラフィ法によりパターニングすることで形成される。上記の開口部１２０Ａは後の工程においてプラグが接続される部分に、開口部１２０Ｂは半導体チップがフリップチップ接続される部分に対応する。
次に、図４Ｉに示す工程において、例えばドライエッチング、またはウエットエッチングにより、開口部１１０Ａ，１１０Ｂから露出する絶縁層１０９をエッチングにより除去し、絶縁層１０９に開口部１０９Ａ，１０９Ｂを形成する。当該エッチングの後にレジストパターン１２０を除去する。
次に、図４Ｊに示す工程において、ＰＶＤ法（例えばスパッタリング法）により、絶縁層１０９上と露出したパターン配線１０８Ｂに、シード層１１０を形成する。シード層１１０は、例えば、ＴｉとＣｕの積層構造（Ｃｕが表層）、または、ＣｒとＣｕの積層構造（Ｃｕが表層）により形成されるが、シード層１１０はこれに限定されず、様々な材料で形成することができる。
次に、図４Ｋに示す工程において、多層配線を形成した場合と同様にして、例えばセミアディティブ法により、Ｎｉとはんだの積層構造（はんだが表層）よりなる接続層１１１を形成する。上記の接続層１１１の形成にあたっては、まず、シード層１１０上にレジストパターンを形成し、次に、当該レジストパターンをマスクとして、シード層１１０を給電層とする電解メッキにより、パターン配線１０８Ｂに接続される接続層１１１を形成する。当該電解メッキの後、レジストパターンを剥離し、図４Ｋに示す構造とする。また、本工程においてはシード層１１０を除去せず、次に示す電解メッキの工程においても給電層として用いる。すなわち、本工程において形成される接続層１１１と、次の工程において形成されるプラグ１１２の、それぞれの電解メッキに用いられる給電層１１０は共通となる。
次に、図４Ｌに示す工程において、接続層１１１を形成した場合と同様にして、例えばセミアディティブ法により、Ｃｕよりなる円柱状のプラグ１１２を形成する。上記のプラグ１１２の形成にあたっては、まず、シード層１１０上にレジストパターンを形成し、次に、当該レジストパターンをマスクとして、シード層１１０を給電層とする電解メッキにより、パターン配線１０８Ｂに接続されるプラグ１１２を形成する。当該電解メッキの後、レジストパターンを剥離し、露出したシード層１１０をエッチングにより除去して図４Ｌに示す構造とする。また、本工程においては、プラグ１１２の形成に続いて、プラグ１１２の先端に、ＮｉとＡｕの積層構造（Ｎｉがプラグ１１２側）よりなる接続層１１３を形成してもよい。また、プラグ１１２の形状は円柱状に限定されず、例えば四角柱、三角柱など異なる形状であってもよい。
次に、図４Ｍに示す工程において、接続層１１１のリフローを行う。また、接続層１１１のリフローを行う前に、予め接続層１１１をフラックスでコーティングする工程を設けてもよい。また、またフラックスで接続層１１１をコーティングする工程を設けた場合には、リフロー後にフラックスをクリーニングする工程を設けてもよい。
この後は、多層配線上に第２の半導体チップ２０１を実装するが、第２の半導体チップ２０１の実装を行う前に、ウェハ（基板）レベルで第１の半導体チップ１０１の良品を確認するための試験を行ってもよい。
例えば、従来の半導体チップ積層型の半導体装置では、実質的な半導体装置の完成前（パッケージ完成前）に、個々の半導体チップの試験を行うことが困難であり、良品確認のための試験はパッケージ完成後になってしまう問題があった。
このため、積層される半導体チップのうちの一部（例えば１個）に不具合があったとしても、パッケージングされる半導体装置全体が不良品となってしまい、半導体装置の製造の上での歩留まり低下、製造コストの上昇の問題が生じていた。
一方で、本実施例による半導体装置の製造方法では、上層に積層される第２の半導体チップ２０１の実装前に、第１の半導体チップ１０１のチップサイズパッケージングが実質的に完了していることが特徴である。このため、第２の半導体チップの実装前に、ウェハレベルで第１の半導体チップ１０１の良品の確認試験を実施することが可能である。
例えば、第１の半導体チップ１０１の良品確認のための試験は、試験用のプローブＰを多層配線上のプラグに接触させて行うことが可能である。しかし、プローブＰの接触によって、プラグ１１２または接続層１１３に傷や凹みが生じる場合があるため、上記の試験においては、図４Ｎに示すように、プローブＰを、試験用プラグ１１２Ａに接触させて行うようにすることが好ましい。すなわち、図４Ｍに示した工程においては、半導体装置の外部接続のための外部接続用プラグ（プラグ１１２）と、第１の半導体チップ１０１の試験のための試験用プラグ（プラグ１１２Ａ）の双方を予め形成しておくことが好ましい。
また、図４Ｍに示した工程において、試験用プラグ１１２Ａに加えて、例えば放熱用のプラグなど、他の機能を目的とするプラグを設けることも可能である。
次に、図４Ｏに示す工程において、第２の半導体チップ２０１を多層配線上に実装する。この場合、バンプ２０２が形成された第２の半導体チップ２０１を、接続層１１１を介して上層配線１０８にフリップチップ接続する。さらに、第２の半導体チップ２０１と上層配線１０８の間にアンダーフィル２０３を浸透させ、アンダーフィル２０３のキュアを行って硬化させる。
さらに、以下に示すようにして、第２の半導体チップ２０１の封止を行う。例えばエポキシ樹脂を主成分とする封止材料１１５によって、第２の半導体チップ２０１を多層配線上に封止する。また、プラグ１１２（接続層１１３）の先端部は、封止材料１１５から露出するようにされることが好ましい。
このため、封止材料１１５をプラズマによってエッチング（プラズマアッシング）する工程を設けてもよい。さらに、必要に応じて、プラグ１１２（接続層１１３）上に、半田よりなるバンプ１１４を形成する。
次に、図４Ｐに示す工程において、必要に応じて半導体チップ１０１が形成された基板の裏面研削（バックグラインド）を行い、半導体チップ１０１の厚さを所望の厚さとする。また、裏面研削の工程は、バンプ１１４の形成前に行うようにしてもよい。
次に、ダイシングによる基板の切断によって半導体チップ１０１（半導体装置１００）の個片化を行い、図２，図３に示した半導体装置１００を製造することができる。
上記の製造方法によって、従来の半導体装置に比べて小型化・薄型化された、複数の半導体チップがパッケージングされてなる半導体装置を製造することが可能となる。
また、上記の半導体装置の製造方法によれば、上層となる第２の半導体チップ２０１の実装の前に、下層となる第１の半導体チップ１０１の試験を行うことが可能となっている。このため、製造の歩留まりが向上し、製造コストが抑制される効果を奏する。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
例えば、第２の半導体チップ２０１の実装（接続）方法は、フリップチップ接続に限定されず、ワイヤボンディングなど他の接続方法を用いてもよい。また、第１の半導体チップ上に形成される多層配線の層数は２層に限定されるものではなく、必要に応じてさらに多層に形成してもよい。
また、パッケージングされる半導体チップの個数は２個に限定されるものではなく、例えば第２の半導体チップ上に、さらに半導体チップを積層するようにしてもよい。
本発明によれば、複数の半導体チップがパッケージングされてなる半導体装置を小型化することが可能となる。
従来の半導体装置の構造の一例を示す図である。 実施例１による半導体装置を示す図（その１）である。 実施例１による半導体装置を示す図（その２）である。 実施例１による半導体装置の製造方法を示す図（その１）である。 実施例１による半導体装置の製造方法を示す図（その２）である。 実施例１による半導体装置の製造方法を示す図（その３）である。 実施例１による半導体装置の製造方法を示す図（その４）である。 実施例１による半導体装置の製造方法を示す図（その５）である。 実施例１による半導体装置の製造方法を示す図（その６）である。 実施例１による半導体装置の製造方法を示す図（その７）である。 実施例１による半導体装置の製造方法を示す図（その８）である。 実施例１による半導体装置の製造方法を示す図（その９）である。 実施例１による半導体装置の製造方法を示す図（その１０）である。 実施例１による半導体装置の製造方法を示す図（その１１）である。 実施例１による半導体装置の製造方法を示す図（その１２）である。 実施例１による半導体装置の製造方法を示す図（その１３）である。 実施例１による半導体装置の製造方法を示す図（その１４）である。 実施例１による半導体装置の製造方法を示す図（その１５）である。 実施例１による半導体装置の製造方法を示す図（その１６）である
符号の説明
１００ 半導体装置
１０１ 第１の半導体チップ
１０２ 電極パッド
１０３ 保護層
１０４，１０７，１０９ 絶縁層
１０５，１１０ シード層
１０６ 下層配線
１０８ 上層配線
１０６Ａ，１０８Ａ ビアプラグ
１０６Ｂ，１０８Ｂ パターン配線
１１１，１１３ 接続層
１１４ バンプ
１１５ 封止材料
１２０ レジストパターン
２０１ 第２の半導体チップ
２０２ バンプ
２０３ アンダーフィル

Claims (8)

  1. 第１の半導体チップと、
    前記第１の半導体チップ上に形成された、該第１の半導体チップに接続される多層配線と、
    前記多層配線を介して前記第１の半導体チップに接続される第２の半導体チップと
    前記第２の半導体チップを封止する封止材料と、
    前記多層配線に接続される、先端が前記封止材料より露出する突起状のプラグと、を有することを特徴とする半導体装置。
  2. 前記第１の半導体チップは論理回路を有する半導体チップであり、前記第２の半導体チップはメモリ系の半導体チップであることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の半導体チップは、前記多層配線にフリップチップ接続されていることを特徴とする請求項１または２記載の半導体装置。
  4. 基板に形成された第１の半導体チップに相当する領域上に、該第１の半導体チップに接続される多層配線を形成する第１の工程と、
    前記多層配線に接続される突起状のプラグを形成する第２の工程と、
    前記多層配線に第２の半導体チップを接続する第３の工程と、
    前記第２の半導体チップを封止材料により封止する第４の工程と、
    前記基板を切断して前記第１の半導体チップを個片化する第５の工程と、を有することを特徴とする半導体装置の製造方法。
  5. 前記第１の半導体チップは論理回路を有する半導体チップであり、前記第２の半導体チップはメモリ系の半導体チップであることを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記第２の半導体チップは、前記多層配線にフリップチップ接続されることを特徴とする請求項４または５記載の半導体装置の製造方法。
  7. 前記第２の工程と前記第３の工程の間に、前記第１の半導体チップの試験を行う工程をさらに有することを特徴とする請求項４乃至６のいずれか１項記載の半導体装置の製造方法。
  8. 前記第２の工程では、外部接続端子として用いられる外部接続用プラグと、前記第１の半導体チップの試験を行う工程で用いられる試験用プラグとを含む複数の前記プラグが形成されることを特徴とする請求項７記載の半導体装置の製造方法。
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