JP4959538B2 - 半導体装置とその製造方法及び電子装置 - Google Patents
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Description
BGAタイプの半導体パッケージにおいては、パッケージの面積が半導体チップの面積にほぼ等しい、いわゆるチップスケールパッケージ(CSP)とよばれる構造が、前述のBGA電極配置構造とともに開発され、電子機器の小型軽量化に大きく貢献している。
チップスケールパッケージは、回路を形成したシリコンウエハを切断し、個々の半導体チップを個別にパッケージ工程を施し、パッケージを完成するものである。
これに対し、一般的に「ウエハレベルCSP」とよばれる製法においては、このシリコンウエハ上に、絶縁層、再配線層、封止層等を形成し、半田バンプを形成する。そして最終工程においてウエハを所定のチップ寸法に切断することでパッケージ構造を具備した半導体チップを得ることができる。ウエハ前面にこれらの回路を積層し、最終工程においてウエハをダイシングすることから、切断したチップそのものの大きさが、パッケージの施された半導体チップとなり、実装基板に対して最小投影面積を有する半導体チップを得ることが可能になる。
さらに図2に示す樹脂ポスト方式の半田バンプを有する半導体装置においても、やはり、応力緩和部としての強度が導電層の厚さや形状に左右されており、半導体装置の信頼性向上の要求が高まる中、さらなる応力緩和機能の向上が求められている。
本発明の半導体装置において、前記バンプ下面金属層は、前記絶縁層に接していることが好ましい。
本発明の半導体装置において、前記楔部の深さは、前記絶縁層の厚さの2/3以下であることが好ましい。
また、本発明の半導体装置において、前記楔部は、リング状に形成されていることが好ましい。
また、前記楔部は、前記絶縁層の厚さ方向に対して斜めに突出形成されていてもよい。
また、本発明は、半導体基板表面に絶縁層を形成し、該絶縁層上に導電層を形成し、該導電層のうちバンプ下面金属層上に半田バンプを形成する工程を備えた半導体装置の製造方法において、前記絶縁層はポリイミドまたはエポキシからなり、前記導電層を形成する前に、前記絶縁層における前記半田バンプを形成する位置にリング状の楔部形成用の溝を、前記バンプ下面金属層の厚さよりも深さが大きくなるように形成し、次いで、前記半田バンプが設けられる面が平坦となるように前記バンプ下面金属層を形成することによって、前記導電層と楔部とを一緒に形成する工程を含むことを特徴とする半導体装置の製造方法を提供する。
また、前記楔部の深さを前記絶縁層の厚さの2/3以下に形成する工程を含むことを特徴とする半導体装置の製造方法を提供する。
さらに、本発明は、前記半導体装置を含むことを特徴とする電子装置を提供する。
本発明では、絶縁層内にその上の導電層(再配線層、バンプ下地金属層)が食い込むような楔部が形成されている。これによって絶縁層とその上の導電層との密着力、あるいは接着力が向上するから、前記の各種要因に対して機械的な強度を向上させることができる。
導電層とその下の絶縁層との強度が向上できれば、応力集中するところは半田バンプの部分、すなわち半田バンプとその下の導電層との境界近辺となるが、この部分は各種応力に対して破断することが少ないので、半導体装置全体とすれば強度が向上する。
また楔部を絶縁層の厚さ方向に対して斜めに突出形成することにより、絶縁層と導電層との密着力がより一層向上する。
(第1の実施形態)
図3及び図4は本発明による半導体装置の第1の実施形態を示す図であり、本実施形態の半導体装置20Aは、図3に示すように基板21と、該基板21上に設けられた電極22と、該基板21上を覆うように設けられた絶縁層23と、該絶縁層23上に配線され、前記電極22部分にあってはそれと接続するように設けられている導電層である再配線層24及びバンプ下面金属層25(以下、UBM層と記す)と、該UBM層25上に設けられた半田バンプ26と、該半田バンプ26が突出する状態で導電層(再配線層24及びUBM層25)を覆うように設けられた封止樹脂層27とを備えて構成されている。この半導体装置20Aは、前記UBM層25の下面に、絶縁層23に突出する環状の楔部28Aを設けたことを特徴としている。図4は、導電層である再配線層24及びUBM層25の部分の底面図であり、本例示では円形のUBM層25に、同心の環状に楔部24Aを形成している。
また、電極22および導電層(再配線層24及びUBM層25)は、Cu等の導電性の良好な金属で形成されている。
さらに、絶縁層23は、例えば感光性ポリイミド、感光性エポキシ、感光性BCBなどの合成樹脂で形成され、また封止樹脂層27は感光アクリル系樹脂、エポキシ系樹脂などの合成樹脂材料を用いて形成できる。
また、半田バンプ26の材料は、従来より半田バンプ形成用、あるいは回路内または回路間の半田接続等に用いられる半田を用いることができる。
また楔部28Aの形成深さは、絶縁層23の厚さの2/3以下にすることが望ましい。
(1)予め絶縁層23の楔部形成位置に溝を設けておき、UBM層25と同時にメッキによって形成する。
(2)前記溝内に金属ペーストを埋め込む。
絶縁層23に溝を形成する方法は、レーザで加工する方法やフォトリソグラフィーでパタン形成することが可能である。このように絶縁層23に楔部形成用の溝を形成しておき、導電層(再配線層24及びUBM層25)形成時に楔部28Aを一緒に形成することによって、斜めに設ける楔部であっても簡単かつ確実に形成できる。
またこの半導体装置20Aは従来の半田バンプ付き半導体装置と同様に、種々の基板に実装して各種の電子装置を構成することができ、このように製造される電子装置は、半田バンプシア強度、半田バンププル強度を向上でき、半導体装置と電子装置の基板との熱膨張率の相違に基づく応力に対する信頼性を向上することができる。
図5および図6は参考形態1を示す図であり、本参考形態の半導体装置20Bは、前述した第1の実施形態とほぼ同様の構成要素を備えて構成され、同じ構成要素には同一符号を付してある。
この半導体装置20Bは、UBM層25の下面ではなく、再配線層24の下面に、絶縁層23に突出する線状の楔部28Bを複数並べて配置した構成になっている。
楔部28Bは、前記第1の実施形態での楔部28Aと同様な形成方法によって形成することができる。
図7は本発明による半導体装置の第2の実施形態を示す図であり、本実施形態の半導体装置20Cは、前述した第1の実施形態とほぼ同様の構成要素を備えて構成され、同じ構成要素には同一符号を付してある。
この半導体装置20Cは、UBM層25と再配線層24との両方の下面に絶縁層23に突出する楔部28Cを設けた構成になっている。
楔部28Bは、前記第1の実施形態での楔部28Aと同様な形成方法によって形成することができる。
図8は参考形態2を示す図であり、本参考形態では前記第1および第2の各実施形態において楔部の形状を変更した場合を示す。
図8(a)は、第1の実施形態での楔部28Aと同じく、UBM層25の下面に絶縁層23に突出する環状の楔部28Dを形成している。
図8(b)は、UBM層25の下面に絶縁層23に突出する円弧状の楔部28Eを複数形成している。
図8(c)は、UBM層25の下面と再配線層24の下面とに円柱または半球状の楔部28Fを複数形成している。
図8(d)は、UBM層25の下面と再配線層24の下面とに線状の楔部28Gを複数形成している。
楔部はこれらの例示に限定されず、他の形状としても良いし、異なる形状の楔部を組み合わせても良い。図8(d)に示す線状の楔部28Gを持たせることで、歪み方向の耐力が増加し、信頼性が向上する。
本発明を第1の実施形態に係る実施例1によりさらに詳細に説明するが、本発明は本例示に限定されるものではない。本例では図9に示す構成を有する半導体パッケージ(半導体装置20D)を以下の(1)〜(7)の製造工程を経て製造する。
(2)絶縁層23に楔部28Hを形成するための溝を形成する。溝はYAGレーザを用い、深さ20μm、幅5μm、角度45°でリング状に作製する。
(3)絶縁層23の上面に電解メッキ用のシード層を形成する。シード層はRFスパッタにより形成される銅層およびチタニウム層の積層体である。
(4)電解メッキ用のレジスト膜を形成する。レジスト膜は液状レジストをスピンコート法によって塗布し、フォトリソグラフィーによりパタン形成する。
(5)楔部28H,再配線層24およびUBM層25を電解銅メッキにより一括形成する。電解銅メッキの厚さは20μmである。電解銅メッキ終了後、レジスト膜を剥離し、シード層をエッチングにより除去する。
(6)封止樹脂層27を形成する。封止樹脂層27は感光アクリル系樹脂製であり、フォトリソグラフィーによりバンプ形成部を開口する。
(7)半田バンプ26(Sn-Pb共晶)をボール搭載により形成する。その後、半田フラックス洗浄を行う。
その結果、楔部28Hを形成した半導体パッケージは、楔部のないものに比べ、バンプシア強度が18%増加し、バンププル強度が15%増加した。また、破断面は全て半田内であった。バンプシア強度、バンププル強度共に向上しており、本例の半導体パッケージを電子機器に組み立てた場合、高信頼性が得られることが示された。
本参考例では図10に示す構成を有する半導体パッケージ(半導体装置20E)を以下の(1)〜(7)の製造工程を経て製造する。
(2)第1の絶縁層23Aの上部にさらに第2の絶縁層Bを厚さ15μmとなるように形成する。第2の絶縁層Bは電極に整合する位置に開口を設け、さらに楔部28Iを形成するための溝を形成する。溝はYAGレーザを用いて幅8μm、角度90°で線状に作製する。
(3)絶縁層23Bの上面に電解メッキ用のシード層を形成する。シード層はRFスパッタにより形成される銅層およびチタニウム・タングステン層の積層体である。
(4)電解メッキ用のレジスト膜を形成する。レジスト膜は感光性フィルム状レジストをロールラミネータにより張り合わせ、フォトリソグラフィーによりパタン形成する。
(5)楔部28I、再配線層24およびUBM層25を電解銅メッキにより一括形成する。電解銅メッキの厚さは20μmである。電解銅メッキ終了後、レジスト膜を剥離し、シード層をエッチングにより除去する。
(6)封止樹脂層27を形成する。封止樹脂層27はエポキシ系ソルダーレジストを採用し、スクリーン印刷により塗布およびパターニングし、バンプ形成部を開口する。
(7)半田バンプ26(Sn-Pb共晶)をボール搭載により形成する。その後、半田フラックス洗浄を行う。
本発明を再配線層のないフリップチップタイプの半導体装置に適用した例を以下に示す。
(1)電極22まで形成された半導体基板21上に、該電極22に整合する位置に開口を持つ絶縁層23を形成する。絶縁層23は感光性BCBからなり、開口部はフォトリソグラフィーにより形成する。その厚さは5μmである。
(2)絶縁層23に楔部28Jを形成するための溝を形成する。溝はYAGレーザを用い、深さ3μm、幅2μm、角度90°でリング状に作製する。
(3)絶縁層23の上面に電解メッキ用のシード層を形成する。シード層はRFスパッタにより形成される薄い銅層およびニッケル層の積層体である。
(4)電解メッキ用のレジスト膜を形成する。レジスト膜は液状レジストをスピンコート法によって塗布し、フォトリソグラフィーによりパタン形成する。
(5)楔部28JおよびUBM層25を電解銅メッキにより一括形成する。電解銅メッキの厚さは20μmである。電解銅メッキ終了後、レジスト膜を剥離し、シード層をエッチングにより除去する。
(6)半田バンプ26(Sn-Ag-Cu合金)をボール搭載により形成する。その後、半田フラックス洗浄を行う。
その結果、楔部を形成した半導体パッケージは、楔部のないものに比べ、バンプシア強度が22%増加し、バンププル強度が13%増加した。また、破断面は全て半田内であった。バンプシア強度、バンププル強度共に向上しており、本例の半導体パッケージを電子機器に組み立てた場合、高信頼性が得られることが示された。
図12および図13に示すように、樹脂製突部29の下に導電層30からなる楔部28Kを、樹脂製突部29に沿ってリング状に設けて半導体パッケージ(半導体装置20G)を構成する。楔部28Kの角度θは10〜170°にし、深さdは絶縁層23の厚さの2/3以下にすることが望ましい。楔部を設けることによって、樹脂製突部29と導電層30からなる応力緩和部の強度を増すことができ、応力緩和部にかかる水平方向および垂直方向の応力に対する耐久性が向上する。
この結果、基板実装後の半導体パッケージとプリント基板等との熱膨張率の相違に基づく応力に対する信頼性、半田バンプシア強度、半田バンププル強度を向上することができる。
楔部28Kは、絶縁層23に溝を形成した後に、以下の方法で形成できる。
・ 導電層30および再配線層24と同時にメッキによって形成する。
・ 金属ペーストを埋め込む。
絶縁層23の溝の形成方法は、レーザで加工する方法、フォトリソグラフィーでパタン形成する方法を採用できる。
前記参考例3において樹脂製突部29外周に沿ってリング状に楔部28Kを設けることに代えて、図14に示すように、楔部28Lを樹脂製突部29外周の一部のみに作製してもよい。本例示では樹脂製突部29外周の対向位置に2つの楔部28Lを設けている。これによって、2つの楔部28Lを結ぶ方向の耐応力性を向上させることができる。
前記参考例4に示した楔部28Lの形状を、チップ(半導体装置)上の応力分布に応じて、図15に示すように配置することで、樹脂製突部29と導電層30とからなる応力緩和部の強度を効率的に増すことができ、応力緩和部にかかる応力に対する耐久性を向上することができる。基板と半田バンプにかかる応力の大きさと方向は、チップの大きさ、バンプの数により異なるが、一般に図15に示すようにチップ中央部から周辺部に向かって応力は増大し、方向性を持つ。
図15に示す例示において、中心の応力緩和部には楔部を設けず、この中心の応力緩和部に隣接する応力緩和部には、外周に2つの楔部28Lを設け、さらにその外側の応力緩和部には、外周に2つの楔部28Lを設けている。しかも、図15中矢印で示すように、それぞれの応力緩和部に設けられた楔部28Lは、該周に対向配置された2つまたは2対の楔部28Lを結ぶ線がチップ中心に向けて並べられている。
(1)電極まで形成された半導体基板上に、該電極に整合する位置に開口を持つ絶縁層を形成する。絶縁層は感光性ポリイミドからなり、開口部はフォトリソグラフィーにより形成する。その厚さは30μmである。
(2)絶縁層上に樹脂製突部を形成する。樹脂製突部はエポキシ樹脂からなり、スクリーン印刷によりパタン形成した。その厚さは50μmである。
(3)絶縁層に楔部を形成するための溝を形成する。溝はYAGレーザを用い、深さ15μm、幅5μm、角度60°でリング状に作製する。
(4)絶縁層の上面に電解メッキ用のシード層を形成する。シード層はRFスパッタにより形成される薄い銅層およびチタニウム層の積層体である。
(5)電解メッキ用のレジスト膜を形成する。レジスト膜は液状レジストをスピンコート法によって塗布し、フォトリソグラフィーによりパタン形成する。
(6)楔部,再配線層および導電層を電解銅メッキにより一括形成する。電解銅メッキの厚さは20μmである。電解銅メッキ終了後、レジスト膜を剥離し、シード層をエッチングにより除去する。
(7)封止樹脂層を形成する。封止樹脂層はエポキシ樹脂製であり、エポキシ樹脂硬化後に銅表面を露出するため表面研磨する。
(8)半田バンプ(Sn-Pb共晶)をボール搭載により形成する。その後、半田フラックス洗浄を行う。
その結果、楔部を形成した半導体パッケージは、楔部のないものに比べ、バンプシア強度が15%増加し、バンププル強度が18%増加した。また、破断面は全て半田内であった。バンプシア強度、バンププル強度共に向上しており、本例の半導体パッケージを電子機器に組み立てた場合、高信頼性が得られることが示された。
(1)電極まで形成された半導体基板上に、該電極に整合する位置に開口を持つ絶縁層を形成する。絶縁層は感光性エポキシ樹脂からなり、開口部はフォトリソグラフィーにより形成する。その厚さは20μmである。
(2)絶縁層上に樹脂製突部を形成する。樹脂製突部はエポキシ樹脂からなり、スクリーン印刷によりパタン形成した。その厚さは50μmである。
(3)絶縁層に楔部を形成するための溝を形成する。溝はYAGレーザを用い、深さ7μm、幅5μm、角度50°で樹脂製突部の底面に沿ってリング状に作製する。
(4)絶縁層の上面に電解メッキ用のシード層を形成する。シード層はRFスパッタにより形成される薄い銅層およびチタニウム・タングステン合金層の積層体である。
(5)電解メッキ用のレジスト膜を形成する。レジスト膜はドライフィルムレジストをラミネート法によって積層し、フォトリソグラフィーによりパタン形成する。
(6)楔部、再配線層および導電層を電解銅メッキにより形成する。電解銅メッキの厚さは15μmである。電解銅メッキ終了後、レジスト膜を剥離し、シード層をエッチングにより除去する。
(7)封止樹脂層を形成する。封止樹脂層はエポキシ樹脂製であり、エポキシ樹脂硬化後に銅表面を露出するため表面研磨する。
(8)半田バンプ(Sn-Ag-Cu)をボール搭載により形成する。その後、半田フラックス洗浄を行う。
その結果、楔部を形成した半導体パッケージは、楔部のないものに比べ、バンプシア強度が10%増加し、バンププル強度が15%増加した。また、破断面は全て半田内であった。バンプシア強度、バンププル強度共に向上しており、本例の半導体パッケージを電子機器に組み立てた場合、高信頼性が得られることが示された。
Claims (7)
- 半導体基板(21)の表面に絶縁層(23)が設けられ、該絶縁層上に導電層(24、25)が設けられ、該導電層のうちバンプ下面金属層上に半田バンプ(26)が設けられた半導体装置において、
前記絶縁層はポリイミドまたはエポキシからなり、前記バンプ下面金属層の下面における前記半田バンプと対向する位置に、前記絶縁層側に突出する楔部(28A、28C、28H)を少なくとも有し、
前記バンプ下面金属層における前記半田バンプが設けられた面が平坦であり、
前記楔部の深さは、前記バンプ下面金属層の厚さよりも大きく、
前記楔部は、リング状に形成されていることを特徴とする半導体装置(20A、20C、20D)。 - 前記バンプ下面金属層は、前記絶縁層に接していることを特徴とする請求項1に記載の半導体装置。
- 前記楔部の深さは、前記絶縁層の厚さの2/3以下であることを特徴とする請求項1または2に記載の半導体装置。
- 前記楔部が、前記絶縁層の厚さ方向に対して斜めに突出形成されたことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 半導体基板表面に絶縁層を形成し、該絶縁層上に導電層を形成し、該導電層のうちバンプ下面金属層上に半田バンプを形成する工程を備えた半導体装置の製造方法において、
前記絶縁層はポリイミドまたはエポキシからなり、
前記導電層を形成する前に、前記絶縁層における前記半田バンプを形成する位置にリング状の楔部形成用の溝を、前記バンプ下面金属層の厚さよりも深さが大きくなるように形成し、次いで、前記半田バンプが設けられる面が平坦となるように前記バンプ下面金属層を形成することによって、前記導電層と楔部とを一緒に形成する工程を含むことを特徴とする半導体装置の製造方法。 - 前記楔部の深さを前記絶縁層の厚さの2/3以下に形成する工程を含むことを特徴とする請求項5記載の半導体装置の製造方法。
- 請求項1〜4のいずれか1項に記載の半導体装置を含むことを特徴とする電子装置。
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002371745A Division JP4397583B2 (ja) | 2002-12-24 | 2002-12-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008135762A JP2008135762A (ja) | 2008-06-12 |
JP4959538B2 true JP4959538B2 (ja) | 2012-06-27 |
Family
ID=39560330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007325024A Expired - Fee Related JP4959538B2 (ja) | 2007-12-17 | 2007-12-17 | 半導体装置とその製造方法及び電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4959538B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5460069B2 (ja) * | 2009-02-16 | 2014-04-02 | パナソニック株式会社 | 半導体基板と半導体パッケージおよび半導体基板の製造方法 |
US8373282B2 (en) * | 2011-06-16 | 2013-02-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level chip scale package with reduced stress on solder balls |
US8912668B2 (en) * | 2012-03-01 | 2014-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical connections for chip scale packaging |
US9984987B2 (en) * | 2016-08-05 | 2018-05-29 | Nanya Technology Corporation | Semiconductor structure and manufacturing method thereof |
WO2022249526A1 (ja) * | 2021-05-25 | 2022-12-01 | ソニーセミコンダクタソリューションズ株式会社 | 半導体パッケージおよび電子機器 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1182574C (zh) * | 1997-03-21 | 2004-12-29 | 精工爱普生株式会社 | 半导体装置、薄膜载带及其制造方法 |
JP3365495B2 (ja) * | 1999-06-30 | 2003-01-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP4361222B2 (ja) * | 2001-03-19 | 2009-11-11 | 株式会社フジクラ | 半導体パッケージおよび半導体パッケージの製造方法 |
-
2007
- 2007-12-17 JP JP2007325024A patent/JP4959538B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008135762A (ja) | 2008-06-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |