JP2009010260A - 半導体装置 - Google Patents

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Abstract

【課題】絶縁層の伸縮による基板の湾曲や、絶縁層と基板との剥離を防止するとともに、端子どうしの間で絶縁性を高めた半導体装置を提供する。
【解決手段】本発明の半導体装置10は、一面に第一絶縁部12が形成された半導体基板11を有する。第一絶縁部12には、第一導電部13を覆う第二絶縁部14が重ねて配される。第二絶縁部14には第二導電部15が重ねて配される。第二絶縁部14には、第二導電部15を覆う第三絶縁部16が配される。互いに隣接する構造体17どうしの間には、第三開口部19が形成されている。この第三開口部19は、第三絶縁部16および第二絶縁部14を貫通し、第一絶縁部12を露呈させる。
【選択図】図1

Description

本発明は、例えば、配線基板(インタポーザ)などを使用しないウェハレベルCSP等において使用される半導体装置に関する。
従来の(半導体装置)では、例えば半導体チップを樹脂により封止し、この封止された樹脂周辺の側面部に金属リード線を配置した周辺端子配置型が主流であった。しかしながら、このパッケージ構造の場合、パッケージの面積が半導体チップの面積よりも大きくなってしまう。このため、近年では、いわゆるCSP(チップスケールパッケージ又はチップサイズパッケージ)と呼ばれるパッケージ構造が急速に普及しつつある。
このCSPは、パッケージの平坦な表面に電極を平面状に配置する、いわゆるボールグリッドアレイ(BGA)技術の採用により、同一電極端子数を持つ同一投影面積の半導体チップを、従来よりも小さい面積で電子回路基板に高密度実装するものである。したがって、このCSPは、パッケージの面積が半導体チップの面積にほぼ等しいため、電子機器の小型軽量化に大きく貢献することができる。
このようなCSPは、回路を形成したシリコンウエハを切断し、切断された個々の半導体チップに対して個別にパッケージングを施し、完成させたものである。一方、ウエハレベルCSPと呼ばれるパッケージ構造は、シリコンウエハ上に、絶縁層、再配線層(導電層)、封止層、はんだバンプ(端子)等を形成する。そして、最終工程においてウエハを所定のチップ寸法に切断することで、パッケージの面積を半導体チップの面積にほぼ等しくしたものである(例えば、特許文献1)。
こうした構造のCSPでは、シリコンウエハなどの基板の上に、ほぼ全域に渡って絶縁層や封止層をを形成し、再配線層(導電層)の絶縁を保っていた。しかしながら、こうした絶縁層や封止層は樹脂等で形成されていることが殆どであり、硬化時の収縮や熱による伸縮によって基板との間に応力が生じ、基板が湾曲したり、絶縁層や封止層が基板から剥離してしまう虞があるといった課題があった。このため、例えば、特許文献2に記載された発明では、外部に露呈される端子(バンプ)ごとに、絶縁層や封止層に溝を形成して区画し、絶縁層や封止層の伸縮による基板の湾曲を低減した半導体装置が記載されている。
特開2004−207368号公報 特開2000−353716号公報
しかしながら、特許文献2に記載された半導体装置では、絶縁層や封止層に幅の狭い溝が形成されただけであるので、絶縁層や封止層の伸縮を完全に吸収することは困難であり、絶縁層や封止層の伸縮による基板の湾曲を確実に防止することは難しかった。また、外部に露呈される端子(バンプ)どうしの間は、幅の狭い溝によって区画されているだけなので、端子どうしが高密度に配されていると、端子どうしの間で短絡の懸念もあった。
本発明は、上記事情に鑑みてなされたもので、絶縁層の伸縮による基板の湾曲や、絶縁層と基板との剥離を防止するとともに、端子どうしの間で絶縁性を高めた半導体装置を提供することを目的とする。
本発明の請求項1に記載の半導体装置は、一面が第一絶縁部で覆われた半導体基板と、前記半導体基板の一面に配された第一導電部、前記第一絶縁部に重ねて配され、前記第一導電部を露呈させる第一開口部を有する第二絶縁部、前記第二絶縁部に重ねて配され、前記第一開口部で前記第一導電部に電気的に接続される第二導電部、前記第二導電部に重ねて配され、前記第二導電部の一部を露呈させる第二開口部を有する第三絶縁部、及び前記第二開口部に配された端子からなる構造体を、前記半導体基板上に複数個備えた半導体装置であって、
前記構造体のうち、隣接する位置にある少なくとも一組の構造体間には、前記第二絶縁部および前記第三絶縁部を貫通し、前記第一絶縁部を露呈させる第三開口部が配されてなることを特徴とする。
本発明の請求項2に記載の半導体装置は、請求項1において、前記第三開口部は、互いに隣接する位置にある前記構造体どうしの間の少なくとも一部を分離するように形成されることを特徴とする。
本発明の請求項3に記載の半導体装置は、請求項2において、前記半導体装置を上から見たときに、前記構造体が前記端子を取り巻く独立した島状を成すように前記第三開口部が形成されることを特徴とする。
本発明の請求項4に記載の半導体装置は、請求項1において、隣接する前記構造体どうしは互いに繋がり、かつ前記構造体間に配された前記第三開口部どうしは互いに独立して形成されることを特徴とする。
本発明の請求項5に記載の半導体装置は、一面が第一絶縁部で覆われた半導体基板と、前記半導体基板の一面に配された第一導電部、前記第一絶縁部に重ねて配され、前記第一導電部を露呈させる第一開口部を有する第二絶縁部、前記第二絶縁部に重ねて配され、前記第一開口部で前記第一導電部に電気的に接続される第二導電部、前記第二導電部に重ねて配され、前記第二導電部の一部を露呈させる第二開口部を有する第三絶縁部、及び前記第二開口部に配された端子からなる構造体を、前記半導体基板上に複数個備えた半導体装置であって、
前記構造体のうち、隣接する位置にある少なくとも一組の構造体間には、前記第二絶縁部を貫通し、前記第一絶縁部を露呈させる第三開口部を有し、
第三絶縁部は、隣接する位置にある少なくとも一組の構造体間で連なり、前記第三開口部を覆うことを特徴とする。
本発明の半導体装置によれば、第三絶縁部および第二絶縁部を貫通する第三開口部によって、第三絶縁部および第二絶縁部の伸縮による応力を吸収することができる。例えば、第三絶縁部や第二絶縁部の形成過程で、第三絶縁部や第二絶縁部の形成材料が固化していくと、この形成材料が収縮する。特に、第三絶縁部や第二絶縁部を樹脂で形成した場合には、固化過程での収縮が顕著となる。
こうした第三絶縁部や第二絶縁部が収縮すると、半導体基板と、第三絶縁部や第二絶縁部との間で大きな応力が生じ、半導体基板が湾曲してしまったり、応力が更に大きい場合には、第三絶縁部や第二絶縁部が半導体基板から剥離して、半導体装置自体が破損してしまう虞もある。
しかしながら、第三絶縁部および第二絶縁部と、半導体基板との伸縮率の違いにより生じた応力は第三開口部によって、効果的に緩和される。特に、こうした第三開口部は、第三絶縁部および第二絶縁部を貫通しつつ、第一絶縁部が露呈する程度まで底部が大きくされているので、第三絶縁部および第二絶縁部と、半導体基板との間に大きな応力が生じても、こうした大きな応力を吸収することができ、半導体基板が湾曲したり、第三絶縁部や第二絶縁部が半導体基板から剥離してしまうことを効果的に防止することが可能になる。
また、高密度に配列された端子どうしの間に第三開口部を形成することによって、電流のリークによる端子間の短絡など、電気的な異常導通を防止することもできる。
以下、本発明に係る半導体装置の一実施形態を図面に基づいて説明する。なお、本発明はこのような実施形態に限定されるものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
図1(a)は、本発明の半導体装置の一例として、CSP型の半導体装置の平面図である。また、図1(b)は、図1(a)に示す半導体装置のA−A線における断面図である。本発明の半導体装置10は、一面に第一絶縁部(パッシベーション膜)12が形成された半導体基板11を有する。半導体基板11の一部には、半導体基板11に形成された集積回路(図示略)等と電気的に接続される電極(以下、第一導電部と言う)13が形成される。また、第一絶縁部12には、第一導電部13を露呈させる電極開口部12aが形成されている。
第一絶縁部12には第二絶縁部14が重ねて配される。この第二絶縁部14には、第一導電部(電極)13の一部を露呈させる第一開口部14aが形成される。第二絶縁部14には再配線層(以下、第二導電部と言う)15が重ねて配される。この第二導電部(再配線層)15は、第一開口部14aを介して第一導電部13と電気的に接続される。
第二絶縁部14には、第二導電部15を覆う第三絶縁部(封止層)16が配される。この第三絶縁部16には、第二導電部15の一部を露呈させる第二開口部16aが形成される。そして、第二導電部15が第二開口部16aによって露呈された部分には、第二導電部15と電気的に接続された端子(バンプ)18が配される。
半導体基板11上には、これら第一導電部13、第二絶縁部14、第二導電部15、第三絶縁部16、および端子18からなる構造体17が複数配されている。この実施形態では、これら構造体17は、互いに接して形成されている。
互いに隣接する位置にある一組の構造体17、17どうしの間には、第三開口部19が形成されている。この第三開口部19は、第三絶縁部16および第二絶縁部14を貫通し、第一絶縁部12を露呈させる
このような構成の本発明の半導体装置10によれば、第三絶縁部16および第二絶縁部14を貫通する第三開口部19によって、第三絶縁部16および第二絶縁部14の伸縮による応力の影響を小さくすることができる。例えば、第三絶縁部16や第二絶縁部14の形成過程で、第三絶縁部16や第二絶縁部14の形成材料が固化していくと、この形成材料が収縮する。特に、第三絶縁部16や第二絶縁部14を樹脂で形成した場合には、固化過程での収縮が顕著となる。
こうした第三絶縁部16や第二絶縁部14が収縮すると、半導体基板11と、第三絶縁部16や第二絶縁部14との間で大きな応力が生じ、半導体基板11が湾曲してしまったり、応力が更に大きい場合には、第三絶縁部16や第二絶縁部14が半導体基板11から剥離して、半導体装置10自体が破損してしまう虞もある。
しかしながら、こうした第三絶縁部16および第二絶縁部14と、半導体基板11との伸縮率の違いにより生じた応力も、互いに接する構造体17,17どうしの間に形成した第三開口部19によって、効果的に緩和される。特に、こうした第三開口部19は、第三絶縁部16および第二絶縁部14を貫通しつつ、第一絶縁部12が露呈する程度まで底部が大きくされているので、第三絶縁部16および第二絶縁部14と、半導体基板11との間に大きな応力が生じても、こうした大きな応力の影響を受けにくくすることができ、半導体基板11が湾曲したり、第三絶縁部16や第二絶縁部14が半導体基板11から剥離してしまうことを効果的に防止することが可能になる。
同様に、半導体装置10の使用時において温度変動があった際にも、比較的伸縮率の小さい半導体基板11と、伸縮率の大きい第三絶縁部16および第二絶縁部14との間で応力が生じるが、こうした使用環境での温度変動による応力も、第三開口部19によって効果的に緩和され、半導体基板11の湾曲や、第三絶縁部16や第二絶縁部14が半導体基板11から剥離してしまうことを効果的に防止することが可能になる。
また、構造体17,17どうしの間に第三開口部19を形成することによって、電流のリークによる端子18間の短絡など、電気的な異常導通を防止することもできる。さらに、第三開口部19によって、半導体回路を成す第一導電部13が形成された第一絶縁部12を露呈させることにより、第一導電部13近傍で生じた熱を効果的に放熱することもできる。
半導体基板11は、例えば、シリコンウエハ等の半導体ウエハが好ましく用いられる。また、第一導電部13は、銅、アルミニウムなどの導電性材料から構成されている。この第一導電部13の厚みは、例えば0.3〜1.5μm程度であればよい。半導体基板11を覆う第一絶縁部(パッシベーション膜)12は、例えばSiNなどを半導体基板11の一面全体に形成したものであればよい。
第二絶縁部14は、例えば、ポリイミド、エポキシ樹脂、シリコン樹脂などの絶縁性樹脂が用いられればよい。また、こうした第二絶縁部14は、例えば、スピンコート法、ラミネート法、印刷法などによって形成されれば良い。第二絶縁部14の厚みは、例えば、3〜50μm程度とされればよい。
第二導電部(再配線層)15は、例えば、銅、アルミニウム、ニッケル、金等の導電性材料からなる。第二導電部15は、例えば電解めっき、無電解めっきなどの方法で形成されれば良い。また、第二導電部15の厚みは、例えば3〜50μm程度であればよい。
第三絶縁部(封止層)16は、例えば、ポリイミド、エポキシ樹脂、シリコン樹脂などの絶縁性樹脂が用いられればよい。この第三絶縁部16は、例えば、感光性の樹脂を用いてスピンコート法、ラミネート法などによって形成されれば良い。こうした第三絶縁部16の厚みは、例えば3〜150μm程度にされればよい。
第三開口部19は、第三絶縁部16や第二絶縁部14の形成後に、第三開口部19を象ったレジストマスクを用いてエッチングにより形成したり、予め第三開口部19の輪郭部分を除いて第三絶縁部16や第二絶縁部14を形成すればよい。
図2(a)は、本発明の半導体装置の別な一例を示す平面図である。また、図2(b)は、図2(a)に示す半導体装置のA−A線における断面図である。この実施形態における半導体装置20では、半導体基板21の周縁付近に配された第一導電部(電極)23から、半導体基板21の中央領域に向けて延びるように第二導電部(再配線層)25が形成されている。そして、この第二導電部25の一端に端子(バンプ)28が形成される。
第一導電部23、第二絶縁部24、第二導電部25、第三絶縁部26、および端子28からなる構造体27どうしは、半導体基板21上に互いに離間して配され、これら構造体27どうしの間には、第三絶縁部26や第二絶縁部24を貫通して、第一絶縁部(パッシベーション膜)22を露呈させる第三開口部29が形成される。この第三開口部29は、個々の構造体27を矩形に区画している。即ち、第三開口部29は、互いに隣接する位置にある構造体27どうしを構造的に分離する。
このような実施形態においても、個々の構造体27を区画しつつ、第一絶縁部22を露呈させる第三開口部29を形成することによって、比較的伸縮率の小さい半導体基板21と、伸縮率の大きい第三絶縁部26および第二絶縁部24との間で、温度変動などによって応力が生じても、第三開口部29によって応力は効果的に緩和されるので、半導体基板21の湾曲や、第三絶縁部26や第二絶縁部24が半導体基板21から剥離してしまうことを効果的に防止することが可能になる。
なお、第三開口部は、端子(バンプ)を取り巻くように、第一導電部、第二絶縁部、第二導電部、第三絶縁部、および端子からなる構造体を有するように形成されても良い。端子を取り巻く第二絶縁部および第三絶縁部は、その一部が隣接する第二絶縁部および第三絶縁部と繋がっている構成(例えば図4参照)や、互いに離れている構成(例えば図3、5参照)のいずれであってもよい。
このように、第二絶縁部および第三絶縁部が残されるように第三開口部を形成することにより、第二絶縁部および第三絶縁部は不連続となり、これら第二絶縁部および第三絶縁部で生じる歪による半導体基板の湾曲が抑制可能である。
第三開口部の形状としては、例えば、図3に示すように、第一導電部、第二絶縁部、第二導電部、第三絶縁部、および端子からなる個々の構造体37を島状に区画して、より広い範囲で第一絶縁部(パッシベーション膜)32を露呈させ、応力を緩和する能力を高めた第三開口部39を形成してもよい。構造体37を島状に区画することで、構造体37の面積は、図2に示す半導体装置の構造体27よりも更に小さくすることができる。それぞれの島状の構造体の角部分は、面取り形状、曲面形状などにするのが好ましい。これにより、第二絶縁部および第三絶縁部で生じる歪を小さく抑えることができ、応力を緩和する能力が更に高められる。
なお、これら島状の構造体37は、全てが独立して形成されている必要は無く、構造体どうしの間の少なくとも一部を分離させるように第三開口部39が形成されていてもよい。これにより、端子どうしのピッチが一部だけ異なるような半導体装置とすることもできる。
また、例えば、図4に示すように、第一導電部、第二絶縁部、第二導電部、第三絶縁部、および端子からなる隣り合う構造体47どうしが接し、これら構造体47どうしの間に配された第三開口部49が、互いに繋がらない独立した形状を成していてもよい。この実施形態では、構造体47は屈曲面をもつ形状を成している。矩形の構造体の角を面取り形状、曲面形状などにすることで、図2に示す半導体装置の構造体27のように歪が集中しやすい鋭角な角を無くすことができ、特定の箇所に応力が集中して半導体基板が湾曲することを防止できる。
さらに、図5に示すように、個々の端子(バンプ)58を取り巻くように、第一導電部、第二絶縁部、第二導電部、第三絶縁部、および端子からなる構造体57を、図3に示した実施形態よりも更に小さな島状になるように区画してもよい。これにより、第三開口部59を大きくすることができ、第三開口部59の応力を緩和する能力が更に高められる。
図6(a)は、本発明の半導体装置の別な一例として、CSP型の半導体装置の平面図である。また、図6(b)は、図6(a)に示す半導体装置のA−A線における断面図である。本発明の半導体装置60は、一面に第一絶縁部(パッシベーション膜)62が形成された半導体基板61を有する。半導体基板61の一部には、半導体基板61に形成された集積回路(図示略)等と電気的に接続される電極(以下、第一導電部と言う)63が形成される。また、第一絶縁部62には、第一導電部63を露呈させる電極開口部62aが形成されている。
第一絶縁部62には第二絶縁部64が重ねて配される。この第二絶縁部64には、第一導電部(電極)63の一部を露呈させる第一開口部64aが形成される。第二絶縁部64には再配線層(以下、第二導電部と言う)65が重ねて配される。この第二導電部(再配線層)65は、第一開口部64aを介して第一導電部63と電気的に接続される。
第二絶縁部64には、第二導電部65を覆う第三絶縁部(封止層)66が配される。この第三絶縁部66には、第二導電部65の一部を露呈させる第二開口部66aが形成される。そして、第二導電部65が第二開口部66aによって露呈された部分には、第二導電部65と電気的に接続された端子(バンプ)68が配される。
半導体基板61上には、これら第一導電部63、第二絶縁部64、第二導電部65、第三絶縁部66、および端子68からなる構造体67が複数配されている。この実施形態では、これら構造体67は、互いに接して形成されている。
互いに隣接する位置にある一組の構造体67、67どうしの間には、第三開口部69が形成されている。この第三開口部69は、第二絶縁部64を貫通し、第一絶縁部62を露呈させる。そして、第三絶縁部66は、この第三開口部69を覆い、互いに隣接する位置にある一組の構造体67、67どうしの間を一連に連なるように形成されている。即ち、第三絶縁部66は、複数の構造体67、67に渡って広がる一連の層を成している。
このような構成とすることによって、半導体装置60全体の絶縁性を高めるとともに、構造体67、67どうしの間を上面側で繋ぐ(覆う)第三絶縁部66によって、半導体装置60の強度を高めることができる。
本発明の半導体装置の一例を示す平面図および断面図である。 本発明の半導体装置の別な一例を示す平面図および断面図である。 本発明の半導体装置の別な一例を示す平面図である。 本発明の半導体装置の別な一例を示す平面図である。 本発明の半導体装置の別な一例を示す平面図である。 本発明の半導体装置の別な一例を示す平面図および断面図である。
符号の説明
10 半導体装置、11 半導体基板、12 第一絶縁部、13 第一導電部、14 第二絶縁部、14a 第一開口部、15 第二導電部、16 第三絶縁部、16a 第二開口部、17 構造体、18 端子、19 第三開口部。


Claims (5)

  1. 一面が第一絶縁部で覆われた半導体基板と、前記半導体基板の一面に配された第一導電部、前記第一絶縁部に重ねて配され、前記第一導電部を露呈させる第一開口部を有する第二絶縁部、前記第二絶縁部に重ねて配され、前記第一開口部で前記第一導電部に電気的に接続される第二導電部、前記第二導電部に重ねて配され、前記第二導電部の一部を露呈させる第二開口部を有する第三絶縁部、及び前記第二開口部に配された端子からなる構造体を、前記半導体基板上に複数個備えた半導体装置であって、
    前記構造体のうち、隣接する位置にある少なくとも一組の構造体間には、前記第二絶縁部および前記第三絶縁部を貫通し、前記第一絶縁部を露呈させる第三開口部が配されてなることを特徴とする半導体装置。
  2. 前記第三開口部は、互いに隣接する位置にある前記構造体どうしの間の少なくとも一部を分離するように形成されることを特徴とする請求項1記載の半導体装置。
  3. 前記半導体装置を上から見たときに、前記構造体が前記端子を取り巻く独立した島状を成すように前記第三開口部が形成されることを特徴とする請求項2記載の半導体装置。
  4. 隣接する前記構造体どうしは互いに繋がり、かつ前記構造体間に配された前記第三開口部どうしは互いに独立して形成されることを特徴とする請求項1記載の半導体装置。
  5. 一面が第一絶縁部で覆われた半導体基板と、前記半導体基板の一面に配された第一導電部、前記第一絶縁部に重ねて配され、前記第一導電部を露呈させる第一開口部を有する第二絶縁部、前記第二絶縁部に重ねて配され、前記第一開口部で前記第一導電部に電気的に接続される第二導電部、前記第二導電部に重ねて配され、前記第二導電部の一部を露呈させる第二開口部を有する第三絶縁部、及び前記第二開口部に配された端子からなる構造体を、前記半導体基板上に複数個備えた半導体装置であって、
    前記構造体のうち、隣接する位置にある少なくとも一組の構造体間には、前記第二絶縁部を貫通し、前記第一絶縁部を露呈させる第三開口部を有し、
    第三絶縁部は、隣接する位置にある少なくとも一組の構造体間で連なり、前記第三開口部を覆うことを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010278040A (ja) * 2009-05-26 2010-12-09 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2013543272A (ja) * 2010-11-01 2013-11-28 日本テキサス・インスツルメンツ株式会社 Icデバイスのクラックアレストビア
JP2022100276A (ja) * 2020-12-23 2022-07-05 エフェクト フォトニクス ベーハー 環境保護されたフォトニック集積回路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2939566B1 (fr) * 2008-12-05 2011-03-11 St Microelectronics Sa Procede de realisation de plots exterieurs d'un dispositif semi-conducteur et dispositif semi-conducteur.
CN101866905B (zh) * 2009-04-16 2012-05-30 日月光半导体制造股份有限公司 基板结构及其制造方法
EP2330618A1 (en) * 2009-12-04 2011-06-08 STMicroelectronics (Grenoble 2) SAS Rebuilt wafer assembly
CN108075036B (zh) * 2016-11-18 2021-08-13 旭化成微电子株式会社 霍尔元件以及霍尔元件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085560A (ja) * 1999-09-13 2001-03-30 Sharp Corp 半導体装置およびその製造方法
JP2004104103A (ja) * 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004207268A (ja) * 2002-12-20 2004-07-22 Sharp Corp 半導体装置、および、その製造方法
JP2005026678A (ja) * 2003-06-13 2005-01-27 Oki Electric Ind Co Ltd 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175191A (ja) 1991-10-22 1993-07-13 Mitsubishi Electric Corp 積層導電配線
US5260517A (en) * 1992-09-09 1993-11-09 Micron Technology, Inc. Interconnect lead with stress joint
US5464794A (en) * 1994-05-11 1995-11-07 United Microelectronics Corporation Method of forming contact openings having concavo-concave shape
JPH10135270A (ja) * 1996-10-31 1998-05-22 Casio Comput Co Ltd 半導体装置及びその製造方法
JP3520764B2 (ja) * 1998-04-22 2004-04-19 松下電器産業株式会社 半導体装置およびその製造方法
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
JP2000353716A (ja) 1999-06-14 2000-12-19 Matsushita Electronics Industry Corp 半導体装置およびその製造方法ならびに半導体装置が実装されたモジュール
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
JP3866073B2 (ja) * 2001-10-10 2007-01-10 株式会社フジクラ 半導体パッケージ
US7285867B2 (en) * 2002-11-08 2007-10-23 Casio Computer Co., Ltd. Wiring structure on semiconductor substrate and method of fabricating the same
JP2004207368A (ja) 2002-12-24 2004-07-22 Fujikura Ltd 半導体装置とその製造方法及び電子装置
JP2004288816A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
US7390688B2 (en) * 2005-02-21 2008-06-24 Casio Computer Co.,Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085560A (ja) * 1999-09-13 2001-03-30 Sharp Corp 半導体装置およびその製造方法
JP2004104103A (ja) * 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004207268A (ja) * 2002-12-20 2004-07-22 Sharp Corp 半導体装置、および、その製造方法
JP2005026678A (ja) * 2003-06-13 2005-01-27 Oki Electric Ind Co Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010278040A (ja) * 2009-05-26 2010-12-09 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2013543272A (ja) * 2010-11-01 2013-11-28 日本テキサス・インスツルメンツ株式会社 Icデバイスのクラックアレストビア
JP2022100276A (ja) * 2020-12-23 2022-07-05 エフェクト フォトニクス ベーハー 環境保護されたフォトニック集積回路
JP7431795B2 (ja) 2020-12-23 2024-02-15 エフェクト フォトニクス ベーハー 環境保護されたフォトニック集積回路

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