JP2005216921A - 半導体装置製造用のメタルマスク及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】第1ボンディングパッド形成部への応力緩和層材料の侵入を防止でき、多機能かつ信頼性の高い半導体装置を作製可能な応力緩和層形成用メタルマスク及び半導体装置の製造方法を提供する。
【解決手段】応力緩和層5の形成に使用されるメタルマスク11Aとして、開口部12の周囲の片面に、凹溝13Aが形成されたものを用いる。これにより、シリコンウエハAとメタルマスク11Aとの間に形成される微小な隙間d内に毛細管現象により応力緩和層材料Bが侵入したとしても、第1ボンディングパッド2の形成部への応力緩和層材料Bの侵入を防止することができる。
【選択図】図7
【解決手段】応力緩和層5の形成に使用されるメタルマスク11Aとして、開口部12の周囲の片面に、凹溝13Aが形成されたものを用いる。これにより、シリコンウエハAとメタルマスク11Aとの間に形成される微小な隙間d内に毛細管現象により応力緩和層材料Bが侵入したとしても、第1ボンディングパッド2の形成部への応力緩和層材料Bの侵入を防止することができる。
【選択図】図7
Description
本発明は、回路形成面上に再配線が施されたCSP(Chip Size Package)タイプの半導体装置の製造に適用されるメタルマスクと当該半導体装置の製造方法とに係り、特に、バンプ電極の下層に形成される応力緩和層の形成精度の改善手段に関する。
近年、電気機器の小型軽量化、高速化及び高機能化の要求に対処するため、電気機器に実装する半導体装置に対しても小型軽量化、高集積化及び実装の容易化の要求が益々高まっている。
従来より、これらの各要求に対応可能な半導体装置として、図10に示すように、回路形成面1の外周部に沿って配列された第1ボンディングパッド(アルミパッド)2と、回路形成面1を保護するために第1ボンディングパッド2の形成部を除く回路形成面1上に形成されたパッシベーション膜3と、当該パッシベーション膜3上に形成された第1絶縁膜4と、当該第1絶縁膜4上のバンプ電極配列領域に形成された応力緩和層5と、第1絶縁膜4上及び応力緩和層5上に形成され一端が第1ボンディングパッド2に接続された再配線6と、当該再配線6を保護するために第1絶縁膜4上及び応力緩和層5上に形成された第2絶縁膜7と、再配線6の他端に形成された第2ボンディングパッド8に設定されたバンプ電極9とを備えたCSPと呼ばれる半導体装置が提案されている(特許文献1参照。)。
このCSPタイプの半導体装置は、バンプ電極9を回路形成面1のほぼ全面に配置することができるので、外周部に配列された第1ボンディングパッド2上に直接バンプ電極9を形成する場合に比べて各バンプ電極9間の距離を大きくすることができ、半導体装置の多端子化ひいては高機能化と電気機器に対する実装の容易化とを図ることができる。また、このCSPタイプの半導体装置は、半導体素子を樹脂封止しないので、半導体装置の小型軽量化を図ることができる。さらに、このCSPタイプの半導体装置は、バンプ電極9の下層に応力緩和層5を設けたので、バンプ電極9を介して半導体装置を配線基板上に実装した場合、半導体装置と配線基板との熱膨張係数差に起因するひずみがバンプ電極9と配線基板との間及びバンプ電極9と第2ボンディングパッド8との間に作用しにくく、各部の接続信頼性を高めることができて、半導体装置の耐久性の向上を図ることができる。
この種の半導体装置における応力緩和層5の形成は、ウエハプロセスにおいて、スクリーン印刷法、即ち、第1絶縁膜4上に応力緩和層形成用の開口部を有する平板状のメタルマスクを位置決めして配置する工程、メタルマスク上に応力緩和層材料をポッティングし、ポッティングされた当該応力緩和層材料をスキージで展伸してメタルマスクの開口部内に充填する工程、第1絶縁膜4上からメタルマスクを引き上げる工程及び第1絶縁膜4上に形成された応力緩和層5を乾燥する工程を経て行われる。
特開平11−191571号公報
ところで、従来においては、応力緩和層形成用のメタルマスクとして、単に応力緩和層5の平面形状に対応する開口部を有する平板状のものが用いられているので、応力緩和層材料をスキージで展伸したときに、シリコンウエハとメタルマスクとの間に生じる微小な隙間に応力緩和層材料が毛細管現象によって侵入し、その結果、図11に示すように、ウエハAに形成された第1ボンディングパッド2が応力緩和層材料Bによって覆われ、その後の配線工程において良好な配線を行うことが困難になったり、或いは不可能になるという不都合が生じやすくなる。かかる不都合は、バンプ電極9の多端子化を図るために応力緩和層5の形成面積を拡大し、応力緩和層5の外周縁が第1ボンディングパッド2に接近するほど顕著になる。
本発明は、かかる従来技術の不備を解決するためになされたものであり、その目的は、第1ボンディングパッド形成部への応力緩和層材料の侵入を防止でき、多機能かつ信頼性の高い半導体装置を作製可能な応力緩和層形成用メタルマスクを提供すること、及び多機能かつ信頼性の高い半導体装置を容易に作成可能な半導体装置の製造方法を提供することにある。
本発明は、前記の課題を解決するため、半導体装置製造用のメタルマスクに関しては、回路形成面の外周部に沿って配列された複数個の第1ボンディングパッドと、当該第1ボンディングパッドの形成部を除く前記回路形成面上に形成された第1絶縁膜と、当該第1絶縁膜上のバンプ電極配列領域に形成された応力緩和層と、前記第1絶縁膜上及び前記応力緩和層上に形成され、一端が前記第1ボンディングパッドに接続された再配線と、当該再配線の他端に形成され、前記応力緩和層上に配置された複数個の第2ボンディングパッドとを有する半導体装置の製造に際し、前記応力緩和層の形成に適用されるメタルマスクであって、前記応力緩和層の平面形状に対応する開口部を有し、片面に前記開口部の周囲を取り囲む凹溝が連続又は不連続に形成されているという構成にした。
このように、メタルマスクに開設された開口部の周囲を凹溝にて取り囲むと、シリコンウエハとメタルマスクとの間に生じる微小な隙間に侵入した応力緩和層材料を凹溝内に溜めることができるので、第1ボンディングパッド形成部への応力緩和層材料の侵入を防止することができ、その後の配線工程における配線不良を防止することができる。よって、バンプ電極の多端子化が可能で半導体装置の多機能化を図ることができると共に、第1ボンディングパッドに対する再配線の接続信頼性を高めることができて高機能CSPタイプ半導体装置の信頼性を高めることができる。そして、回路形成面の外周部に沿って第1ボンディングパッドがほぼ均等に配列された半導体装置については、開口部の周囲に連続した形状の凹溝が形成されたメタルマスクを適用することによって、第1ボンディングパッドの接続不良を防止することができる。また、回路形成面の外周部に第1ボンディングパッドの非形成領域を有する半導体装置については、前記非形成領域と対向する部分に凹溝を有しない不連続な形状の凹溝が形成されたメタルマスクを適用することもできる。凹溝が不連続な形状に形成すると、メタルマスクの強度低下を抑制することができるので、メタルマスクの耐久性を高めることができる。
また、本発明は、前記の課題を解決するため、半導体装置の製造方法に関しては、応力緩和層形成用の開口部を有するメタルマスクをシリコンウエハの回路形成面上に形成された第1絶縁膜上に重ね、当該第1絶縁膜上にスクリーン印刷法により応力緩和層を形成する工程を含む半導体装置の製造方法において、前記メタルマスクとして、片面に前記開口部の周囲を取り囲む凹溝が連続又は不連続に形成されたものを用いるという構成にした。
このように、応力緩和層の形成に際して開口部の周囲が凹溝にて取り囲まれたメタルマスクを用いると、ウエハとメタルマスクとの間に生じる微小な隙間に侵入した応力緩和層材料を凹溝内に溜めることができるので、第1ボンディングパッド形成部への応力緩和層材料の侵入を防止することができ、その後の配線工程における配線不良を防止することができる。よって、バンプ電極の多端子化が可能で半導体装置の多機能化を図ることができると共に、第1ボンディングパッドに対する再配線の接続信頼性を高めることができて高機能CSPタイプ半導体装置の信頼性を高めることができる。そして、回路形成面の外周部に沿って第1ボンディングパッドがほぼ均等に配列された半導体装置については、開口部の周囲に連続した形状の凹溝が形成されたメタルマスクを適用することによって、第1ボンディングパッドの接続不良を防止することができる。また、回路形成面の外周部に第1ボンディングパッドの非形成領域を有する半導体装置については、前記非形成領域と対向する部分に凹溝を有しない不連続な形状の凹溝が形成されたメタルマスクを適用することもできる。凹溝が不連続な形状に形成すると、メタルマスクの強度低下を抑制することができるので、メタルマスクの耐久性を高めることができる。
本発明のメタルマスクは、応力緩和層形成用の開口部の周囲を凹溝にて取り囲むので、ウエハとメタルマスクとの間に生じる微小な隙間に侵入した応力緩和層材料を凹溝内に溜めることができ、第1ボンディングパッド形成部への応力緩和層材料の侵入を防止することができて、その後の配線工程における配線不良を防止することができる。よって、バンプ電極の多端子化が可能で半導体装置の多機能化を図ることができると共に、第1ボンディングパッドに対する再配線の接続信頼性を高めることができて高機能CSPタイプ半導体装置の信頼性を高めることができる。
また、本発明の半導体装置の製造方法は、応力緩和層の形成に際して開口部の周囲が凹溝にて取り囲まれたメタルマスクを用いるので、ウエハとメタルマスクとの間に生じる微小な隙間に侵入した応力緩和層材料を凹溝内に溜めることができ、第1ボンディングパッド形成部への応力緩和層材料の侵入を防止することができて、その後の配線工程における配線不良を防止することができる。よって、バンプ電極の多端子化が可能で半導体装置の多機能化を図ることができると共に、第1ボンディングパッドに対する再配線の接続信頼性を高めることができて高機能CSPタイプ半導体装置の信頼性を高めることができる。
本発明の実施形態を説明するに先立ち、本発明のメタルマスク及び半導体装置製造方法を適用することによって製造される半導体装置の構成を、図1及び図2に基づいて説明する。図1は半導体装置のバンプ電極側から見た要部平面図であり、図2は図1のA−A部断面図である。
本例の半導体装置も、基本的な構成については図10に示した従来例に係る半導体装置と同じであり、図1及び図2に示すように、回路形成面1の外周部に沿って配列された複数個の第1ボンディングパッド2と、回路形成面1を保護するために第1ボンディングパッド2の形成部を除く回路形成面1上に形成されたパッシベーション膜3と、当該パッシベーション膜3上に形成された第1絶縁膜4と、当該第1絶縁膜4上のバンプ電極配列領域に形成された応力緩和層5と、第1絶縁膜4上及び応力緩和層5上に形成され一端が第1ボンディングパッド2に接続された再配線6と、当該再配線6を保護するために第1絶縁膜4上及び応力緩和層5上に形成された第2絶縁膜7と、再配線6の他端に形成された第2ボンディングパッド8に設定されたバンプ電極9とから構成されている。なお、回路形成面1には、所要の半導体素子群よりなる図示しない半導体回路がウエハプロセスで形成される。
第1ボンディングパッド2及びパッシベーション膜3の形成は通常のウエハプロセスで行われ、第1絶縁膜4、応力緩和層5、第2ボンディングパッド8を含む再配線6、第2絶縁膜7及びバンプ電極9の形成は、ウエハプロセス終了後の再配線工程において行われる。
第1絶縁膜4は、感光性ポリイミド樹脂などの感光性樹脂材料をもって構成され、図2に示すように、第1ボンディングパッド2の中央部及びスクライブラインを除く回路形成面1上に形成される。この第1絶縁膜4は、再配線6と半導体回路の絶縁及び電気的干渉を防止するため、第1ボンディングパッド2の開口端を覆うように形成される。この第1絶縁膜4の形成は、半導体装置のもとになるシリコンウエハの回路形成面上に感光性樹脂材料よりなる樹脂層を均一な厚さに塗布した後、当該樹脂層を第1絶縁膜4の形状に露光して露光部を硬化し、次いで、未露光部を現像処理にて除去することによって行う。なお、パッシベーション膜3が十分な絶縁性を有する場合には、この第1絶縁膜4の形成を省略し、パッシベーション膜3の上に直接応力緩和層5を形成することもできる。
応力緩和層5は、第1絶縁膜4よりも軟質の樹脂をスクリーン印刷することによって、第1ボンディングパッド2の設定部を除く第1絶縁膜4の内周部分に形成される。応力緩和層材料としては、半導体装置と配線基板との熱膨張係数差に起因するひずみを吸収する必要があることから、膜物性として、弾性率が0.5〜1GPaで、線熱膨張係数が200ppm/℃以下のものを用いることが特に望ましい。なお、この応力緩和層5の外周部分には、図2に示すように、メタルマスク引き上げ後の応力緩和層材料の粘性流動により傾斜部5aが形成されている。
第2ボンディングパッド8を含む再配線6は、銅めっきなどの導体によって形成され、図2に示すように、第1絶縁膜4上及び応力緩和層5上に配列される。再配線6は、一端が第1ボンディングパッド2に接続され、他端の第2ボンディングパッド8が応力緩和層5上に所要の配列で形成される。
第2絶縁膜7は、応力緩和層5よりも硬質の感光性ポリイミド樹脂などの感光性樹脂材料をもって構成され、図2に示すように、第2ボンディングパッド8の中央部を除く第1絶縁膜4上及び応力緩和層5上に形成される。この第2絶縁膜7も、前記第1絶縁膜4と同様の方法で形成される。
バンプ電極9は、ハンダをボール状に成形してなるハンダボール、樹脂ボールの表面にハンダをコーティングしてなるコーティングハンダボール、その他のボール状導電材料をもって形成され、応力緩和層5上に配列された各第2ボンディングパッド8上に搭載される。
以下、本発明に係るメタルマスク及び半導体装置製造方法の最良の実施形態を、図3乃至図7に基づいて説明する。図3は図1及び図2に例示した半導体装置の製造方法を示すフロー図、図4は応力緩和層の形成工程を示すフロー図、図5は再配線の形成工程を示すフロー図、図6は実施形態に係る半導体装置の製造に使用されるメタルマスクの一部裏面図、図7は実施形態に係るメタルマスクの使用状態の断面図である。
図3に示すように、図1及び図2に例示した半導体装置は、ウエハプロセスにて所要の回路形成面1とパッシベーション膜3とが形成されたシリコンウエハのパッシベーション膜3上に第1絶縁膜4を形成する工程(手順S1)、第1絶縁膜4上に応力緩和層5を形成する工程(手順S2)、第1絶縁膜4及び応力緩和層5上に第2ボンディングパッド8を含む再配線6を形成する工程(手順S3)、再配線6、第1絶縁膜4及び応力緩和層5の外面に第2絶縁膜7を形成する工程(手順S4)、第2ボンディングパッド8上にバンプ電極9を設定する工程(手順S5)、及びシリコンウエハをダイシングして半導体装置の個片を取り出す工程(手順S6)を経て製造される。なお、パッシベーション膜3が十分な絶縁性を有する場合には、パッシベーション膜3上に第1絶縁膜4を形成する工程(手順S1)については省略することもできる。
前記第1絶縁膜4上に応力緩和層5を形成する工程(手順S2)は、図5に示すように、シリコンウエハの第1絶縁膜4上又はパッシベーション膜3上に位置決めして配置する工程(手順S11)、メタルマスク上に応力緩和層材料をポッティングし、ポッティングされた当該応力緩和層材料をスキージで展伸して、メタルマスクに開設された開口部内に充填する工程(手順S12)、第1絶縁膜4上又はパッシベーション膜3上からメタルマスクを引き上げる工程(手順S13)、及び第1絶縁膜4上又はパッシベーション膜3上に形成された応力緩和層5を乾燥する工程(手順S14)を含んで構成される。
図6に示すように、本実施形態に係るメタルマスク11Aは、正方形の開口部12を有し、片面の前記開口部12の周囲に断面形状が略半円形の凹溝13Aを連続に形成してなる。本例のメタルマスク11Aは、応力緩和層5の形成に際し、図7に示すように、凹溝13Aの形成面をシリコンウエハの第1絶縁膜4又はパッシベーション膜3側に向けてシリコンウエハ上に載置される。
本実施形態に係るメタルマスク11Aは、開口部12の周囲を連続する凹溝13Aにて取り囲んだので、図7に示すように、シリコンウエハAとメタルマスク11Aとの間に生じる微小な隙間dに毛細管現象により応力緩和層材料Bが侵入したとしても、侵入した応力緩和層材料Bを凹溝13A内に溜めることができ、第1ボンディングパッド2形成部への応力緩和層材料Bの侵入を防止することができて、その後の配線工程における配線不良を防止することができる。よって、バンプ電極9の多端子化が可能で半導体装置の多機能化を図ることができると共に、第1ボンディングパッド2に対する再配線の接続信頼性を高めることができて高機能CSPタイプ半導体装置の信頼性を高めることができる。また、本実施形態に係るメタルマスク11Aは、開口部12の周囲を連続する凹溝13Aにて取り囲み、開口部12の全周にわたって第1ボンディングパッド2形成部への応力緩和層材料Bの侵入を防止できるようにしたので、図1に示すように回路形成面1の外周部に沿って第1ボンディングパッド2がほぼ均等に配列された半導体装置の製造に特に効果がある。
また、第1絶縁膜4及び応力緩和層5上に第2ボンディングパッド8を含む再配線6を形成する工程(手順S3)は、図6に示すように、フォトリソグラフィ法、即ち、第1絶縁膜4及び応力緩和層5上にクロム及び銅などを一様にスパッタリングして給電膜を形成する工程(手順S21)、当該給電膜上にフォトレジスト層を均一な厚さに形成する工程(手順S22)、フォトレジスト層を第2ボンディングパッド8を含む再配線6の形状に露光する工程(手順S23)、現像処理によって再配線6の形状に対応する給電膜を露出させる工程(手順S24)、露出させた給電膜に銅めっき及びニッケルめっきを施して第2ボンディングパッド8を含む再配線6を形成する工程(手順S25)、残存したフォトレジスト層を除去し、再配線6の形状以外に対応する給電層を露出させる工程(手順S26)、及び露出された給電層を化学エッチングによって除去する工程(手順S27)を含んで構成される。
本例の半導体装置製造方法は、応力緩和層5の形成に際し、開口部12の周囲が凹溝13Aにて取り囲まれたメタルマスク11Aを用いるので、シリコンウエハAとメタルマスク11Aとの間に生じる微小な隙間dに侵入した応力緩和層材料Bを凹溝13A内に溜めることができ、第1ボンディングパッド2形成部への応力緩和層材料Bの侵入を防止することができて、その後の配線工程における配線不良を防止することができる。よって、バンプ電極の多端子化が可能で半導体装置の多機能化を図ることができると共に、第1ボンディングパッドに対する再配線の接続信頼性を高めることができて高機能CSPタイプ半導体装置の信頼性を高めることができる。
次に、本発明に係るメタルマスクの他の実施形態を、図8及び図9に基づいて説明する。図8は他の実施形態に係るメタルマスクの一部裏面図、図9は図8のメタルマスクを用いて製造可能な半導体装置のバンプ電極側から見た要部平面図である。
本実施形態のメタルマスク11Bは、図8に示すように正方形の開口部12の四隅部を除く周囲に、断面形状が略半円形の凹溝13Bを形成してなる。本例のメタルマスク11Bも、応力緩和層5の形成に際しては、図7に示すように、凹溝13Bの形成面をシリコンウエハの第1絶縁膜4又はパッシベーション膜3側に向けてシリコンウエハ上に載置される。
本例のメタルマスク11Bは、図7に示すメタルマスク11Aと同様の効果を有するほか、開口部12の四隅部と対応する部分に凹溝13Bの非形成部14を有するので、メタルマスク11Bの強度低下を抑制することができ、メタルマスク11Bの耐久性を高めることができるという効果があり、図9に示すように四隅部に第1ボンディングパッド2が配置されない半導体装置の製造に適用することができる。
なお、前記実施形態においては、開口部12の四隅部と対応する部分に凹溝13Bの非形成部14を設けたが、凹溝13Bの非形成部は、半導体装置に形成される第1ボンディングパッド2の配列に応じて適宜変更することができる。
1 回路形成面
2 第1ボンディングパッド
3 パッシベーション膜
4 第1絶縁膜
5 応力緩和層
5a 傾斜部
6 再配線
7 第2絶縁膜
8 第2ボンディングパッド
9 バンプ電極
11A,11B メタルマスク
12 開口部
13A,13B 凹溝
14 凹溝の非形成部
A シリコンウエハ
B 応力緩和層材料
2 第1ボンディングパッド
3 パッシベーション膜
4 第1絶縁膜
5 応力緩和層
5a 傾斜部
6 再配線
7 第2絶縁膜
8 第2ボンディングパッド
9 バンプ電極
11A,11B メタルマスク
12 開口部
13A,13B 凹溝
14 凹溝の非形成部
A シリコンウエハ
B 応力緩和層材料
Claims (2)
- 回路形成面の外周部に沿って配列された複数個の第1ボンディングパッドと、当該第1ボンディングパッドの形成部を除く前記回路形成面上に形成された第1絶縁膜と、当該第1絶縁膜上のバンプ電極配列領域に形成された応力緩和層と、前記第1絶縁膜上及び前記応力緩和層上に形成され、一端が前記第1ボンディングパッドに接続された再配線と、当該再配線の他端に形成され、前記応力緩和層上に配置された複数個の第2ボンディングパッドとを有する半導体装置の製造に際し、前記応力緩和層の形成に適用されるメタルマスクであって、
前記応力緩和層の平面形状に対応する開口部を有し、片面に前記開口部の周囲を取り囲む凹溝が連続又は不連続に形成されていることを特徴とする半導体装置製造用のメタルマスク。 - 応力緩和層形成用の開口部を有するメタルマスクをシリコンウエハの回路形成面上に形成された第1絶縁膜上に重ね、当該第1絶縁膜上にスクリーン印刷法により応力緩和層を形成する工程を含む半導体装置の製造方法において、
前記メタルマスクとして、片面に前記開口部の周囲を取り囲む凹溝が連続又は不連続に形成されたものを用いることを特徴とする半導体装置の製造方法。
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---|---|---|---|
JP2004018415A JP2005216921A (ja) | 2004-01-27 | 2004-01-27 | 半導体装置製造用のメタルマスク及び半導体装置の製造方法 |
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ID=34902944
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JP2004018415A Withdrawn JP2005216921A (ja) | 2004-01-27 | 2004-01-27 | 半導体装置製造用のメタルマスク及び半導体装置の製造方法 |
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JP (1) | JP2005216921A (ja) |
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