JP2004349361A - 半導体装置およびその製造方法 - Google Patents

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Takeshi Wakabayashi
猛 若林
Shinji Wakizaka
伸治 脇坂
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Casio Computer Co Ltd
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Casio Computer Co Ltd
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Abstract

【課題】上層再配線を有する半導体装置の製造に際し、上層再配線を電解メッキ以外の方法で形成して、工程数を低減する。
【解決手段】ベース板１の上面中央部にはＣＳＰと呼ばれる半導体構成体２が接着層３を介して接着されている。ベース板１の上面には樹脂からなる矩形枠状の絶縁層１４がその上面が半導体構成体２の上面とほぼ面一となるように設けられている。半導体構成体２および絶縁層１４の上面にはプリプレグ材からなる絶縁膜１５がその上面を平坦とされて設けられている。絶縁膜１５の上面の所定の箇所には、金属板をパターニングしてなる上層再配線１６が設けられている。この場合、上層再配線１６の下面に一体的に形成された裁頭円錐形状の突起電極１７は、絶縁膜１５に食い込まされて柱状電極１２の上面中央部に接続されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置には、ＣＳＰ（ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）と呼ばれるものがある。このＣＳＰは、複数の外部接続用の接続パッドが形成された半導体基板の上面に絶縁膜が設けられ、絶縁膜の各接続パッドに対応する部分に開口部が設けられ、開口部を介して露出された接続パッドの上面から絶縁膜の上面の所定の箇所にかけて再配線が設けられたものである（例えば、特許文献１参照）この場合、開口部を介して露出された接続パッドの上面を含む絶縁膜の上面全体に下地金属層を形成し、下地金属層をメッキ電流路とした銅の電解メッキにより、下地金属層の上面の所定の箇所に再配線を形成し、再配線をマスクとして下地金属層の不要な部分をエッチングして除去して、再配線下にのみ下地金属層を残存させている。
【０００３】
【特許文献１】
特開２０００−１９５８９０号公報（図８〜図１０）
【０００４】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、絶縁膜の各接続パッドに対応する部分に開口部を形成し、メッキ電流路としての下地金属層をスパッタ法や無電解メッキ法により形成して再配線を電解メッキにより形成する方法であるため、工程数が多く、生産性が低いものであった。
【０００５】
そこで、この発明は、工程数を低減して生産性を向上することができる半導体装置およびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、半導体基板上に設けられた複数の外部接続用電極を有する少なくとも１つの半導体構成体と、前記半導体構成体を覆う絶縁膜と、突起電極を有し、前記絶縁膜上に形成された再配線とを具備してなり、前記再配線の突起電極が前記外部接続用電極に対応する前記絶縁層の部分に食い込んで前記外部接続用電極に接続されていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記半導体構成体を複数個備えていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記半導体構成体は、接続パッドと、該接続パッドに接続された柱状の外部接続用電極と、該外部接続用電極の周囲に設けられた封止膜とを含むことを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記半導体構成体は、前記接続パッドと前記外部接続用電極とを接続する再配線を含むことを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記絶縁膜はシートであることを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記絶縁膜の上面は平坦であることを特徴とするものである。
請求項７に記載の発明は、請求項１に記載の発明において、前記突起電極は、前記再配線に一体的に形成された突起電極からなることを特徴とするものである。
請求項８に記載の発明は、請求項１に記載の発明において、前記突起電極は、前記再配線に固着された金属ペーストによって形成された突起電極からなることを特徴とするものである。
請求項９に記載の発明は、請求項１に記載の発明において、前記突起電極は裁頭円錐形状であることを特徴とするものである。
請求項１０に記載の発明は、請求項１に記載の発明において、前記再配線は接続パッド部を有し、前記接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とするものである。
請求項１１に記載の発明は、請求項１に記載の発明において、前記絶縁膜および前記再配線上に１層以上の上層の絶縁膜と、前記各上層の絶縁膜上に形成され下層の再配線の接続パッド部に接続された上層の再配線を有することを特徴とするものである。
請求項１２に記載の発明は、請求項１１に記載の発明において、前記最上層の再配線の接続パッド部を除く部分を覆う上層の絶縁膜を有することを特徴とするものである。
請求項１３に記載の発明は、請求項１１に記載の発明において、前記上層の再配線の少なくとも一部は突起電極を有し、該突起電極が前記下層の絶縁膜に食い込んで前記下層の再配線の接続パッド部に接続されていることを特徴とするものである。
請求項１４に記載の発明は、請求項１１に記載の発明において、前記最上層の再配線の接続パッド部上に半田ボールが設けられていることを特徴とするものである。
請求項１５に記載の発明は、請求項１に記載の発明において、前記半導体構成体の周側面に絶縁層が設けられていることを特徴とするものである。
請求項１６に記載の発明は、請求項１５に記載の発明において、前記半導体構成体および前記絶縁層の下面にベース板が設けられていることを特徴とするものである。
請求項１７に記載の発明は、複数の外部接続用電極を有する半導体構成体の上面を絶縁膜で覆う工程と、前記絶縁層上に前記各外部接続用電極に対応する突起電極を有する金属板を配置する工程と、前記金属板の各突起電極を前記絶縁膜に食い込ませて前記各外部接続用電極に接続する工程と、前記金属板をパターニングして再配線を形成する工程とを有することを特徴とするものである。
請求項１８に記載の発明は、請求項１７に記載の発明において、前記半導体構成体は、接続パッドと、該接続パッドに接続された柱状の外部接続用電極と、該外部接続用電極の周囲に設けられた封止膜とを含むことを特徴とするものである。
請求項１９に記載の発明は、請求項１８に記載の発明において、前記半導体構成体は、前記接続パッドと前記外部接続用電極とを接続する再配線を含むことを特徴とするものである。
請求項２０に記載の発明は、請求項１７に記載の発明において、前記絶縁膜はシートであることを特徴とするものである。
請求項２１に記載の発明は、請求項２０に記載の発明において、前記絶縁膜の上面は平坦であることを特徴とするものである。
請求項２２に記載の発明は、請求項１７に記載の発明において、前記金属板の突起電極を前記絶縁膜に食い込ませる工程は前記絶縁膜が半硬化の状態で行ない、この後、加熱により、前記絶縁膜を本硬化させるとともに、前記金属板を前記絶縁膜上に固着することを特徴とするものである。
請求項２３に記載の発明は、請求項１７に記載の発明において、前記金属板よりも厚めの金属板の下面をハーフウェットエッチングすることにより、前記突起電極を前記金属板下に一体的に且つ裁頭円錐形状に形成することを特徴とするものである。
請求項２４に記載の発明は、請求項１７に記載の発明において、前記突起電極を、前記金属板下に金属ペーストを印刷して裁頭円錐形状に形成することを特徴とするものである。
請求項２５に記載の発明は、請求項１７に記載の発明において、前記半導体構成体の上面を前記絶縁膜で覆う工程の前に、ベース板上に、各々が半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、前記各半導体構成体の周側面に絶縁層を形成する工程とを有し、この後、前記半導体構成体および前記絶縁層の上面を前記絶縁膜で覆うことを特徴とするものである。
請求項２６に記載の発明は、請求項２５に記載の発明において、前記金属板をパターニングして前記再配線を形成する工程の後、前記半導体構成体間における前記絶縁膜および前記絶縁層を切断して少なくとも前記半導体構成体が１つ含まれる半導体装置に分離することをことを特徴とするものである。
請求項２７に記載の発明は、請求項２６に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とするものである。
請求項２８に記載の発明は、請求項２６に記載の発明において、前記切断工程で前記絶縁膜および前記絶縁層を切断するとともに前記ベース板を切断し、前記半導体装置として前記ベース板を備えたものを得ることを特徴とするものである。
請求項２９に記載の発明は、請求項１７に記載の発明において、前記金属板をパターニングして再配線を形成する工程の後、前記絶縁膜および前記再配線上に１層以上の上層の絶縁膜と、前記上層の絶縁膜上に形成され下層の再配線の接続パッド部に接続された上層の再配線を形成する工程を有することを特徴とするものである。
請求項３０に記載の発明は、請求項２９に記載の発明において、前記最上層の再配線の接続パッド部を除く部分を覆う上層の絶縁膜を形成する工程を有することを特徴とするものである。
請求項３１に記載の発明は、請求項２９に記載の発明において、前記上層の再配線の少なくとも一部は突起電極を有し、該突起電極を前記下層の絶縁膜に食い込ませて前記下層の再配線の接続パッド部に接続する工程を有することを特徴とするものである。
請求項３２に記載の発明は、請求項２９に記載の発明において、前記最上層の再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とするものである。
そして、この発明によれば、金属板に形成された突起電極を絶縁膜に食い込ませて外部接続用電極に接続し、この後、金属板をパターニングして再配線を形成しているので、工程数が低減し、生産性を向上することができる。
【０００７】
【発明の実施の形態】
図１はこの発明の一実施形態としての半導体装置の断面図を示したものである。この半導体装置は、シリコン、ガラス、セラミックス、樹脂、金属等からなる平面矩形形状のベース板１を備えている。
【０００８】
ベース板１の上面中央部には、ベース板１のサイズよりもある程度小さいサイズの平面矩形形状の半導体構成体２の下面がダイボンド材からなる接着層３を介して接着されている。この場合、半導体構成体２は、後述する再配線、柱状電極、封止膜を有しており、一般的にはＣＳＰと呼ばれるものであり、特に、後述の如く、シリコンウエハ上に再配線、柱状電極、封止膜を形成した後、ダイシングにより個々の半導体構成体２を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体２の構成について説明する。
【０００９】
半導体構成体２はシリコン基板（半導体基板）４を備えている。シリコン基板４は接着層３を介してベース板１に接着されている。シリコン基板４の上面中央部には集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド５が集積回路に接続されて設けられている。接続パッド５の中央部を除くシリコン基板４の上面には酸化シリコン等からなる絶縁膜６が設けられ、接続パッド５の中央部は絶縁膜６に設けられた開口部７を介して露出されている。
【００１０】
絶縁膜６の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）８が設けられている。この場合、絶縁膜６の開口部７に対応する部分における保護膜８には開口部９が設けられている。両開口部７、９を介して露出された接続パッド５の上面から保護膜８の上面の所定の箇所にかけて下地金属層１０が設けられている。下地金属層１０の上面全体には銅からなる再配線１１が設けられている。
【００１１】
再配線１１の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１２が設けられている。再配線１１を含む保護膜８の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜（絶縁膜）１３がその上面が柱状電極１２の上面と面一となるように設けられている。このように、Ｗ−ＣＳＰと呼ばれる半導体構成体２は、シリコン基板４、接続パッド５、絶縁膜６を含み、さらに、保護膜８、再配線１１、柱状電極１２、封止膜１３を含んで構成されている。
【００１２】
半導体構成体２の周囲におけるベース板１の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる矩形枠状の絶縁層１４がその上面が半導体構成体２の上面とほぼ面一となるように設けられている。半導体構成体２および絶縁層１４の上面には絶縁膜１５がその上面を平坦とされて設けられている。絶縁膜１５は、例えば、プリプレグ材と言われるもので、ガラス繊維にエポキシ系樹脂を含浸させたものである。
【００１３】
絶縁膜１５の上面の所定の箇所には、銅からなる金属板をパターニングしてなる上層再配線１６が設けられている。この場合、上層再配線１６の下面において柱状電極１２の上面中央部に対応する部分には裁頭円錐形状の突起電極１７が一体的に形成されている。突起電極１７は絶縁膜１５に食い込まされて柱状電極１２の上面中央部に接続されている。
【００１４】
上層再配線１６を含む絶縁膜１５の上面にはソルダーレジスト等からなる上層絶縁膜１８が設けられている。上層再配線１６の接続パッド部に対応する部分における上層絶縁膜１８には開口部１９が設けられている。開口部１９内およびその上方には半田ボール２０が上層再配線１６の接続パッド部に接続されて設けられている。複数の半田ボール２０は、上層絶縁膜１８上にマトリクス状に配置されている。
【００１５】
ところで、ベース板１のサイズを半導体構成体２のサイズよりもある程度大きくしているのは、シリコン基板４上の接続パッド５の数の増加に応じて、半田ボール２０の配置領域を半導体構成体２のサイズよりもある程度大きくし、これにより、上層再配線１６の接続パッド部（上層絶縁膜１８の開口部１９内の部分）のサイズおよびピッチを柱状電極１２のサイズおよびピッチよりも大きくするためである。
【００１６】
このため、マトリクス状に配置された上層再配線１６の接続パッド部は、半導体構成体２に対応する領域のみでなく、半導体構成体２の周側面の外側に設けられた絶縁層１４に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール２０のうち、少なくとも最外周の半田ボール２０は半導体構成体２よりも外側に位置する周囲に配置されている。
【００１７】
このように、この半導体装置では、シリコン基板４上に、接続パッド５、絶縁膜６を有するのみでなく、保護膜８、再配線１１、柱状電極１２、封止膜１３等をも形成した半導体構成体２の周囲およびそれらの上面に絶縁層１４および絶縁膜１５を設け、絶縁膜１５の上面に、該絶縁膜１５に形成された開口部１６を介して柱状電極１２に接続される、金属板をパターニングしてなる上層再配線１６を設ける構成を特徴としている。
【００１８】
この場合、絶縁膜１５の上面が平坦であることにより、後述する如く、以降の工程で形成する上層再配線１６や半田ボール２０の上面の高さ位置を均一にし、ボンディング時の信頼性を向上することができる。また、後述する如く、金属板をパターニングして形成する上層再配線１６の厚さを均一にすることができる上、上層再配線１６に段差が生じないようにすることができる。
【００１９】
次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体２の製造方法の一例について説明する。この場合、まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）４上にアルミニウム系金属等からなる接続パッド５、酸化シリコン等からなる絶縁膜６およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜８が設けられ、接続パッド５の中央部が絶縁膜６および保護膜８に形成された開口部７、９を介して露出されたものを用意する。上記において、ウエハ状態のシリコン基板４には、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド５は、それぞれ、対応する領域に形成された集積回路に電気的に接続されているものである。
【００２０】
次に、図３に示すように、両開口部７、９を介して露出された接続パッド５の上面を含む保護膜８の上面全体に下地金属層１０を形成する。この場合、下地金属層１０は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
【００２１】
次に、下地金属層１０の上面にメッキレジスト膜２１をパターン形成する。この場合、再配線１１形成領域に対応する部分におけるメッキレジスト膜２１には開口部２２が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜２１の開口部２２内の下地金属層１０の上面に再配線１１を形成する。次に、メッキレジスト膜２１を剥離する。
【００２２】
次に、図４に示すように、再配線１１を含む下地金属層１０の上面にメッキレジスト膜２３をパターン形成する。この場合、柱状電極１２形成領域に対応する部分におけるメッキレジスト膜２３には開口部２４が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜２３の開口部２４内の再配線１１の接続パッド部上面に柱状電極１２を形成する。
【００２３】
次に、メッキレジスト膜２３を剥離し、次いで、柱状電極１２および再配線１１をマスクとして下地金属層１０の不要な部分をエッチングして除去すると、図５に示すように、再配線１１下にのみ下地金属層１０が残存される。
【００２４】
次に、図６に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極１２および再配線１１を含む保護膜８の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１３をその厚さが柱状電極１２の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１２の上面は封止膜１３によって覆われている。
【００２５】
次に、封止膜１３および柱状電極１２の上面側を適宜に研磨し、図７に示すように、柱状電極１２の上面を露出させ、且つ、この露出された柱状電極１２の上面を含む封止膜１３の上面を平坦化する。ここで、柱状電極１２の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１２の高さにばらつきがあるため、このばらつきを解消して、柱状電極１２の高さを均一にするためである。
【００２６】
次に、図８に示すように、シリコン基板４の下面全体に接着層３を接着する。接着層３は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板４に固着する。次に、シリコン基板４に固着された接着層３をダイシングテープ（図示せず）に貼り付け、図９に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図１に示すように、シリコン基板４の下面に接着層３を有する半導体構成体２が複数個得られる。
【００２７】
このようにして得られた半導体構成体２では、シリコン基板４の下面に接着層３を有するため、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設けるといった極めて面倒な作業が不要となる。なお、ダイシング工程後にダイシングテープから剥がす作業は、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設ける作業に比べれば、極めて簡単である。
【００２８】
次に、このようにして得られた半導体構成体２を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１０に示すように、図１に示すベース板１を複数枚採取することができる大きさで、限定する意味ではないが、平面形状が矩形形状のベース板１を用意する。次に、ベース板１の上面の所定の複数箇所にそれぞれ半導体構成体２のシリコン基板４の下面に接着された接着層３を接着する。ここでの接着は、加熱加圧により、接着層３を本硬化させる。
【００２９】
次に、図１１に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、半導体構成体２を含むベース板１の上面全体にエポキシ系樹脂やポリイミド樹脂等からなる絶縁層１４をその厚さが半導体構成体２の高さよりも厚くなるように形成する。したがって、この状態では、半導体構成体２の上面は絶縁層１４によって覆われている。
【００３０】
次に、少なくとも絶縁層１４の上面側を適宜に研磨することにより、図１２に示すように、柱状電極１２の上面を露出させ、且つ、この露出された柱状電極１２の上面を含む封止膜１３の上面（つまり半導体構成体２の上面）および絶縁層１４の上面を平坦化する。
【００３１】
次に、図１３に示すように、半導体構成体２および絶縁層１４の上面にシート状の絶縁材料１５ａを載置する。この場合、絶縁材料１５ａは、例えば、プリプレグ材と言われるもので、ガラス繊維にエポキシ系樹脂を含浸させ、エポキシ系樹脂を半硬化状態としたものである。なお、絶縁材料１５ａは、平坦性を得るために、シート状であることが好ましいが、必ずしもプリプレグ材に限られるものではなく、エポキシ系樹脂やポリイミド系樹脂等の熱硬化性樹脂のみからなるものであってもよい。
【００３２】
次に、絶縁材料１５ａの上面に、金属板１６ａの下面の所定の箇所に裁頭円錐形状の突起電極１７が形成されたものを位置合わせして載置する。すなわち、突起電極１７の先端部を柱状電極１２の上面中央部上における絶縁材料１５ａの上面に載置する。なお、突起電極１７を有する金属板１６ａの形成方法については後で説明する。
【００３３】
次に、図１４に示すように、加熱加圧により、裁頭円錐形状の突起電極１７を絶縁材料１５ａに食い込ませて柱状電極１２の上面中央部に当接させ、且つ、絶縁材料１５ａ中のエポキシ系樹脂を本硬化させる。すると、半導体構成体２の上面を含む絶縁層１４の上面に絶縁膜１５が形成されるとともに、この絶縁膜１５の上面に金属板１６ａが固着される。
【００３４】
次に、金属板１６ａをフォトリソグラフィ法によりパターニングすると、図１５に示すように、絶縁膜１５の上面の所定の箇所に上層再配線１６が形成される。この状態では、上層再配線１６は、絶縁膜１５に食い込んだ突起電極１７を介して柱状電極１２の上面中央部に接続されている。
【００３５】
次に、図１６に示すように、スクリーン印刷法やスピンコーティング法等により、上層再配線１６を含む絶縁膜１５の上面全体にソルダーレジストからなる上層絶縁膜１８を形成する。この場合、上層再配線１６の接続パッド部に対応する部分における上層絶縁膜１８には開口部１９が形成されている。次に、開口部１９内およびその上方に半田ボール２０を上層再配線１６の接続パッド部に接続させて形成する。
【００３６】
次に、図１７に示すように、互いに隣接する半導体構成体２間において、上層絶縁膜１８、絶縁膜１５、絶縁層１４およびベース板１を切断すると、図１に示す半導体装置が複数個得られる。
【００３７】
以上のように、上記製造方法では、金属板１６ａに形成された突起電極１７を絶縁膜１５に食い込ませて半導体構成体２の柱状電極１２に接続し、この後、金属板１６ａをパターニングして上層再配線１６を形成しているので、絶縁膜１５に層間接続用の開口部を形成する必要がなく、また、電解メッキではないので、下地金属層を成膜したりその不要部分を除去したりする必要もなく、したがって工程数が低減し、生産性を向上することができる。
【００３８】
また、絶縁膜１５の上面が平坦であることにより、以降の工程で形成する上層再配線１６や半田ボール２０の上面の高さ位置を均一にし、ボンディング時の信頼性を向上することができる。また、金属板をパターニングして形成する上層再配線１６の厚さを均一にすることができる上、上層再配線１６に段差が生じないようにすることができる。
【００３９】
さらに、ベース板１上に複数の半導体構成体２を接着層３を介して配置し、複数の半導体構成体２に対して絶縁沿う１４、絶縁膜１５、上層再配線１６、上層絶縁膜１８および半田ボール２０の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。また、図１２に示す製造工程以降では、ベース板１と共に複数の半導体構成体２を搬送することができるので、これによっても製造工程を簡略化することができる。
【００４０】
ここで、突起電極１７を有する金属板１６ａの形成方法について説明する。この場合、まず、図１８に示すように、一定の厚さの金属板１６ｂの上面全体に上面レジスト膜３１を形成するとともに、下面の所定の箇所（つまり突起電極１７形成領域）に平面円形状の下面レジスト膜３２を形成する。次に、図１９に示すように、ハーフウェットエッチングを行なうと、エッチングが等方的に進行することにより、下面レジスト膜３２が存在しない領域に厚さが薄くなった金属板１６ａが形成され、且つ、この厚さが薄くなった金属板１６ａの下面において下面レジスト膜４２が存在する領域に裁頭円錐形状の突起電極１７が形成される。次に、両レジスト膜４１、４２を除去すると、図２０に示すように、突起電極１７を有する金属板１６ａが得られる。
【００４１】
次に、突起電極１７を有する金属板１６ａの寸法の一例について説明する。当初の金属板１６ｂの厚さを１００μｍ程度とし、突起電極１７の高さを８０μｍ程度とすると、突起電極１７を有する金属板１６ａの厚さは２０μｍ程度となる。また、突起電極１７の根元の径を５０μｍ程度とし、頭部の径を２０μｍ程度とする。
【００４２】
このようにした場合には、図１３に示す絶縁材料１５ａとして、ＦＲ−４のガラス繊維にエポキシ系樹脂を含浸させたプリプレグ材を用いるとともに、その厚さを突起電極１７の高さに対応して８０μｍ程度とすると、加熱温度９５〜１１５℃の範囲において、この絶縁材料１５ａに突起電極１７を良好に食い込ませることができる。
【００４３】
突起電極１７の他の形成方法としては、金属板の一面の所定の箇所に印刷された銀ペーストなどからなる導電ペーストを硬化させて、突起電極を形成するようにしてもよい。この場合、一例として、金属板の厚さを２０μｍ程度とし、硬化銀ペーストからなる突起電極の高さを８０μｍ程度とし、根元の径を４００μｍ程度とし、頭部の径を２００μｍ程度とする。
【００４４】
なお、各部材の厚さは上記に限定されるものではなく、金属板１６ａの厚さは５０〜２００μｍ、絶縁材料１５ａの厚さは２０〜１５０μｍとすることが可能である。この場合、金属板１６ａに形成する突起電極１７の高さは絶縁材料１５ａの厚さと同一かそれよりも少し高い、典型的には、２０μｍ程度以下高い寸法とすればよい。また、金属板１６ａは、銅の単層からなるものに限らず、例えば、ニッケル等のベース板と銅等の突起電極形成板とからなる二層積層構造のものでもよい。
【００４５】
また、上記実施形態においては、半田ボール２０を、半導体構成体２上およびその周囲の絶縁層１４上の全面に対応してマトリクス状に配列されるよう設けているが、半田ボール２０を半導体構成体２の周囲の絶縁層１４上に対応する領域上にのみ設けるようにしてもよい。その場合、半田ボール２０を半導体構成体２の全周囲ではなく、半導体構成体２の４辺の中、１〜３辺の側方のみに設けてもよい。また、このような場合には、絶縁層１４を矩形枠状のものとする必要はなく、半田ボール２０を設ける辺の側方のみに配置されるようにしてもよい。
【００４６】
（変形例）
上記実施形態では、例えば、図１に示すように、絶縁膜１５上に上層再配線１６および上層絶縁膜１８をそれぞれ１層ずつ形成した場合について説明したが、これに限らず、それぞれ２層ずつ以上としてもよく、例えば、図２１に示す変形例のように、それぞれ２層ずつとしてもよい。
【００４７】
すなわち、半導体構成体２および絶縁層１４の上面にはプリプレグ材等からなる第１の上層絶縁膜４１が設けられている。第１の上層絶縁膜４１の上面には第１の上層再配線４２が第１の上層絶縁膜４１に食い込んだ突起電極４３を介して柱状電極１２の上面に接続されて設けられている。第１の上層再配線４２を含む第１の上層絶縁膜４１の上面にはプリプレグ材からなる等からなる第２の上層絶縁膜４４が設けられている。第２の上層絶縁膜４４の上面には第２の上層再配線４５が第２の上層絶縁膜４４に食い込んだ突起電極４６を介して第１の上層再配線４２の接続パッド部上面に接続されて設けられている。
【００４８】
第２の上層再配線４５を含む第２の上層絶縁膜４４の上面にはソルダーレジスト等からなる第３の上層絶縁膜４７が設けられている。第２の上層再配線４５の接続パッド部に対応する部分における第３の上層絶縁膜４７には開口部４８が設けられている。開口部４８内およびその上方には半田ボール４９が第２の上層再配線４５の接続パッド部に接続されて設けられている。
【００４９】
（他の変形例）
また、図１７に示す場合には、互いに隣接する半導体構成体２間において切断したが、これに限らず、２個またはそれ以上の半導体構成体２を１組として切断し、例えば、図２２に示す他の変形例のように、２個の半導体構成体２を１組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、２個で１組の半導体構成体２は同種、異種のいずれであってもよい。
【００５０】
（その他の実施形態）
なお、上記各実施形態において、半導体構成体２は、外部接続用電極として、接続パッド５の他に、再配線１１、柱状電極１２を有するものとしたが、本発明は、半導体構成体２の外部接続用電極として接続パッド５のみを有するもの、或いは接続パッド５、および接続パッド部を有する再配線１１を有するものに適用することが可能である。
【００５１】
【発明の効果】
以上説明したように、この発明によれば、金属板に形成された突起電極を絶縁膜に食い込ませて外部接続用電極に接続し、この後、金属板をパターニングして再配線を形成しているので、工程数が低減し、生産性を向上することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態としての半導体装置の断面図。
【図２】図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１２に続く工程の断面図。
【図１４】図１３に続く工程の断面図。
【図１５】図１４に続く工程の断面図。
【図１６】図１５に続く工程の断面図。
【図１７】図１６に続く工程の断面図。
【図１８】突起電極を有する銅板の形成に際し、当初の工程の断面図。
【図１９】図１８に続く工程の断面図。
【図２０】図１９に続く工程の断面図。
【図２１】この発明の変形例としての半導体装置の断面図。
【図２２】この発明の他の変形例としての半導体装置の断面図。
【符号の説明】
１ ベース板
２ 半導体構成体
３ 接着層
４ シリコン基板
５ 接続パッド
６ 絶縁膜
８ 保護膜
１０ 下地金属層
１１ 再配線
１２ 柱状電極
１３ 封止膜
１４ 絶縁層
１５ 絶縁膜
１６ 上層再配線
１７ 突起電極
１８ 上層絶縁膜
２０ 半田ボール

Claims (32)

  1. 半導体基板上に設けられた複数の外部接続用電極を有する少なくとも１つの半導体構成体と、前記半導体構成体を覆う絶縁膜と、突起電極を有し、前記絶縁膜上に形成された再配線とを具備してなり、前記再配線の突起電極が前記外部接続用電極に対応する前記絶縁層の部分に食い込んで前記外部接続用電極に接続されていることを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記半導体構成体を複数個備えていることを特徴とする半導体装置。
  3. 請求項１に記載の発明において、前記半導体構成体は、接続パッドと、該接続パッドに接続された柱状の外部接続用電極と、該外部接続用電極の周囲に設けられた封止膜とを含むことを特徴とする半導体装置。
  4. 請求項３に記載の発明において、前記半導体構成体は、前記接続パッドと前記外部接続用電極とを接続する再配線を含むことを特徴とする半導体装置。
  5. 請求項１に記載の発明において、前記絶縁膜はシートであることを特徴とする半導体装置。
  6. 請求項５に記載の発明において、前記絶縁膜の上面は平坦であることを特徴とする半導体装置。
  7. 請求項１に記載の発明において、前記突起電極は、前記再配線に一体的に形成された突起電極からなることを特徴とする半導体装置。
  8. 請求項１に記載の発明において、前記突起電極は、前記再配線に固着された金属ペーストによって形成された突起電極からなることを特徴とする半導体装置。
  9. 請求項１に記載の発明において、前記突起電極は裁頭円錐形状であることを特徴とする半導体装置。
  10. 請求項１に記載の発明において、前記再配線は接続パッド部を有し、前記接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とする半導体装置。
  11. 請求項１に記載の発明において、前記絶縁膜および前記再配線上に１層以上の上層の絶縁膜と、前記各上層の絶縁膜上に形成され下層の再配線の接続パッド部に接続された上層の再配線を有することを特徴とする半導体装置。
  12. 請求項１１に記載の発明において、前記最上層の再配線の接続パッド部を除く部分を覆う上層の絶縁膜を有することを特徴とする半導体装置。
  13. 請求項１１に記載の発明において、前記上層の再配線の少なくとも一部は突起電極を有し、該突起電極が前記下層の絶縁膜に食い込んで前記下層の再配線の接続パッド部に接続されていることを特徴とする半導体装置。
  14. 請求項１１に記載の発明において、前記最上層の再配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
  15. 請求項１に記載の発明において、前記半導体構成体の周側面に絶縁層が設けられていることを特徴とする半導体装置。
  16. 請求項１５に記載の発明において、前記半導体構成体および前記絶縁層の下面にベース板が設けられていることを特徴とする半導体装置。
  17. 複数の外部接続用電極を有する半導体構成体の上面を絶縁膜で覆う工程と、
    前記絶縁層上に前記各外部接続用電極に対応する突起電極を有する金属板を配置する工程と、
    前記金属板の各突起電極を前記絶縁膜に食い込ませて前記各外部接続用電極に接続する工程と、
    前記金属板をパターニングして再配線を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  18. 請求項１７に記載の発明において、前記半導体構成体は、接続パッドと、該接続パッドに接続された柱状の外部接続用電極と、該外部接続用電極の周囲に設けられた封止膜とを含むことを特徴とする半導体装置の製造方法。
  19. 請求項１８に記載の発明において、前記半導体構成体は、前記接続パッドと前記外部接続用電極とを接続する再配線を含むことを特徴とする半導体装置の製造方法。
  20. 請求項１７に記載の発明において、前記絶縁膜はシートであることを特徴とする半導体装置の製造方法。
  21. 請求項２０に記載の発明において、前記絶縁膜の上面は平坦であることを特徴とする半導体装置の製造方法。
  22. 請求項１７に記載の発明において、前記金属板の突起電極を前記絶縁膜に食い込ませる工程は前記絶縁膜が半硬化の状態で行ない、この後、加熱により、前記絶縁膜を本硬化させるとともに、前記金属板を前記絶縁膜上に固着することを特徴とする半導体装置の製造方法。
  23. 請求項１７に記載の発明において、前記金属板よりも厚めの金属板の下面をハーフウェットエッチングすることにより、前記突起電極を前記金属板下に一体的に且つ裁頭円錐形状に形成することを特徴とする半導体装置の製造方法。
  24. 請求項１７に記載の発明において、前記突起電極を、前記金属板下に金属ペーストを印刷して裁頭円錐形状に形成することを特徴とする半導体装置の製造方法。
  25. 請求項１７に記載の発明において、前記半導体構成体の上面を前記絶縁膜で覆う工程の前に、ベース板上に、各々が半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、前記各半導体構成体の周側面に絶縁層を形成する工程とを有し、この後、前記半導体構成体および前記絶縁層の上面を前記絶縁膜で覆うことを特徴とする半導体装置の製造方法。
  26. 請求項２５に記載の発明において、前記金属板をパターニングして前記再配線を形成する工程の後、前記半導体構成体間における前記絶縁膜および前記絶縁層を切断して少なくとも前記半導体構成体が１つ含まれる半導体装置に分離することをことを特徴とする半導体装置の製造方法。
  27. 請求項２６に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とする半導体装置の製造方法。
  28. 請求項２６に記載の発明において、前記切断工程で前記絶縁膜および前記絶縁層を切断するとともに前記ベース板を切断し、前記半導体装置として前記ベース板を備えたものを得ることを特徴とする半導体装置の製造方法。
  29. 請求項１７に記載の発明において、前記金属板をパターニングして再配線を形成する工程の後、前記絶縁膜および前記再配線上に１層以上の上層の絶縁膜と、前記上層の絶縁膜上に形成され下層の再配線の接続パッド部に接続された上層の再配線を形成する工程を有することを特徴とする半導体装置の製造方法。
  30. 請求項２９に記載の発明において、前記最上層の再配線の接続パッド部を除く部分を覆う上層の絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  31. 請求項２９に記載の発明において、前記上層の再配線の少なくとも一部は突起電極を有し、該突起電極を前記下層の絶縁膜に食い込ませて前記下層の再配線の接続パッド部に接続する工程を有することを特徴とする半導体装置の製造方法。
  32. 請求項２９に記載の発明において、前記最上層の再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006229111A (ja) * 2005-02-21 2006-08-31 Casio Comput Co Ltd 半導体装置の製造方法および半導体装置
JP2007311583A (ja) * 2006-05-19 2007-11-29 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2008021849A (ja) * 2006-07-13 2008-01-31 Oki Electric Ind Co Ltd 半導体装置
JP2008135719A (ja) * 2006-10-31 2008-06-12 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2008218529A (ja) * 2007-02-28 2008-09-18 Sanyo Electric Co Ltd 回路装置、回路装置の製造方法および半導体モジュール
JP2009135420A (ja) * 2007-11-05 2009-06-18 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009158751A (ja) * 2007-12-27 2009-07-16 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP2009231815A (ja) * 2008-02-29 2009-10-08 Sanyo Electric Co Ltd 半導体素子、半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2010245565A (ja) * 2008-02-29 2010-10-28 Sanyo Electric Co Ltd 半導体素子、半導体モジュール
CN102142414A (zh) * 2009-09-30 2011-08-03 三洋电机株式会社 元件搭载用基板、半导体模块及便携式设备
US8067274B2 (en) 2008-07-22 2011-11-29 Casio Computer Co., Ltd. Method of forming wiring on a plurality of semiconductor devices from a single metal plate, and a semiconductor construction assembly formed by the method
US8309864B2 (en) 2008-01-31 2012-11-13 Sanyo Electric Co., Ltd. Device mounting board and manufacturing method therefor, and semiconductor module
US8438724B2 (en) 2007-12-27 2013-05-14 Sanyo Electric Co., Ltd. Method for producing substrate for mounting device and method for producing a semiconductor module
US8476776B2 (en) 2008-03-31 2013-07-02 Sanyo Electric Co., Ltd. Semiconductor module, method for fabricating the semiconductor module, and mobile apparatus
US8592257B2 (en) 2010-01-22 2013-11-26 Sanyo Electric Co., Ltd. Method for manufacturing semiconductor modules

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4458010B2 (ja) * 2005-09-26 2010-04-28 カシオ計算機株式会社 半導体装置
JP4193897B2 (ja) * 2006-05-19 2008-12-10 カシオ計算機株式会社 半導体装置およびその製造方法
KR100891330B1 (ko) * 2007-02-21 2009-03-31 삼성전자주식회사 반도체 패키지 장치와, 반도체 패키지의 제조방법과,반도체 패키지 장치를 갖는 카드 장치 및 반도체 패키지장치를 갖는 카드 장치의 제조 방법
JP2008211125A (ja) 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US20090166844A1 (en) * 2007-12-26 2009-07-02 Xuejiao Hu Metal cover on flip-chip matrix-array (fcmx) substrate for low cost cpu assembly
CA2715344C (en) * 2008-02-14 2014-08-19 Mitsubishi Heavy Industries, Ltd. Semiconductor element module and method for manufacturing the same
JP4666028B2 (ja) * 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
KR101009200B1 (ko) 2008-06-27 2011-01-19 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
JP4538764B2 (ja) * 2008-07-24 2010-09-08 カシオ計算機株式会社 半導体装置およびその製造方法
JP2011108733A (ja) 2009-11-13 2011-06-02 Casio Computer Co Ltd 半導体装置及びその製造方法
US8969176B2 (en) * 2010-12-03 2015-03-03 Raytheon Company Laminated transferable interconnect for microelectronic package
CN102945836B (zh) * 2012-11-08 2016-03-16 南通富士通微电子股份有限公司 半导体封装结构
CN102931097B (zh) * 2012-11-08 2016-11-23 南通富士通微电子股份有限公司 半导体封装结构的形成方法
US8785299B2 (en) * 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US9941244B2 (en) 2013-12-09 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Protective layer for contact pads in fan-out interconnect structure and method of forming same
DE102014117594A1 (de) * 2014-12-01 2016-06-02 Infineon Technologies Ag Halbleiter-Package und Verfahren zu seiner Herstellung
US20170012010A1 (en) * 2015-07-09 2017-01-12 Inpaq Technology Co., Ltd. Semiconductor package structure and method of the same
US10665522B2 (en) * 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
JP2022014750A (ja) * 2020-07-07 2022-01-20 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539153A (en) * 1994-08-08 1996-07-23 Hewlett-Packard Company Method of bumping substrates by contained paste deposition
JP3527589B2 (ja) * 1996-07-01 2004-05-17 新光電気工業株式会社 半導体装置用パッケージ及びその製造方法
JP3424164B2 (ja) 1998-12-24 2003-07-07 カシオ計算機株式会社 半導体装置の製造方法
US6184062B1 (en) * 1999-01-19 2001-02-06 International Business Machines Corporation Process for forming cone shaped solder for chip interconnection
US6423570B1 (en) * 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
JP2002151551A (ja) * 2000-11-10 2002-05-24 Hitachi Ltd フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法
JP4869488B2 (ja) 2000-12-15 2012-02-08 イビデン株式会社 多層プリント配線板の製造方法
US6611052B2 (en) * 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
CA2464078C (en) * 2002-08-09 2010-01-26 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP2004140037A (ja) * 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006229111A (ja) * 2005-02-21 2006-08-31 Casio Comput Co Ltd 半導体装置の製造方法および半導体装置
JP2007311583A (ja) * 2006-05-19 2007-11-29 Casio Comput Co Ltd 半導体装置およびその製造方法
US8274154B2 (en) 2006-07-13 2012-09-25 Oki Semiconductor Co., Ltd. Semiconductor device with interface peeling preventing rewiring layer
JP2008021849A (ja) * 2006-07-13 2008-01-31 Oki Electric Ind Co Ltd 半導体装置
US7847407B2 (en) 2006-07-13 2010-12-07 Oki Semiconductor Co., Ltd. Semiconductor device with interface peeling preventing rewiring layer
JP4611943B2 (ja) * 2006-07-13 2011-01-12 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP2008135719A (ja) * 2006-10-31 2008-06-12 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2008218529A (ja) * 2007-02-28 2008-09-18 Sanyo Electric Co Ltd 回路装置、回路装置の製造方法および半導体モジュール
JP2009135420A (ja) * 2007-11-05 2009-06-18 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009158751A (ja) * 2007-12-27 2009-07-16 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
US8438724B2 (en) 2007-12-27 2013-05-14 Sanyo Electric Co., Ltd. Method for producing substrate for mounting device and method for producing a semiconductor module
US8309864B2 (en) 2008-01-31 2012-11-13 Sanyo Electric Co., Ltd. Device mounting board and manufacturing method therefor, and semiconductor module
JP2010245565A (ja) * 2008-02-29 2010-10-28 Sanyo Electric Co Ltd 半導体素子、半導体モジュール
JP4588091B2 (ja) * 2008-02-29 2010-11-24 三洋電機株式会社 半導体モジュールの製造方法
JP2009231815A (ja) * 2008-02-29 2009-10-08 Sanyo Electric Co Ltd 半導体素子、半導体モジュール、半導体モジュールの製造方法および携帯機器
US8476776B2 (en) 2008-03-31 2013-07-02 Sanyo Electric Co., Ltd. Semiconductor module, method for fabricating the semiconductor module, and mobile apparatus
US8067274B2 (en) 2008-07-22 2011-11-29 Casio Computer Co., Ltd. Method of forming wiring on a plurality of semiconductor devices from a single metal plate, and a semiconductor construction assembly formed by the method
CN102142414A (zh) * 2009-09-30 2011-08-03 三洋电机株式会社 元件搭载用基板、半导体模块及便携式设备
US8592257B2 (en) 2010-01-22 2013-11-26 Sanyo Electric Co., Ltd. Method for manufacturing semiconductor modules

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Publication number Publication date
KR100663393B1 (ko) 2007-01-02
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