JP4666028B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4666028B2
JP4666028B2 JP2008224341A JP2008224341A JP4666028B2 JP 4666028 B2 JP4666028 B2 JP 4666028B2 JP 2008224341 A JP2008224341 A JP 2008224341A JP 2008224341 A JP2008224341 A JP 2008224341A JP 4666028 B2 JP4666028 B2 JP 4666028B2
Authority
JP
Japan
Prior art keywords
film
dielectric constant
low dielectric
semiconductor device
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008224341A
Other languages
English (en)
Other versions
JP2009267331A (ja
Inventor
泰輔 小六
猛 若林
修 岡田
治 桑原
純司 塩田
信充 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2008224341A priority Critical patent/JP4666028B2/ja
Priority to US12/412,576 priority patent/US8154133B2/en
Priority to KR1020090027020A priority patent/KR101117505B1/ko
Priority to TW098110350A priority patent/TWI402953B/zh
Priority to CN2009101329091A priority patent/CN101552248B/zh
Publication of JP2009267331A publication Critical patent/JP2009267331A/ja
Application granted granted Critical
Publication of JP4666028B2 publication Critical patent/JP4666028B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

この発明は半導体装置に関する。
携帯型電子機器等に代表される小型の電子機器に搭載される半導体装置として、半導体基板とほぼ同じ大きさ（サイズ＆ディメンション）を有するＣＳＰ（Chip Size Package）が知られている。ＣＳＰの中でも、ウエハ状態でパッケージングを完成させ、ダイシングにより個々の半導体装置に分離されたものは、ＷＬＰ（Wafer Level Package）とも言われている。
従来のこのような半導体装置（例えば、特許文献１参照）では、半導体基板に形成された接続パッドを覆う絶縁膜の上面に配線が延出され、延出された配線の一端に形成された接続パッド部上面に多数の柱状電極が設けられ、絶縁膜の上面における柱状電極間に配線を覆って封止膜が形成されている。封止膜はその上面が柱状電極の上面と面一となるように設けられ、柱状電極の上面に半田ボールが設けられている。
特開２００４−３４９４６１号公報
ところで、上記のような半導体装置には、半導体基板の一面上に形成された集積回路に、層間絶縁膜と配線との積層構造からなる層間絶縁膜配線積層構造部を設けたものがある。この場合、微細化に伴って層間絶縁膜配線積層構造部の配線間の間隔が小さくなると、当該配線間の容量が大きくなり、当該配線を伝わる信号の遅延が増大してしまう。
この点を改善するために、層間絶縁膜の材料として、誘電率が層間絶縁膜の材料として一般的に用いられている酸化シリコンの誘電率４．２〜４．０よりも低いｌｏｗ−ｋ材料等と言われる低誘電率材料が注目されている。ｌｏｗ−ｋ材料としては、酸化シリコン（ＳｉＯ２）に炭素（Ｃ）をドープしたＳｉＯＣやさらにＨを含むＳｉＯＣＨ等が挙げられる。また、誘電率をさらに低くするため、空気を含んだポーラス（多孔性）型の低誘電率膜の検討も行われている。
しかしながら、上述した低誘電率膜を備えた半導体装置では、特に、中空構造を有するポーラス型の低誘電率膜に代表されるように、機械的強度が低く、また水分の影響を受けやすく、ひいては下地層から剥離しやすいという問題がある。
そこで、この発明は、低誘電率膜の剥離を大幅に改善することができる半導体装置を提供することを目的とする。
請求項１に記載の発明に係る半導体装置は、半導体基板と、前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が３．０以下である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、前記低誘電率膜配線積層構造部上に設けられた絶縁膜と、前記絶縁膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、前記半導体基板、前記低誘電率膜配線積層構造部および前記絶縁膜の周側面および前記外部接続用バンプ電極の周囲における前記絶縁膜上に設けられた有機樹脂からなる封止膜と、少なくとも前記半導体基板の下面に設けられた有機樹脂からなる下層保護膜とを備えており、前記半導体基板の周側面下部に突起部が設けられ、該突起部の側面は前記封止膜の側面と面一であり、前記絶縁膜は無機材料からなるパッシベーション膜とその上に設けられた有機樹脂からなる上層保護膜とを含み、前記パッシベーション膜および前記低誘電率膜配線積層構造部の側面は実質的に一面を形成しており、前記上層保護膜の側面は前記パッシベーション膜の側面よりも内側に配置されていることを特徴とするものである。
請求項２に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記絶縁膜上に前記電極用接続パッド部を有する上層配線が形成されていることを特徴とするものである。
請求項３に記載の発明に係る半導体装置は、請求項２に記載の発明において、前記上層配線の接続パッド部上に形成された前記外部接続用バンプ電極は柱状電極であることを特徴とするものである。
請求項４に記載の発明に係る半導体装置は、請求項３に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とするものである。
請求項５に記載の発明に係る半導体装置は、請求項１乃至４のいずれか一項に記載の発明において、前記低誘電率膜は、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料、Ｓｉ−Ｏ結合とＳｉ−ＣＨ3 結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のｌｏｗ−ｋ材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とするものである。
請求項６に記載の発明に係る半導体装置は、半導体基板と、前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が３．０以下であり、ガラス転移温度が４００℃以上である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、前記低誘電率膜配線積層構造部上に設けられた絶縁膜と、前記絶縁膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、前記半導体基板、前記低誘電率膜配線積層構造部および前記絶縁膜の周側面および前記外部接続用バンプ電極の周囲における前記絶縁膜上に設けられた封止膜と、少なくとも前記半導体基板の下面に設けられた下層保護膜と、を備えており、封止膜の側面から半導体基板の下面に向かうに従って漸次下降する傾斜面となっている溝が半導体基板に設けられており、前記絶縁膜は無機材料からなるパッシベーション膜とその上に設けられた有機樹脂からなる上層保護膜とを含み、前記パッシベーション膜および前記低誘電率膜配線積層構造部の側面は実質的に一面を形成しており、前記上層保護膜の側面は前記パッシベーション膜の側面よりも内側に配置されていることを特徴とするものである。
請求項７に記載の発明に係る半導体装置は、請求項６に記載の発明において、前記下層保護膜は前記半導体基板の下面および前記半導体基板の周側面に設けられた前記封止膜の下面に設けられていることを特徴とするものである。
請求項８に記載の発明に係る半導体装置は、請求項６または７に記載の発明において、前記絶縁膜上に前記電極用接続パッド部を有する上層配線が形成されていることを特徴とするものである。
請求項９に記載の発明に係る半導体装置は、請求項８に記載の発明において、前記上層配線の前記電極用接続パッド部上に形成された前記外部接続用バンプ電極は柱状電極であることを特徴とするものである。
請求項１０に記載の発明に係る半導体装置は、請求項９に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とするものである。
請求項１１に記載の発明に係る半導体装置は、請求項６乃至１０のいずれか一項に記載の発明において、前記低誘電率膜は、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料、Ｓｉ−Ｏ結合とＳｉ−ＣＨ3 結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のｌｏｗ−ｋ材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とするものである。
請求項１２に記載の発明に係る半導体装置は、半導体基板と、前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が３．０以下であり、ガラス転移温度が４００℃以上である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、前記低誘電率膜配線積層構造部上に設けられた絶縁膜と、前記絶縁膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、前記半導体基板、前記低誘電率膜配線積層構造部および前記絶縁膜の周側面および前記外部接続用バンプ電極の周囲における前記絶縁膜上に設けられた封止膜と、少なくとも前記半導体基板の下面に設けられた下層保護膜と、を備えており、前記上層保護膜および前記パッシベーション膜の側面は実質的に一面を形成し、且つ、前記低誘電率膜配線積層構造部の側面よりも内側に配置されていることを特徴とするものである。
請求項１３に記載の発明に係る半導体装置は、請求項１２に記載の発明において、前記下層保護膜は前記半導体基板の下面および前記半導体基板の周側面に設けられた前記封止膜の下面に設けられていることを特徴とするものである。
請求項１４に記載の発明に係る半導体装置は、請求項１２または１３に記載の発明において、前記絶縁膜は無機材料からなるパッシベーション膜とその上に設けられた有機樹脂からなる上層保護膜とを含むことを特徴とするものである。
請求項１５に記載の発明に係る半導体装置は、請求項１２乃至１４のいずれか一項に記載の発明において、前記絶縁膜上に前記電極用接続パッド部を有する上層配線が形成されていることを特徴とするものである。
請求項１６に記載の発明に係る半導体装置は、請求項１５に記載の発明において、前記上層配線の前記電極用接続パッド部上に形成された前記外部接続用バンプ電極は柱状電極であることを特徴とするものである。
請求項１７に記載の発明に係る半導体装置は、請求項１６に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とするものである。
請求項１８に記載の発明に係る半導体装置は、請求項１２乃至１７のいずれか一項に記載の発明において、前記低誘電率膜は、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料、Ｓｉ−Ｏ結合とＳｉ−ＣＨ3 結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のｌｏｗ−ｋ材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とするものである。
この発明によれば、半導体基板上の周辺部を除く領域に比誘電率が３．０以下である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部を設け、この低誘電率膜配線積層構造部の側面を封止膜によって覆っているので、低誘電率膜の剥離を大幅に改善することができる。この場合、半導体基板の下面に有機樹脂からなる下層保護膜を設けているのは、半導体基板の下面をクラック等から保護するためである。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面には所定の機能の集積回路、特に、トランジスタ、ダイオード、抵抗、コンデンサ等の素子（図示せず）が設けられ、上面周辺部には、上記集積回路の各素子に接続されたアルミニウム系金属等からなる接続パッド２が設けられている。接続パッド２は２個のみを図示するが実際にはシリコン基板上の上面に多数されている。
シリコン基板１の上面において接続パッド２の外側の周辺部を除く領域には上記集積回路の各素子を接続するための低誘電率膜配線積層構造部３が設けられている。低誘電率膜配線積層構造部３は、複数層例えば４層の低誘電率膜４と同数層の銅やアルミニウム系金属等からなる配線５とが交互に積層された構造となっている。
低誘電率膜４の材料としては、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料（ＨＳＱ：Hydrogen silsesquioxane、比誘電率３．０）、Ｓｉ−Ｏ結合とＳｉ−ＣＨ3 結合を有するポリシロキサン系材料（ＭＳＱ：Methyl silsesquioxane、比誘電率２．７〜２．９）、炭素添加酸化シリコン（ＳｉＯＣ：Carbon doped silicon oxide、比誘電率２．７〜２．９）、有機ポリマー系のｌｏｗ−ｋ材料等が挙げられ、比誘電率が３．０以下でガラス転移温度が４００℃以上であるものを用いることができる。
有機ポリマー系のｌｏｗ−ｋ材料としては、Dow Chemical社製の「ＳｉＬＫ（比誘電率２．６）」、Honeywell Electronic Materials社製の「ＦＬＡＲＥ（比誘電率２．８）」等が挙げられる。ここで、ガラス転移温度が４００℃以上であるということは、後述する製造工程における温度に十分に耐え得るようにするためである。なお、上記各材料のポーラス型も用いることができる。
また、低誘電率膜４の材料としては、以上のほかに、通常の状態における比誘電率が３．０よりも大きいが、ポーラス型とすることにより、比誘電率が３．０以下でガラス転移温度が４００℃以上であるものを用いることができる。例えば、フッ素添加酸化シリコン（ＦＳＧ：Fluorinated Silicate Glass、比誘電率３．５〜３．７）、ボロン添加酸化シリコン（ＢＳＧ：Boron-doped Silicate Glass、比誘電率３．５）、酸化シリコン（比誘電率４．０〜４．２）である。
低誘電率膜配線積層構造部３において、各層の配線５は層間で互いに接続されている。最下層の配線５の一端部は、最下層の低誘電率膜４に設けられた開口部６を介して接続パッド２に接続されている。最上層の配線５の接続パッド部５ａは最上層の低誘電率膜４の上面周辺部に配置されている。
最上層の配線５および最上層の低誘電率膜４の上面には酸化シリコン等の無機材料からなるパッシベーション膜（絶縁膜）７が設けられている。最上層の配線５の接続パッド部５ａに対応する部分におけるパッシベーション膜７には開口部８が設けられている。パッシベーション膜７の上面にはポリイミド系樹脂等の有機樹脂からなる上層保護膜（絶縁膜）９が設けられている。パッシベーション膜７の開口部８に対応する部分における上層保護膜９には開口部１０が設けられている。
上層保護膜９の上面には上層配線１１が設けられている。上層配線１１は、上層保護膜９の上面に設けられた銅等からなる下地金属層１２と、下地金属層１２の上面に設けられた銅からなる上部金属層１３との２層構造となっている。上層配線１１の一端部は、パッシベーション膜７および上層保護膜９の開口部８、１０を介して最上層の配線５の接続パッド部５ａに接続されている。
上層配線１１の接続パッド部（電極用接続パッド部）上面には銅からなる柱状電極（外部接続用バンプ電極）１４が設けられている。シリコン基板１、低誘電率膜配線積層構造部３、パッシベーション７および上層保護膜９の周側面および上層配線１１を含む上層保護膜９の上面にはエポキシ系樹脂等の有機樹脂からなる封止膜１５がその上面が柱状電極１４の上面よりも高くなるように設けられている。したがって、柱状電極１４上における封止膜１５には開口部１６が設けられている。封止膜１５の開口部１６内およびその上側には半田ボール１７が柱状電極１４の上面に接続されて設けられている。
ここで、低誘電率膜配線積層構造部３およびパッシベーション７の側面は、実質的に一面を形成し、封止膜１５によって覆われている。上層保護膜９の側面はパッシベーション７の側面よりも内側に配置されている。シリコン基板１の周側面に設けられた封止膜１５の下面はシリコン基板１の下面と面一となっている。シリコン基板１の下面およびシリコン基板１の周側面に設けられた封止膜１５の下面にはエポキシ系樹脂等の有機樹脂からなる下層保護膜１８が設けられている。
以上のように、この半導体装置では、シリコン基板１上の周辺部を除く領域に低誘電率膜４と配線５との積層構造からなる低誘電率膜配線積層構造部３を設け、低誘電率膜配線積層構造部３およびパッシベーション膜７の側面を封止膜１５によって覆っているので、シリコン基板１から低誘電率膜配線積層構造部３が剥離しにくい構造とすることができる。また、シリコン基板１の下面およびシリコン基板１の周側面に設けられた封止膜１５の下面を下層保護膜１８によって覆っているので、シリコン基板１の下面をクラック等から保護することができる。
次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、ウエハ状態のシリコン基板（以下、半導体ウエハ２１という）上に、接続パッド２と、各４層の低誘電率膜４および配線５と、パッシベーション膜７と、上層保護膜９と、下地金属層１２および上部金属層１３からなる２層構造の上層配線１１と、柱状電極１４とが設けられたものを準備する。
この場合、半導体ウエハ２１の厚さは、図１に示すシリコン基板１の厚さよりもある程度厚くなっている。低誘電率膜４の材料としては、上記のようなものが挙げられ、ポーラス型となったものを含めて、比誘電率が３．０以下でガラス転移温度が４００℃以上であるものを用いることができる。柱状電極１４の高さは、図１に示す柱状電極１４の高さよりもある程度高くなっている。図２において、符号２２で示す領域はダイシングストリートに対応する領域であり、ダイシングストリート２２およびその両側の領域における上層保護膜９には開口部２３が形成されている。
上層保護膜９の開口部２３は、ポリイミド系あるいはエポキシ系等の有機樹脂をスピンコート法またはスクリーン法等によりパッシベーション膜７上全面に成膜し、フォトリソグラフィ法等を用いて形成されるものであり、平面視では、各デバイス領域（ダイシングストリート２２の各内側領域）の周囲を囲む枠状形状を有する。
次に、図３に示すように、レーザビームを照射するレーザ加工により、上層保護膜９の開口部２３内においてダイシングストリート２２およびその両側の領域におけるパッシベーション膜７および４層の低誘電率膜４に第１の溝２４を形成する。第１の溝２４は上層保護膜９の開口部２３よりも幅狭に形成されており、上層保護膜９の開口部２３と同様、平面視では、各デバイス領域の周囲を囲んでパッシベーション膜７の側面よりも外側に枠状に設けられている。
そして、この状態では、半導体ウエハ２１上に積層された４層の低誘電率膜４およびパッシベーション膜７が第１の溝２４により分離されることにより、低誘電率膜配線積層構造部３が形成されている。また、パッシベーション膜７および低誘電率膜配線積層構造部３の側面は実質的に一面を形成している。
ここで、低誘電率膜４は脆いため、ブレードにより切断して第１の溝２４を形成する場合には、切断面において低誘電率膜４に多数の切欠け、破損が生じてしまうので、第１の溝２４の形成はレーザビームの照射により低誘電率膜４を切断する方法が推奨される。レーザビームの照射により第１の溝２４を形成する場合、レーザビームがシリコン基板１の上面に照射されるとシリコン基板１の上面が溶融し、この溶融したものがシリコン基板１から跳ね上がってからシリコン基板１上に落下するため、第１の溝２４の底面は凹凸面２４ａとなる。すなわち、低誘電率膜配線積層構造部３の周囲における半導体ウエハ２１の上面は、第１の溝２４を介して露出され、且つ、凹凸面２４ａとなる。
ところで、上記実施形態では、パッシベーション膜７上全面に上層保護膜９を形成し、この上層保護膜９をパターニングして開口部２３を形成した後の図２に図示された状態において、低誘電率膜配線積層構造部３にレーザビームを照射して、第１の溝２４を形成する方法を説明したが、この場合、パッシベーション膜７上全面に上層保護膜９を形成し、この上層保護膜９をパターニングしない状態で、レーザビームを照射して、上層保護膜９、パッシベーション膜７および低誘電率膜配線積層構造部３に一遍に第１の溝２４を形成する方法とすることが考えられる。
しかしながら、上層保護膜９の材料が、ポリイミド系樹脂等のように、レーザエネルギーを吸収しやすく、レーザビームの照射で切断しにくいものである場合には、好ましくない。この点では、上層保護膜９にはフォトリソグラフィ技術を用いて開口部２３を予め形成しておく方が好ましい。
次に、図４に示すように、ダイシングブレード２５を準備する。このダイシングブレード２５は円盤状の砥石からなり、その刃先の断面形状はほぼコ字形状となっており、その厚さはダイシングストリート２２の幅よりも大きくて第１の溝２４の幅よりも小さい厚さとなっている。そして、このダイシングブレード２５を用いて、ダイシングストリート２２およびその両側における半導体ウエハ２１の上面側から半導体ウエハ２１の途中までハーフカットし、ストレート状の第２の溝２６を形成する。
次に、図５に示すように、スクリーン印刷法、スピンコート法等により、上層配線１１および柱状電極１４を含む上層保護膜９の上面、上層保護膜９の開口部２３を介して露出されたパッシベーション７の上面および第１、第２の溝２４、２６を介して露出された半導体ウエハ２１の上面にエポキシ系樹脂等の有機樹脂からなる封止膜１５をその厚さが柱状電極１４の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１４の上面は封止膜１５によって覆われている。
次に、封止膜１５の上面側を適宜に研削し、図６に示すように、柱状電極１４の上面を露出させ、且つ、この露出された柱状電極１４の上面を含む封止膜１５の上面を平坦化する。次に、図７に示すように、柱状電極１４の上面を含む封止膜１５の上面に保護テープ２７を貼り付ける。
次に、図８に示すように、半導体ウエハ２１の下面側を少なくとも第２の溝２６内に形成された封止膜１５が露出するまで研削砥石（図示せず）を用いて研削する。すると、半導体ウエハ２１の厚さが薄くなり、且つ、半導体ウエハ２１が個々のシリコン基板１に分離される。この状態では、シリコン基板１および第２の溝２６内に形成された封止膜１５の下面は面一となっている。次に、保護テープ２７を剥離する。なお、保護テープ２７は初めから用いないようにしてもよい。
次に、図９に示すように、シリコン基板１（半導体ウエハ２１）および第２の溝２６内に形成された封止膜１５の下面にエポキシ系樹脂等の有機樹脂からなる下層保護膜１８を形成する。下層保護膜１８の形成方法としては、スクリーン印刷法、スピンコート法等により液状樹脂を塗布するようにしてもよく、あるいは、樹脂テープを貼り付けるようにしてもよい。
次に、図１０に示すように、柱状電極１４の上面側をエッチングして、柱状電極１４上における封止膜１５に開口部１６を形成する。次に、図１１に示すように、封止膜１４の開口部１６内およびその上側に半田ボール１７を柱状電極１４の上面に接続させて形成する。次に、図１２に示すように、封止膜１５および下層保護膜１８を第２の溝２６内の中央部のダイシングストリート２２に沿って切断すると、図１に示す半導体装置が複数個得られる。
ところで、図２に示す当初の半導体ウエハ２１の厚さが比較的厚く、図４に示す第２の溝２６の深さを比較的深くする場合には、ダイシングブレード２５を用いて第２の溝２６を形成している最中において半導体ウエハ２１が割れてしまうおそれがあり、また、封止膜１５を形成するための液状樹脂が第２の溝２６の底部まで確実に充填されないおそれがある。そこで、次に、そのような不都合を解消することができる実施形態について説明する。
（第２実施形態）
図１３はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、第２の溝２６の深さを図４に示す場合よりもある程度浅くすることにより、シリコン基板１の周側面下部に突起部３１を設け、この突起部３１の側面を封止膜１５の側面と面一として外部に露出させ、突起部３１を含むシリコン基板１の下面に下層保護膜１８を設けた点である。
次に、この半導体装置の製造方法の一例について説明する。この場合、図３に示す工程後に、図１４に示すように、ダイシングブレード２５を用いて、ダイシングストリート２２およびその両側における半導体ウエハ２１の上面側から半導体ウエハ２１の途中までハーフカットし、ストレート状の第２の溝２６を形成する。この場合、第２の溝２６の深さは、図４に示す場合よりもある程度浅くする。この結果、上記第１実施形態の場合と比較して、ダイシングブレード２５を用いて第２の溝２６を形成している最中において半導体ウエハ２１が割れにくいようにすることができる。
次に、図５に示すような封止膜形成工程、図６に示すような封止膜研削工程、図７に示すような保護テープ貼り付け工程、図８に示すような半導体ウエハ研削工程および保護テープ剥離工程を経ると、図１５に示すものが得られる。ここで、封止膜形成工程では、第２の溝２６の深さが上記第１実施形態の場合よりもある程度浅いので、封止膜１５を形成するための液状樹脂を第２の溝２６の底部まで確実に充填することが可能となる。
また、半導体ウエハ研削工程では、第２の溝２６内に形成された封止膜１５が露出しない程度とする。この結果、半導体ウエハ２１は個々のシリコン基板１に分離されず、第２の溝２６の部分における半導体ウエハ２１が突起部形成部３１ａとして残存される。なお、この場合も、保護テープ２７は初めから用いないようにしてもよい。
次に、図１６に示すように、突起部形成部３１ａを含む半導体ウエハ２１の下面にエポキシ系樹脂等の有機樹脂からなる下層保護膜１８を形成する。この場合も、下層保護膜１８の形成方法としては、スクリーン印刷法、スピンコート法等により液状樹脂を塗布するようにしてもよく、あるいは、樹脂テープを貼り付けるようにしてもよい。
次に、柱状電極１４の上面側をエッチングして、柱状電極１４上における封止膜１５に開口部１６を形成する。次に、封止膜１４の開口部１６内およびその上側に半田ボール１７を柱状電極１４の上面に接続させて形成する。次に、図１７に示すように、封止膜１５、半導体ウエハ２１の突起部形成部３１ａおよび下層保護膜１８を第２の溝２６内の中央部のダイシングストリート２２に沿って切断すると、図１３に示す半導体装置が複数個得られる。
ところで、このようにして得られた半導体装置では、シリコン基板１の突起部３１の側面が封止膜１５の側面と面一であって外部に露出されているので、突起部３１を含むシリコン基板１の側面の保護が不十分となるおそれがある。そこで、次に、そのような不都合を解消することができる実施形態について説明する。
（第３実施形態）
図１８はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１３に示す半導体装置と異なる点は、突起部３１を含むシリコン基板１の下面周辺部に封止膜１５が露出するまでのストレート状の第３の溝３２を形成することにより、突起部３１を除去し、第３の溝３２内に下層保護膜１８を設けた点である。
次に、この半導体装置の製造方法の一例について説明する。この場合、図１５に示す工程後に、図１９に示すように、ダイシングブレード３３を準備する。このダイシングブレード３３は円盤状の砥石からなり、その刃先の断面形状はほぼコ字形状となっており、その厚さは第２の溝２６の幅よりも大きい厚さとなっている。そして、このダイシングブレード３３を用いて、第２の溝２６およびその両側における図１５に示す突起部形成部３１ａを含む半導体ウエハ２１の下面側にストレート状の第３の溝３２を封止膜１５が露出するまで形成し、突起部形成部３１ａを除去する。
次に、図２０に示すように、第３の溝３２内を含む半導体ウエハ２１の下面にエポキシ系樹脂等の有機樹脂からなる下層保護膜１８を形成する。この場合も、下層保護膜１８の形成方法としては、スクリーン印刷法、スピンコート法等により液状樹脂を塗布するようにしてもよく、あるいは、樹脂テープを貼り付けるようにしてもよい。
次に、図２１に示すように、柱状電極１４の上面側をエッチングして、柱状電極１４上における封止膜１５に開口部１６を形成する。次に、封止膜１４の開口部１６内およびその上側に半田ボール１７を柱状電極１４の上面に接続させて形成する。次に、封止膜１５および下層保護膜１８を第２の溝２６内の中央部のダイシングストリート２２に沿って切断すると、図１８に示す半導体装置が複数個得られる。
このようにして得られた半導体装置では、シリコン基板１の下面周辺部およびシリコン基板１の周側面に設けられた封止膜１５の下部にストレート状の第３の溝３２を設け、第３の溝３２内に下層保護膜１８を設けているので、シリコン基板１の側面下部を下層保護膜１８によって覆うことができ、したがってシリコン基板１の側面の保護を十分とすることができる。
（第４実施形態）
図２２はこの発明の第４実施形態としての半導体装置の断面図を示す。この半導体装置において、図１８に示す半導体装置と異なる点は、第３の溝３２の断面形状を封止膜１５の側面からシリコン基板１の下面に向かうに従って漸次下降する傾斜面とし、第３の溝３２内に下層保護膜１８を設けた点である。
次に、この半導体装置の製造方法の一例について説明する。この場合、図１５に示す工程後に、図２３に示すように、ダイシングブレード３４を準備する。このダイシングブレード３４は円盤状の砥石からなり、その刃先の断面形状はほぼＶ字形状となっている。そして、このダイシングブレード３４を用いて、第２の溝２６およびその両側における図１５に示す突起部形成部３１ａを含む半導体ウエハ２１の下面側に断面ほぼ逆Ｖ字形状の第３の溝３２を封止膜１５の途中に達するまで形成し、突起部形成部３１ａを除去する。
次に、図２４に示すように、第３の溝３２内を含む半導体ウエハ２１の下面にエポキシ系樹脂等の有機樹脂からなる下層保護膜１８を形成する。この場合も、下層保護膜１８の形成方法としては、スクリーン印刷法、スピンコート法等により液状樹脂を塗布するようにしてもよく、あるいは、樹脂テープを貼り付けるようにしてもよい。
次に、図２５に示すように、柱状電極１４の上面側をエッチングして、柱状電極１４上における封止膜１５に開口部１６を形成する。次に、封止膜１４の開口部１６内およびその上側に半田ボール１７を柱状電極１４の上面に接続させて形成する。次に、封止膜１５および下層保護膜１８を第２の溝２６内の中央部のダイシングストリート２２に沿って切断すると、図２２に示す半導体装置が複数個得られる。
このようにして得られた半導体装置では、第３の溝３２の断面形状が封止膜１５の側面からシリコン基板１の下面に向かうに従って漸次下降する傾斜面となっていることにより、シリコン基板１の周側面下部が同様の傾斜面となっているので、シリコン基板１の周側面下部のクラック等に対する耐性が向上し、取り扱い時の安全性をより一層向上することができる。
（第５実施形態）
図２６はこの発明の第５実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、パッシベーション膜７の側面を低誘電率膜配線積層構造部３の側面よりも内側に配置し、且つ、パッシベーション膜７の側面を上層保護膜９の側面と実質的に面一とした点である。
次に、この半導体装置の製造方法の一例について説明する。この場合、まず、図２７に示すように、ダイシングストリート２２およびその両側の領域における上層保護膜９およびパッシベーション膜７にフォトリソグラフィ法により開口部２３を形成したものを準備する。この状態では、ダイシングストリート２２およびその両側の領域における最上層の低誘電率膜４は開口部２３を介して露出されている。
次に、図２８に示すように、レーザビームを照射するレーザ加工により、上層保護膜９およびパッシベーション膜７の開口部２３内においてダイシングストリート２２およびその両側の領域における４層の低誘電率膜４に第１の溝２４を形成する。この場合、第１の溝２４の幅は上層保護膜９およびパッシベーション膜７の開口部２３の幅よりも狭くなっている。したがって、上層保護膜９およびパッシベーション７の側面は低誘電率膜４の側面よりも内側に配置されている。以下、上記第１実施形態の場合と同様の工程を経ると、図２６に示す半導体装置が複数個得られる。
この半導体装置の製造方法では、レーザビームにより低誘電率膜４のみを加工し、パッシベーション膜７および上層保護膜９を加工することはないので、低誘電率膜４を加工するのに最適なレーザビームの条件に設定することができるので、低誘電率膜４の加工を能率的に且つ高精度に行なうことができる。
（第６実施形態）
図２９はこの発明の第６実施形態としての半導体装置の断面図を示す。この半導体装置において、図２６に示す半導体装置と異なる点は、パッシベーション膜７のサイズを上層保護膜９のサイズよりも小さくし、パッシベーション膜７の側面を上層保護膜９の側面よりも内側に配置した点である。
（その他の実施形態）
上記実施形態では、上層保護膜９上に上層配線１１を形成し、この上層配線１１の接続パッド部上に柱状電極１４を形成した構造を有するものであるが、この発明は、上層保護膜９上に接続パッド部のみを形成し、この接続パッド部上に柱状電極１４や半田ボール１７等の外部接続用バンプ電極を形成する構造に適用することもできる。
この発明の第１実施形態としての半導体装置の断面図。 図１に示す半導体装置の製造方法の一例において、当初準備したものの断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。 この発明の第２実施形態としての半導体装置の断面図。 図１３に示す半導体装置の製造方法の一例において、所定の工程の断面図。 図１４に続く工程の断面図。 図１５に続く工程の断面図。 図１６に続く工程の断面図。 この発明の第３実施形態としての半導体装置の断面図。 図１８に示す半導体装置の製造方法の一例において、所定の工程の断面図。 図１９に続く工程の断面図。 図２０に続く工程の断面図。 この発明の第４実施形態としての半導体装置の断面図。 図２２に示す半導体装置の製造方法の一例において、所定の工程の断面図。 図２３に続く工程の断面図。 図２４に続く工程の断面図。 この発明の第５実施形態としての半導体装置の断面図。 図２６に示す半導体装置の製造方法の一例において、当初準備したものの断面図。 図２７に続く工程の断面図。 この発明の第６実施形態としての半導体装置の断面図。
符号の説明
１ シリコン基板
２ 接続パッド
３ 低誘電率膜配線積層構造部
４ 低誘電率膜
５ 配線
７ パッシベーション膜
９ 上層保護膜
１１ 上層配線
１４ 柱状電極
１５ 封止膜
１７ 半田ボール
１８ 下層保護膜
２１ 半導体ウエハ
２２ ダイシングストリート
２３ 開口部
２４ 第１の溝
２６ 第２の溝

Claims (18)

  1. 半導体基板と、
    前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が３．０以下であり、ガラス転移温度が４００℃以上である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、
    前記低誘電率膜配線積層構造部上に設けられた絶縁膜と、
    前記絶縁膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、
    前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、
    前記半導体基板、前記低誘電率膜配線積層構造部および前記絶縁膜の周側面および前記外部接続用バンプ電極の周囲における前記絶縁膜上に設けられた有機樹脂からなる封止膜と、
    少なくとも前記半導体基板の下面に設けられた有機樹脂からなる下層保護膜と、
    を備えており、
    前記半導体基板の周側面下部に突起部が設けられ、該突起部の側面は前記封止膜の側面と面一であり、
    前記絶縁膜は無機材料からなるパッシベーション膜とその上に設けられた有機樹脂からなる上層保護膜とを含み、
    前記パッシベーション膜および前記低誘電率膜配線積層構造部の側面は実質的に一面を形成しており、
    前記上層保護膜の側面は前記パッシベーション膜の側面よりも内側に配置されていることを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記絶縁膜上に前記電極用接続パッド部を有する上層配線が形成されていることを特徴とする半導体装置。
  3. 請求項２に記載の発明において、前記上層配線の前記電極用接続パッド部上に形成された前記外部接続用バンプ電極は柱状電極であることを特徴とする半導体装置。
  4. 請求項３に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項に記載の発明において、前記低誘電率膜は、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料、Ｓｉ−Ｏ結合とＳｉ−ＣＨ3 結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のｌｏｗ−ｋ材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とする半導体装置。
  6. 半導体基板と、
    前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が３．０以下であり、ガラス転移温度が４００℃以上である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、
    前記低誘電率膜配線積層構造部上に設けられた絶縁膜と、
    前記絶縁膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、
    前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、
    前記半導体基板、前記低誘電率膜配線積層構造部および前記絶縁膜の周側面および前記外部接続用バンプ電極の周囲における前記絶縁膜上に設けられた封止膜と、
    少なくとも前記半導体基板の下面に設けられた下層保護膜と、
    を備えており、
    前記封止膜の側面から半導体基板の下面に向かうに従って漸次下降する傾斜面となっている溝が前記半導体基板に設けられており、
    前記絶縁膜は無機材料からなるパッシベーション膜とその上に設けられた有機樹脂からなる上層保護膜とを含み、
    前記パッシベーション膜および前記低誘電率膜配線積層構造部の側面は実質的に一面を形成しており、
    前記上層保護膜の側面は前記パッシベーション膜の側面よりも内側に配置されていることを特徴とする半導体装置。
  7. 請求項６に記載の発明において、前記下層保護膜は前記半導体基板の下面および前記半導体基板の周側面に設けられた前記封止膜の下面に設けられていることを特徴とする半導体装置。
  8. 請求項６または７に記載の発明において、前記絶縁膜上に前記電極用接続パッド部を有する上層配線が形成されていることを特徴とする半導体装置。
  9. 請求項８に記載の発明において、前記上層配線の前記電極用接続パッド部上に形成された前記外部接続用バンプ電極は柱状電極であることを特徴とする半導体装置。
  10. 請求項９に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とする半導体装置。
  11. 請求項６乃至１０のいずれか一項に記載の発明において、前記低誘電率膜は、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料、Ｓｉ−Ｏ結合とＳｉ−ＣＨ3 結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のｌｏｗ−ｋ材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とする半導体装置。
  12. 半導体基板と、
    前記半導体基板の一面上の周辺部を除く領域に設けられ、比誘電率が３．０以下であり、ガラス転移温度が４００℃以上である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部と、
    前記低誘電率膜配線積層構造部上に設けられた絶縁膜と、
    前記絶縁膜上に前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続されて設けられた電極用接続パッド部と、
    前記電極用接続パッド部上に設けられた外部接続用バンプ電極と、
    前記半導体基板、前記低誘電率膜配線積層構造部および前記絶縁膜の周側面および前記外部接続用バンプ電極の周囲における前記絶縁膜上に設けられた封止膜と、
    少なくとも前記半導体基板の下面に設けられた下層保護膜と、
    を備えており、
    前記上層保護膜および前記パッシベーション膜の側面は実質的に一面を形成し、且つ、前記低誘電率膜配線積層構造部の側面よりも内側に配置されていることを特徴とする半導体装置。
  13. 請求項１２に記載の発明において、前記下層保護膜は前記半導体基板の下面および前記半導体基板の周側面に設けられた前記封止膜の下面に設けられていることを特徴とする半導体装置。
  14. 請求項１２または１３に記載の発明において、前記絶縁膜は無機材料からなるパッシベーション膜とその上に設けられた有機樹脂からなる上層保護膜とを含むことを特徴とする半導体装置。
  15. 請求項１２乃至１４のいずれか一項に記載の発明において、前記絶縁膜上に前記電極用接続パッド部を有する上層配線が形成されていることを特徴とする半導体装置。
  16. 請求項１５に記載の発明において、前記上層配線の前記電極用接続パッド部上に形成された前記外部接続用バンプ電極は柱状電極であることを特徴とする半導体装置。
  17. 請求項１６に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とする半導体装置。
  18. 請求項１２乃至１７のいずれか一項に記載の発明において、前記低誘電率膜は、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料、Ｓｉ−Ｏ結合とＳｉ−ＣＨ3 結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のｌｏｗ−ｋ材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とする半導体装置。
JP2008224341A 2008-03-31 2008-09-02 半導体装置 Expired - Fee Related JP4666028B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008224341A JP4666028B2 (ja) 2008-03-31 2008-09-02 半導体装置
US12/412,576 US8154133B2 (en) 2008-03-31 2009-03-27 Semiconductor device having low dielectric constant film and manufacturing method thereof
KR1020090027020A KR101117505B1 (ko) 2008-03-31 2009-03-30 반도체 장치 및 그 제조 방법
TW098110350A TWI402953B (zh) 2008-03-31 2009-03-30 半導體裝置及其製造方法
CN2009101329091A CN101552248B (zh) 2008-03-31 2009-03-31 半导体装置及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008089674 2008-03-31
JP2008224341A JP4666028B2 (ja) 2008-03-31 2008-09-02 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010166433A Division JP2010283367A (ja) 2008-03-31 2010-07-23 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009267331A JP2009267331A (ja) 2009-11-12
JP4666028B2 true JP4666028B2 (ja) 2011-04-06

Family

ID=41115869

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008224341A Expired - Fee Related JP4666028B2 (ja) 2008-03-31 2008-09-02 半導体装置

Country Status (4)

Country Link
US (1) US8154133B2 (ja)
JP (1) JP4666028B2 (ja)
KR (1) KR101117505B1 (ja)
TW (1) TWI402953B (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4449824B2 (ja) * 2005-06-01 2010-04-14 カシオ計算機株式会社 半導体装置およびその実装構造
US8587124B2 (en) * 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP2010040599A (ja) * 2008-07-31 2010-02-18 Sanyo Electric Co Ltd 半導体モジュールおよび半導体装置
JP2010263145A (ja) * 2009-05-11 2010-11-18 Panasonic Corp 半導体装置及びその製造方法
US9576919B2 (en) * 2011-12-30 2017-02-21 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US10373870B2 (en) * 2010-02-16 2019-08-06 Deca Technologies Inc. Semiconductor device and method of packaging
JP2012009816A (ja) * 2010-05-28 2012-01-12 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2011258867A (ja) * 2010-06-11 2011-12-22 Casio Comput Co Ltd 半導体装置及びその製造方法
US9275924B2 (en) * 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
US9406632B2 (en) 2012-08-14 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including a substrate with a stepped sidewall structure
JP2016029676A (ja) * 2012-12-19 2016-03-03 富士電機株式会社 半導体装置
US10141202B2 (en) * 2013-05-20 2018-11-27 Qualcomm Incorporated Semiconductor device comprising mold for top side and sidewall protection
US9559005B2 (en) * 2014-01-24 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging and dicing semiconductor devices and structures thereof
DE102014019632B4 (de) * 2014-01-24 2021-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum Verkapseln und Zertrennen von Halbleiterbauelementen
WO2015138359A1 (en) * 2014-03-10 2015-09-17 Deca Technologies Inc. Semiconductor device and method comprising thickened redistribution layers
US9786643B2 (en) * 2014-07-08 2017-10-10 Micron Technology, Inc. Semiconductor devices comprising protected side surfaces and related methods
DE102015002542B4 (de) 2015-02-27 2023-07-20 Disco Corporation Waferteilungsverfahren
KR20180118656A (ko) * 2016-03-01 2018-10-31 인피니언 테크놀로지스 아게 복합 웨이퍼, 반도체 디바이스, 전자 컴포넌트 및 반도체 디바이스의 제조 방법
JP6594241B2 (ja) * 2016-03-25 2019-10-23 株式会社ディスコ ウェーハの加工方法
US9922895B2 (en) * 2016-05-05 2018-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package with tilted interface between device die and encapsulating material
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
JP2018056502A (ja) * 2016-09-30 2018-04-05 株式会社ディスコ デバイスウエーハの加工方法
JP6814646B2 (ja) * 2017-01-23 2021-01-20 株式会社ディスコ 光デバイスウェーハの加工方法
US11404277B2 (en) * 2017-08-17 2022-08-02 Semiconductor Components Industries, Llc Die sidewall coatings and related methods
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US12062700B2 (en) 2018-04-04 2024-08-13 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US20200006193A1 (en) 2018-07-02 2020-01-02 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
CN111354701A (zh) * 2018-12-20 2020-06-30 矽品精密工业股份有限公司 电子封装件及其制法
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
CN113632209A (zh) * 2019-01-23 2021-11-09 Qorvo美国公司 Rf半导体装置和其制造方法
WO2020254499A1 (en) * 2019-06-21 2020-12-24 Infineon Technologies Austria Ag Method of manufacturing semiconductor chips having a side wall sealing
JP7390826B2 (ja) * 2019-08-30 2023-12-04 富士電機株式会社 半導体装置および半導体装置の製造方法
US11322464B2 (en) * 2019-10-01 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Film structure for bond pad
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
FR3104315B1 (fr) 2019-12-04 2021-12-17 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
FR3104316B1 (fr) 2019-12-04 2021-12-17 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
FR3104317A1 (fr) 2019-12-04 2021-06-11 Stmicroelectronics (Tours) Sas Procédé de fabrication de puces électroniques
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
CN111312598B (zh) * 2020-02-26 2022-10-28 南通通富微电子有限公司 一种扇出型封装方法、扇出型封装器件及扇出型封装体
US11612965B2 (en) * 2020-03-27 2023-03-28 Integrated Silicon Solution Inc. Method of forming package structure
CN111540706A (zh) * 2020-04-22 2020-08-14 创能动力科技有限公司 用于制造具有支撑结构的半导体晶片的方法
US11908831B2 (en) * 2020-10-21 2024-02-20 Stmicroelectronics Pte Ltd Method for manufacturing a wafer level chip scale package (WLCSP)
CN112490130A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 芯片封装方法、芯片封装结构及散热封装器件
WO2022186857A1 (en) 2021-03-05 2022-09-09 Qorvo Us, Inc. Selective etching process for si-ge and doped epitaxial silicon

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214434A (ja) * 1998-01-29 1999-08-06 Asahi Kasei Denshi Kk 半導体素子とその製造方法
JP2004079928A (ja) * 2002-08-22 2004-03-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004165658A (ja) * 2002-11-08 2004-06-10 Internatl Business Mach Corp <Ibm> 表面の細孔形成剤の部分燃焼によって生成される接着性を改善したポーラス低誘電率誘電体の相互接続
JP2006100535A (ja) * 2004-09-29 2006-04-13 Casio Micronics Co Ltd 半導体装置及びその製造方法
JP2006352706A (ja) * 2005-06-17 2006-12-28 Hitachi Ltd マイクロプロセッサ、ネットワークシステム及び通信方法
JP2007335830A (ja) * 2006-05-19 2007-12-27 Casio Comput Co Ltd 半導体装置およびその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59222954A (ja) 1983-06-01 1984-12-14 Hitachi Ltd 積層半導体集積回路およびその製法
JP2934876B2 (ja) 1996-07-17 1999-08-16 カシオ計算機株式会社 半導体装置及びその製造方法
EP0881668A3 (en) * 1997-05-28 2000-11-15 Dow Corning Toray Silicone Company, Ltd. Deposition of an electrically insulating thin film with a low dielectric constant
TW444252B (en) * 1999-03-19 2001-07-01 Toshiba Corp Semiconductor apparatus and its fabricating method
US6274514B1 (en) * 1999-06-21 2001-08-14 Taiwan Semiconductor Manufacturing Company HDP-CVD method for forming passivation layers with enhanced adhesion
JP2001196413A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置、該半導体装置の製造方法、ｃｍｐ装置、及びｃｍｐ方法
JP2002057212A (ja) * 2000-08-09 2002-02-22 Mitsubishi Electric Corp 半導体装置、及び半導体装置の製造方法
WO2001082367A1 (fr) * 2000-04-20 2001-11-01 Hitachi, Ltd. Circuit integre et procede de fabrication
JP2002100709A (ja) * 2000-09-21 2002-04-05 Hitachi Ltd 半導体装置及びその製造方法
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP2002217198A (ja) 2001-01-19 2002-08-02 Hitachi Ltd 半導体装置
JP2002359445A (ja) * 2001-03-22 2002-12-13 Matsushita Electric Ind Co Ltd レーザー加工用の誘電体基板およびその加工方法ならび半導体パッケージおよびその製作方法
JP2003100757A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置およびその製造方法
JP2003298005A (ja) 2002-02-04 2003-10-17 Casio Comput Co Ltd 半導体装置およびその製造方法
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP2003320466A (ja) * 2002-05-07 2003-11-11 Disco Abrasive Syst Ltd レーザビームを使用した加工機
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
CN1568546B (zh) * 2002-08-09 2010-06-23 卡西欧计算机株式会社 半导体器件及其制造方法
JP3707481B2 (ja) * 2002-10-15 2005-10-19 セイコーエプソン株式会社 半導体装置の製造方法
JP2004349361A (ja) * 2003-05-21 2004-12-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4285079B2 (ja) 2003-05-22 2009-06-24 カシオ計算機株式会社 半導体装置の製造方法
US7071539B2 (en) * 2003-07-28 2006-07-04 International Business Machines Corporation Chemical planarization performance for copper/low-k interconnect structures
WO2005024912A2 (en) 2003-09-09 2005-03-17 Intel Corporation Methods of processing thick ild layers using spray coating or lamination for c4 wafer level thick metal integrated flow
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置
JP3953027B2 (ja) 2003-12-12 2007-08-01 ソニー株式会社 半導体装置およびその製造方法
JP4055717B2 (ja) * 2004-01-27 2008-03-05 カシオ計算機株式会社 半導体装置およびその製造方法
TW200527485A (en) * 2004-01-30 2005-08-16 Semiconductor Leading Edge Tec Multilayered wiring structure, method of forming buried wiring, semiconductor device, method of manufacturing semiconductor device, semiconductor mounted device, and method of manufacturing semiconductor mounted device
JP3811160B2 (ja) * 2004-03-09 2006-08-16 株式会社東芝 半導体装置
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
JP4003780B2 (ja) 2004-09-17 2007-11-07 カシオ計算機株式会社 半導体装置及びその製造方法
US7390688B2 (en) * 2005-02-21 2008-06-24 Casio Computer Co.,Ltd. Semiconductor device and manufacturing method thereof
US7468545B2 (en) 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
JP4449824B2 (ja) * 2005-06-01 2010-04-14 カシオ計算機株式会社 半導体装置およびその実装構造
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8587124B2 (en) * 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214434A (ja) * 1998-01-29 1999-08-06 Asahi Kasei Denshi Kk 半導体素子とその製造方法
JP2004079928A (ja) * 2002-08-22 2004-03-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004165658A (ja) * 2002-11-08 2004-06-10 Internatl Business Mach Corp <Ibm> 表面の細孔形成剤の部分燃焼によって生成される接着性を改善したポーラス低誘電率誘電体の相互接続
JP2006100535A (ja) * 2004-09-29 2006-04-13 Casio Micronics Co Ltd 半導体装置及びその製造方法
JP2006352706A (ja) * 2005-06-17 2006-12-28 Hitachi Ltd マイクロプロセッサ、ネットワークシステム及び通信方法
JP2007335830A (ja) * 2006-05-19 2007-12-27 Casio Comput Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW200947647A (en) 2009-11-16
TWI402953B (zh) 2013-07-21
US8154133B2 (en) 2012-04-10
US20090243097A1 (en) 2009-10-01
JP2009267331A (ja) 2009-11-12
KR20090104735A (ko) 2009-10-06
KR101117505B1 (ko) 2012-03-07

Similar Documents

Publication Publication Date Title
JP4666028B2 (ja) 半導体装置
JP2010283367A (ja) 半導体装置の製造方法
JP4596001B2 (ja) 半導体装置の製造方法
JP4193897B2 (ja) 半導体装置およびその製造方法
JP5393722B2 (ja) 半導体装置
JP4874005B2 (ja) 半導体装置、その製造方法及びその実装方法
JP4538764B2 (ja) 半導体装置およびその製造方法
US20090079073A1 (en) Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP4974384B2 (ja) 半導体装置の製造方法
JP4956465B2 (ja) 半導体装置の製造方法
JP2008130886A (ja) 半導体装置の製造方法
JP4913563B2 (ja) 半導体装置の製造方法
CN101569010B (zh) 具有低介电性绝缘膜的半导体器件及其制造方法
JP5004907B2 (ja) 半導体装置の製造方法
JP2010093273A (ja) 半導体装置の製造方法
JP2012023259A (ja) 半導体装置及びその製造方法
JP4770892B2 (ja) 半導体装置の製造方法
JP2009135421A (ja) 半導体装置およびその製造方法
JP5001884B2 (ja) 半導体装置およびその製造方法
JP2009135420A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101214

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101227

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees