DE102014117594A1 - Halbleiter-Package und Verfahren zu seiner Herstellung - Google Patents

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Andreas Stückjürgen
Daniel Porwol
Rainer Leuschner
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Infineon Technologies AG
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Abstract

Ein Halbleiter-Package kann einen Halbleiterchip, der eine erste Hauptfläche und Seitenflächen umfasst, eine Verkapselung, die zumindest die Seitenflächen des Halbleiterchips abdeckt, und eine elektrische Umverdrahtungsstruktur umfassen, die über der ersten Hauptfläche des Halbleiterchips angeordnet ist, wobei eine erste Hauptfläche des Halbleiter-Package eine Fläche der elektrischen Umverdrahtungsstruktur und eine Fläche der Verkapselung umfasst.

Description

  • Die vorliegende Anmeldung betrifft ein Halbleiter-Package und ein Verfahren zur Herstellung eines Halbleiter-Packages.
  • Halbleiter-Packages (Halbleitergehäuse) können einen Halbleiterchip und eine Umverdrahtungsstruktur zur elektrischen Kontaktierung des Halbleiterchips umfassen. Halbleiter-Packages können durch Trennen von Einzelchips von einer Halbleiterscheibe (Wafer), Neuanordnen derselben auf einem Träger und Verkapseln derselben in einer Verkapselung hergestellt werden. Kostengünstige Halbleiter-Packages und Verfahren zu ihrer Herstellung sind auf dem Fachgebiet höchst wünschenswert. Zu diesem Zweck sind Herstellungsverfahren wünschenswert, die eine hohe Ausbeute bei niedrigen Kosten bereitstellen.
  • Die beiliegenden Zeichnungen sollen ein besseres Verständnis von Ausführungsformen vermitteln und sind in diese Spezifikation einbezogen und bilden einen Teil derselben. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien der Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen sind leicht zu erkennen, da sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser zu verstehen sind.
  • Die Elemente der Zeichnungen sind nicht unbedingt im gleichen Maßstab in Bezug aufeinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1 stellt eine Querschnittansicht einer Ausführungsform eines Halbleiter-Packages dar.
  • Die 2A bis 2I stellen Querschnittansichten eines Halbleiter-Package in verschiedenen Fertigungsstufen gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiter-Package dar.
  • 3 stellt eine Querschnittansicht einer weiteren Ausführungsform eines Halbleiter-Package dar.
  • Die 4A bis 4E stellen Querschnittansichten eines weiteren Halbleiter-Package in verschiedenen Fertigungsstufen gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiter-Package dar.
  • 5 stellt eine Draufsicht von oben einer Anordnung von Halbleiter-Packages gemäß der Offenbarung dar.
  • 6 stellt ein Flussdiagramm einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiter-Package gemäß der Offenbarung dar.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, welche einen Teil davon bilden und in welchen zu Veranschaulichungszwecken spezifische Ausführungsformen dargestellt sind, in welchen die Erfindung in die Praxis umgesetzt werden kann. In dieser Hinsicht werden Richtungsbezeichnungen, wie beispielsweise „oben”, „unten”, „vorne”, „hinten”, „vorder-”, „hinter-” usw. unter Bezugnahme auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl von verschiedenen Ausrichtungen positioniert werden können, werden die Richtungsbezeichnungen lediglich zu Veranschaulichungszwecken verwendet und sind in keiner Weise einschränkend. Es versteht sich von selbst, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Konzept der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist daher nicht in einem einschränkenden Sinne aufzufassen, und das Konzept der vorliegenden Erfindung wird durch die angehängten Ansprüche definiert.
  • Es versteht sich von selbst, dass die Merkmale der verschiedenen hierin beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nicht eigens anders angegeben.
  • Wie in dieser Spezifikation eingesetzt, bedeuten die Begriffe „gebondet”, „angeschlossen”, „verbunden”, „gekoppelt” und/oder „elektrisch verbunden/elektrisch gekoppelt” nicht, dass die Elemente oder Schichten direkt miteinander in Kontakt stehen müssen; es können Zwischenelemente oder -schichten zwischen den „gebondeten”, „angeschlossenen”, „verbundenen”, „gekoppelten” bzw. „elektrisch verbundenen/elektrisch gekoppelten” Elementen vorgesehen sein. Gemäß der vorliegenden Offenbarung können die zuvor erwähnten Begriffe jedoch optional auch die spezifische Bedeutung haben, dass die Elemente oder Schichten direkt miteinander in Kontakt stehen, d. h. dass keine Zwischenelemente oder -schichten zwischen den „gebondeten”, „angeschlossenen”, „verbundenen”, „gekoppelten” bzw. „elektrisch verbundenen/elektrisch gekoppelten” Elementen vorgesehen sind.
  • Ferner kann das Wort „über”, das in Bezug auf einen Teil, ein Element oder eine Materialschicht verwendet wird, der/das/die „über” einer Oberfläche ausgebildet oder angeordnet ist, hierin so verwendet werden, dass es bedeutet, dass der Teil, das Element oder die Materialschicht „indirekt auf” der betreffenden Oberfläche angeordnet (z. B. platziert, ausgebildet, aufgebracht usw.) ist, so dass ein/e oder mehrere Teile, Elemente oder Schichten zwischen der betreffenden Oberfläche und dem Teil, dem Element oder der Materialschicht angeordnet sind. Das Wort „über”, das in Bezug auf einen Teil, ein Element oder eine Materialschicht verwendet wird, der/das/die „über” einer Oberfläche ausgebildet oder angeordnet ist, kann jedoch optional auch die spezifische Bedeutung haben, dass der Teil, das Element oder die Materialschicht „direkt auf”, z. B. in direktem Kontakt mit der betreffenden Schicht angeordnet (z. B. platziert, ausgebildet aufgebracht usw.) ist.
  • Im Folgenden werden Bauelemente oder Packages beschrieben, welche Halbleiterchips enthalten. Die Halbleiterchips können von verschiedenen Typen sein, sie können durch verschiedene Technologien hergestellt sein, und sie können zum Beispiel integrierte, elektrooptische oder elektromechanische Schaltungen und/oder passive Komponenten umfassen. Zum Beispiel können die Halbleiterchips als integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Schaltungen für Mischsignale, integrierte Leistungsschaltungen, Speicherschaltungen und/oder integrierte passive Bauelemente ausgelegt sein. Sie können Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten umfassen. Ferner können sie zum Beispiel als Leistungshalbleiterchips, wie beispielsweise Leistungs-MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren), IGBTs (Bipolartransistoren mit isolierter Gate-Elektrode), JFETs (Sperrschicht-Feldeffekttransistoren), bipolare Leistungstransistoren oder Leistungsdioden, ausgelegt sein. Insbesondere können Halbleiterchips mit einer vertikalen Struktur einbezogen sein, das heißt, dass die Halbleiterchips derart gefertigt sein können, dass elektrische Ströme in einer Richtung senkrecht auf die Hauptflächen des/der Halbleiterchips fließen können. Ein Halbleiterchip mit einer vertikalen Struktur kann insbesondere auf seinen zwei Hauptflächen, das heißt auf seiner Oberseite und seiner Unterseite, Kontaktelemente aufweisen. Insbesondere können Leistungshalbleiterchips eine vertikale Struktur aufweisen. Als Beispiel können die Source-Elektrode und Gate-Elektrode eines Leistungs-MOSFET-Chips auf einer Hauptfläche angeordnet sein, während die Drain-Elektrode des Leistungs-MOSFETs auf der anderen Hauptfläche angeordnet ist. Außerdem können die hierin im Folgenden beschriebenen Bauelemente integrierte Schaltungen umfassen, um die integrierten Schaltungen von anderen Halbleiterchips, zum Beispiel die integrierten Schaltungen von Leistungshalbleiterchips, zu steuern. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial, zum Beispiel Si, SiC, SiGe, GaAs, GaN, AlGaAs, hergestellt zu sein, sondern können außerdem auch anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie beispielsweise Isolatoren, Kunststoffe oder Metalle.
  • Die im Folgenden beschriebenen Bauelemente umfassen externe Kontaktelemente oder externe Kontaktstellen am Package. Die externen Kontaktstellen können die externen Anschlüsse des Halbleiter-Package darstellen. Sie können von außerhalb des – Package zugänglich sein und es daher ermöglichen, elektrischen Kontakt mit den Halbleiterchip(s) von außerhalb des Package herzustellen. Außerdem können die externen Kontaktstellen thermisch leitend sein und als Wärmesenken zum Abführen der Wärme dienen, die durch den oder die Halbleiterchip(s) erzeugt wird, der/die im Halbleiter-Package eingebettet ist/sind. Die externen Kontaktstellen können aus jedem elektrisch leitenden Material bestehen, zum Beispiel aus einem Metall, wie beispielsweise Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material. Lötmaterial, wie beispielsweise Lötkugeln oder Lötkontakthügel, kann auf die externen Kontaktstellen aufgebracht sein.
  • Die Halbleiterchips oder zumindest Teile der Halbleiterchips werden mit einem Verkapselungsmaterial (Verkapselungsstoff) abgedeckt, um eine Verkapselung (z. B. einen Gusskörper) zu bilden, die elektrisch isolierend sein kann. Der Verkapselungsstoff kann ein dielektrisches Material umfassen oder ein solches sein, oder er kann aus einem beliebigen duroplastischen, thermoplastischen oder wärmehärtbaren Material oder Laminat (Prepreg) hergestellt sein. Der Verkapselungsstoff kann Füllmaterialien enthalten. Nach seinem Aufbringen ist der Verkapselungsstoff möglicherweise nur teilweise gehärtet, und er kann nach dem Zuführen von Energie (z. B. Wärme, UV-Licht usw.) vollständig gehärtet werden, um eine Verkapselung zu bilden. Es können verschiedene Techniken eingesetzt werden, um die Halbleiterchips mit der Verkapselung abzudecken, zum Beispiel Formpress-, Spritzgieß-, Pulverschmelz-, Nassform-, Dosier- oder Laminierverfahren.
  • Die Halbleiterchips können mit einer elektrischen Umverdrahtungsstruktur versehen sein. Die elektrische Umverdrahtungsstruktur kann eine oder mehrere Polymerschichten umfassen. Die Polymerschicht(en) können während der Halbleiterscheibenebenen-Verarbeitung, das heißt während der Frontend-Verarbeitung, aufgebracht werden. Als Beispiel können die Polymerschicht(en) durch einen Prozess des chemischen Abscheidens aus der Dampfphase (CVD) oder durch einen Rotationsbeschichtungsprozess aufgebracht werden. Die Polymerschicht(en) können aus einem Photolack oder einem beliebigen anderen Ätzlack hergestellt sein. Zum Beispiel kann Photoimid verwendet werden. Insbesondere können Füllmaterialien, wie beispielsweise organische oder mineralische Füllmaterialien, in den Polymerschicht(en) enthalten sein. Das Füllmaterial kann den Wärmeausdehnungskoeffizienten (CTE) verbessern, um Spannung und Verwerfung des Package zu verringern, und es kann die Schutzwirkung der Polymerschicht(en) für die von den Polymerschicht(en) abgedeckte Halbleiterchip-Oberfläche verbessern.
  • Die elektrische Umverdrahtungsstruktur kann eine oder mehrere leitende Schichten, z. B. Metallschichten, umfassen. Die leitenden Schichten können zum Beispiel verwendet werden, um eine Umverdrahtungsschicht innerhalb der Umverdrahtungsstruktur zu bilden. Die leitenden Schicht(en) können als Verdrahtungsschicht(en) zum Herstellen von elektrischem Kontakt mit den Halbleiterchip(s) von außerhalb des Package und/oder zum Herstellen von elektrischem Kontakt mit einem oder mehreren anderen im Package enthaltenen Halbleiterchip(s) und/oder Komponenten verwendet werden. Die leitenden Schicht(en) können mit jeder gewünschten Materialzusammensetzung hergestellt und zu jeder gewünschten geometrischen Form strukturiert sein. Die leitenden Schicht(en) können zum Beispiel aus Leiterbahnen und/oder Anschlussstellen (Pads) bestehen, und sie können z. B. einen beträchtlichen Bereich der Montagefläche der Halbleiterchip(s) abdecken. Die leitenden Schicht(en) können verwendet werden, um die externen Kontaktstellen des Package bereitzustellen. Jedes gewünschte Metall, wie zum Beispiel Aluminium, Nickel, Palladium, Silber, Zinn, Gold oder Kupfer, oder Metalllegierungen können als das Material verwendet werden. Die leitenden Schichten brauchen nicht homogen oder aus nur einem Material hergestellt zu sein, das heißt es sind verschiedene Zusammensetzungen und Konzentrationen der in den leitenden Schichten enthaltenen Materialien möglich. zum Erzeugen und/oder Strukturieren der leitenden Schichten können Dünnfilmtechnologien angewendet werden.
  • Die leitenden Schicht(en) können über oder unter oder zwischen elektrisch isolierenden Schichten (hierin auch als dielektrische Schichten bezeichnet) angeordnet sein, die einen Teil der Umverdrahtungsstruktur bilden. Eine Isolierschicht, die über einer leitenden Schicht liegt, z. B. die oberste Isolierschicht, kann als eine Lötstoppschicht verwendet werden.
  • Die leitenden Schicht(en) können gemäß einer Ausführungsform direkt über einer Hartpassivierungsschicht der Halbleiterscheibe angeordnet sein. Gemäß einer anderen Ausführungsform kann eine weitere dielektrische Schicht der Umverdrahtungsstruktur zwischen der Hartpassivierungsschicht und den leitenden Schicht(en) angeordnet sein. Die weitere dielektrische Schicht kann eine Polymerschicht umfassen. Die Hartpassivierungsschicht ist eine anorganische dielektrische Schicht, wie beispielsweise eine Schicht, die Siliziumoxid, Siliziumnitrid oder eine Oxid-Nitrid-Zusammensetzung umfasst.
  • 1 stellt ein Halbleiterbauelement oder Halbleiter-Package 100 dar. Das Halbleiter-Package 100 umfasst einen Halbleiterchip 10, eine Umverdrahtungsstruktur 20 und eine Verkapselung 30. Der Halbleiterchip 10 kann eine erste Hauptfläche 12, eine zweite Hauptfläche 14 gegenüber der ersten Hauptfläche 12 und z. B. vier Seitenflächen 16 umfassen, die sich zwischen den ersten und zweiten Hauptflächen 12, 14 erstrecken. Die Umverdrahtungsstruktur 20 kann derart über der ersten Hauptfläche 12 des Halbleiterchips 10 angeordnet sein, dass eine untere Hauptfläche 24 der Umverdrahtungsstruktur 20 in direktem Kontakt mit der ersten Hauptfläche 12 sein kann. Die Verkapselung 30 kann derart auf allen (vier) Seiten des Halbleiterchips 10 und der Umverdrahtungsstruktur 20 angeordnet sein, dass die Seitenflächen 16 des Halbleiterchips 10 und Seitenflächen 26 der Umverdrahtungsstruktur 20 ganz oder wenigstens teilweise von der Verkapselung 30 abgedeckt sind.
  • Gemäß einer Ausführungsform sind die obere Hauptfläche 22 der Umverdrahtungsstruktur 20 und eine obere Fläche der Verkapselung 30 bündig (auf gleicher Ebene). Dieser Fall ist in 1 dargestellt. Gemäß einer anderen Ausführungsform umfasst das Halbleiter-Package 100 einen Höhenunterschied in einer von der ersten Hauptfläche 12 des Halbleiterchips 10 abgewandten Richtung zwischen der oberen Hauptfläche 22 der Umverdrahtungsstruktur 20 und der oberen Fläche der Verkapselung 30. Insbesondere kann die obere Hauptfläche 22 der Umverdrahtungsstruktur 20 in einer von der ersten Hauptfläche 12 des Halbleiterchips 10 abgewandten Richtung höher als die obere Fläche der Verkapselung 20 sein.
  • Die Umverdrahtungsstruktur 20 kann mindestens eine erste dielektrische Schicht und eine elektrische Umverdrahtungsschicht umfassen, die über der ersten dielektrischen Schicht angeordnet ist. Die obere Hauptfläche 22 kann eine Fläche der Umverdrahtungsschicht, zum Beispiel mindestens einen Lötkontakt, umfassen. Die erste dielektrische Schicht kann eine Hartpassivierungsschicht, eine Polymerschicht und/oder ein Photoimid umfassen.
  • Die Umverdrahtungsstruktur 20 kann eine zweite dielektrische Schicht umfassen, die derart über der elektrischen Umverdrahtungsschicht angeordnet ist, dass die obere Hauptfläche 22 eine Fläche der zweiten dielektrischen Schicht umfasst. Die zweite dielektrische Schicht kann eine Lötstoppschicht sein, und sie kann ein Polymer oder ein Photoimid umfassen. Die dielektrische(n) Schicht(en) der Umverdrahtungsstruktur 20 können jeweils ein Material mit niedrigem k-Wert umfassen.
  • In einer Draufsicht von oben auf die obere Hauptfläche 22 können ein Umriss der ersten Hauptfläche 12 des Halbleiterchips 10 und ein Umriss der Umverdrahtungsstruktur 20 einander überlappen. Gemäß einer Ausführungsform können mindestens der Umriss der ersten Hauptfläche 12 des Halbleiterchips 10 und ein Umriss der ersten dielektrischen Schicht einander überlappen.
  • Die Verkapselung 30 kann seitliche Wände umfassen, welche die Seitenflächen 16 des Halbleiterchips 10 vollständig abdecken. Die Wände können über der ersten Hauptfläche 12 des Halbleiterchips 10 derart vorstehen, dass seitliche Seitenflächen 26 der Umverdrahtungsstruktur 20 an seitliche Flachen der Wände stoßen und teilweise oder sogar ganz von den Wänden abgedeckt werden. Die Wände weisen möglicherweise nur eine Mindestdicke auf, die erforderlich ist, um den Halbleiterchip 10 und/oder die Umverdrahtungsschicht 20 hinreichend zu schützen, da die Verkapselung 30 keinerlei Form von Umverdrahtungsstruktur zu unterstützen braucht. Die Wände können jede geeignete Dicke, zum Beispiel eine Dicke gleich oder größer oder kleiner als 20 μm, 40 μm, 60 μm, 80 μm, 100 μm, 120 μm, 150 μm aufweisen.
  • Gemäß einer Ausführungsform kann die Verkapselung 30 ferner eine untere Wand umfassen, wobei die untere Wand den Hableiterchip 10 auf der zweiten Hauptfläche 14 (in 1 nicht dargestellt) verkapselt. Die untere Wand kann die zweite Hauptfläche 14 des Halbleiterchips 10 ganz abdecken. Die seitlichen Wände und die untere Wand der Verkapselung 30 können einstückig, d. h. Teile eines einzigen zusammenhängenden Stücks, sein. Die Verkapselung 30 kann jedes geeignete Formmaterial und/oder Laminat umfassen, das auf dem Fachgebiet bekannt ist.
  • Die erste Hauptfläche 12 des Halbleiterchips 10 kann mindestens ein Kontaktelement oder eine Elektrode (in 1 nicht dargestellt) umfassen, und die Umverdrahtungsstruktur 20 kann eine elektrische Umverdrahtungsschicht zum elektrischen Verbinden des mindestens einen Kontaktelements mit mindestens einem Außenkontakt-Package-Anschlusskontakt des Halbleiter-Package 100 (in 1 ebenfalls nicht dargestellt) umfassen. Der bzw. die äußeren Package-Anschlusskontakt(e) kann/können auf der oberen Hauptfläche 22 der Umverdrahtungsstruktur 20 angeordnet sein. Die Verkapselung 30, insbesondere die obere Fläche der Verkapselung 30, kann frei von jeglichen äußeren Package-Anschlusskontakten und/oder jeglicher Umverdrahtungsschicht sein. Mit anderen Worten kann das Halbleiter-Package 100 im Wesentlichen ein Package vom Fan-In Typ sein, wobei die Umverdrahtungsstruktur und die äußeren Package-Anschlusskontakte innerhalb der Montagefläche des Halbleiterchips 10 und/oder innerhalb des inneren Umrisses der seitlichen Wände der Verkapselung 30 angeordnet sind.
  • Alternativ oder zusätzlich zu den Kontaktelementen, die auf der ersten Hauptfläche 12 angeordnet sind, können ein oder mehrere zweite Kontaktelemente auf der zweiten Hauptfläche 14 des Halbleiterchips 10 angeordnet sein. Die zweiten Kontaktelemente können unter Verwendung von Kontaktlöchern, zum Beispiel Silizium-Durchkontaktlöchern (TSVs), mit den äußeren Package-Anschlusskontakten verbunden sein.
  • Der Halbleiterchip 10 kann eine Dicke, gemessen von der ersten Hauptfläche 12 bis zur zweiten Hauptfläche 14, von gleich oder größer oder kleiner als 50 μm, 100 μm, 150 μm oder 200 μm oder jede andere geeignete Dicke über oder unter diesen Werten aufweisen.
  • Die 2A bis 2I stellen ein Verfahren zur Herstellung von in 2I dargestellten Halbleiter-Packages (Halbleitergehäusen) 200A, 200B dar, die dem Halbleiter-Package 100 entsprechen können. Die vorstehende Offenbarung in Bezug auf das Halbleiter-Package 100 kann auch auf die Halbleiter-Packages 200A, 200B angewendet werden und umgekehrt, so dass Wiederholungen der Kürze halber vermieden werden.
  • 2A stellt eine Halbleiterscheibe (Wafer) 10' dar. Die Halbleiterscheibe 10' kann massives Silizium (Bulk-Silizium) umfassen, in welches integrierte Schaltungen eingebettet sind. Kontaktelemente 11 zum elektrischen Kontaktieren der integrierten Schaltungen können auf einer ersten Hauptfläche 12' der Halbleiterscheibe 10' angeordnet werden.
  • Eine Halbleiterscheibenebenen-Umverdrahtungsstruktur (Wafer-Level-Umverdrahtungsstruktur) kann über der ersten Hauptfläche 12' der Halbleiterscheibe 10' angeordnet werden. 2B stellt eine erste dielektrische Schicht 20A dar, welche Teil der Halbleiterscheibenebenen-Umverdrahtungsstruktur ist, die auf die erste Hauptfläche 12' aufgebracht wird. Die erste dielektrische Schicht 20A kann so strukturiert werden, dass sie erste Öffnungen 20A1 umfasst, und sie kann ferner z. B. zweite Öffnungen 20A2 umfassen. Die ersten Öffnungen 20A1 können über den Kontaktelementen 11 der Halbleiterscheibe 10' angeordnet werden. Die zweiten Öffnungen 20A2 können die Form eines rechtwinkligen Musters von geraden Linien auf der ersten Hauptfläche 12' aufweisen und über Bereichen der Halbleiterscheibe 10' angeordnet sein, die keine integrierten Schaltungen umfassen. Als Beispiel können die zweiten Öffnungen 20A2 im Wesentlichen die Form eines Schachbrettmusters auf der Halbleiterscheibe 10' aufweisen.
  • Die strukturierte erste dielektrische Schicht 20A kann durch selektives Aufbringen der dielektrischen Schicht 20A auf die erste Hauptfläche 12' der Halbleiterscheibe oder durch Anwenden von lithographischen Techniken wie Photolithographie zum Strukturieren einer gleichmäßig aufgebrachten dielektrischen Schicht gefertigt werden. Es können z. B. Rotationsbeschichtungs- oder CVD-Techniken zum gleichmäßigen Aufbringen einer dielektrischen Schicht auf die erste Hauptfläche 12' der Halbleiterscheibe verwendet werden.
  • Die Halbleiterscheibenebenen-Umverdrahtungsstruktur umfasst ferner eine Mehrzahl von elektrisch leitenden Umverdrahtungsschichten 20B, die nebeneinander über die erste dielektrische Schicht 20A aufgebracht werden. Gemäß einer Ausführungsform können die elektrischen Umverdrahtungsschichten 20B aufgebracht werden, nachdem die erste dielektrische Schicht 20A auf die erste Hauptfläche 12' der Halbleiterscheibe aufgebracht wurde. Die Umverdrahtungsschichten 20B können selektiv aufgebracht oder unter Verwendung allgemein bekannter Techniken, zum Beispiel lithographischer Techniken, strukturiert werden. Die elektrischen Umverdrahtungsschichten bilden jeweils einen Teil einer der Mehrzahl von elektrischen Umverdrahtungsstrukturen.
  • Die Umverdrahtungsschichten 20B können so ausgelegt werden, dass sie die ersten Öffnungen 20A1 der ersten dielektrischen Schicht 20A füllen. Die Umverdrahtungsschichten 20B können ferner Löt-Bondkontaktstellen bereitstellen, die zur Aufnahme von Lötkugeln ausgelegt sind, wie im Folgenden ausführlicher beschrieben.
  • Gemäß einer Ausführungsform kann jede der Umverdrahtungsschichten 20B mindestens eine erste Metallschicht und eine über der ersten Metallschicht angeordnete zweite Metallschicht umfassen. Die erste Metallschicht kann als eine Barriereschicht ausgelegt sein. Die erste Metallschicht kann z. B. TiW oder ein anderes Barrieremetall oder eine andere Metallzusammensetzung umfassen.
  • Gemäß einer Ausführungsform ist die erste dielektrische Schicht 20A eine Polymerschicht, und eine Hartpassivierungsschicht wird zwischen der ersten dielektrischen Schicht 20A und der ersten Hauptfläche 12' des Halbleiterchips 10' angeordnet (nicht dargestellt). Gemäß einer anderen Ausführungsform ist die erste dielektrische Schicht 20A die Hartpassivierungsschicht, und es wird keine Polymerschicht zwischen der Umverdrahtungsschicht 20B und der ersten Hauptfläche 12' des Halbleiterchips 10' angeordnet.
  • In einem nächsten Schritt kann eine zweite dielektrische Schicht 20C auf die Oberseite der ersten dielektrischen Schicht 20A und der Umverdrahtungsschichten 20B aufgebracht werden, wie in 2C dargestellt. Die zweite dielektrische Schicht 20C kann das gleiche Material oder die gleiche Materialzusammensetzung wie die erste dielektrische Schicht 20A umfassen. Es können die gleichen Auftragmittel zum Aufbringen der zweiten dielektrischen Schicht 20C wie in Bezug auf die erste elektrische Schicht 20A offenbart verwendet werden, und eine Wiederholung wird deshalb vermieden.
  • Die erste dielektrische Schicht 20A kann zum Beispiel eine Dicke im Bereich von 3 μm bis 10 μm und insbesondere von etwa 7 μm aufweisen. Die Umverdrahtungsschicht 20B kann zum Beispiel eine Dicke im Bereich von 3 μm bis 10 μm und insbesondere von 7 μm aufweisen. Die zweite dielektrische Schicht 20C kann zum Beispiel eine Dicke im Bereich von 2 μm bis 7 μm und insbesondere von 3 μm bis 5 μm aufweisen.
  • Die zweite dielektrische Schicht 20C kann Strukturelemente wie erste Öffnungen 20C1 und zweite Öffnungen 20C2 umfassen. Die ersten Öffnungen 20C1 können über flachen Oberflächenbereichen der Umverdrahtungsschicht 20B angeordnet sein, die als Löt-Bondkontaktstellen bestimmt sind. Die zweiten Öffnungen 20C2 können über den zweiten Öffnungen 20A2 der ersten dielektrischen Schicht 20A angeordnet sein. Insbesondere können die zweiten Öffnungen 20C2 der zweiten dielektrischen Schicht 20C mit den zweiten Öffnungen 20A2 der ersten dielektrischen Schicht 20A deckungsgleich sein. Es ist zu erwähnen, dass die zweiten Öffnungen 20A2 und 20C2 gewisse Abweichungen von der Deckungsgleichheit aufweisen können, was auf Fertigungstoleranzen zurückzuführen sein kann.
  • Gemäß einer Ausführungsform kann die zweite dielektrische Schicht 20C als eine Lötstoppschicht ausgelegt sein.
  • In einem anschließenden Schritt, wie in 2D dargestellt, können Gräben 18 in der ersten Hauptfläche 12' der Halbleiterscheibe 10' gebildet werden. Insbesondere können die Gräben 18 entlang den zweiten Öffnungen 20A2, 20C2 gebildet werden. Die Gräben 18 können durch jede geeignete Technik, zum Beispiel Sägen, Schneiden, Ätzen, zum Beispiel Plasmaätzen, oder Abtragung durch Laser, gebildet werden. Techniken, die zu einer kleinen Breite wt der Gräben 18 führen, können bevorzugt werden. Solche Techniken werden auf dem Fachgebiet als „Schmalschnitt”-Techniken („narrow-kerf”-Techniken) bezeichnet.
  • Die Breite wt kann kleiner als die Breite wo der zweiten Öffnungen 20A2, 20C2 sein, wie in 2D dargestellt. Alternativ kann die Breite wt der Gräben 18 auch mit der Breite wo der zweiten Öffnungen 20A2, 20C2 identisch sein. Die Breite wt kann zum Beispiel im Bereich von 8 μm bis 30 μm, insbesondere im Bereich von 12 μm bis 20 μm liegen. Die Graben 18 können jede geeignete Tiefe, zum Beispiel eine Tiefe im Bereich von 150 μm bis 200 μm, aufweisen. Die Tiefe kann jedoch auch größer oder kleiner als dieser Bereich sein.
  • Nach der Bildung der Graben 18 kann ein Schleifprozess auf die zweite Hauptfläche 14' der Halbleiterscheibe 10' angewendet werden, wodurch die Halbleiterscheibe 10' gedünnt wird. Diese Reihenfolge von Prozessen ist auf dem Fachgebiet als „Zersägen vor Schleifen” (DGB: „Dicing Before Grinding”) bekannt. Während des Schleifens kann die Halbleiterscheibe 10' derart an einem temporären Träger, wie zum Beispiel einer Klebefolie oder einem Vakuumteller, befestigt werden, dass die obere Fläche 22' der zweiten dielektrischen Schicht 20C mit dem temporären Träger in Kontakt ist. Die Ebene der geschliffenen zweiten Hauptfläche 14 kann innerhalb der Tiefe der Graben 18 liegen. Mit anderen Worten kann die Halbleiterscheibe 10' durch Schleifen in eine Mehrzahl von Halbleiterchips 10A, 10B vereinzelt werden, wie in 2E dargestellt.
  • Gemäß einer anderen Ausführungsform umfasst die Vereinzelung der Halbleiterchips 10A, 10B keinen Schleifprozess. Zum Beispiel können anstelle der Graben 18 entsprechende Öffnungen 18 gebildet werden, um die Halbleiterscheibe 10' ganz durchzuschneiden.
  • Nach der Vereinzelung können die vereinzelten Halbleiterchips 10 in einer beabstandeten Beziehung auf einem weiteren temporären Träger 40 angeordnet werden, wie in 2F dargestellt. Außerdem kann das Anordnen der Halbleiterchips 10 auf dem temporären Träger 40 in einer umgekehrten Weise erfolgen, wie in 2F dargestellt. Gemäß einer Ausführungsform umfasst das Anordnen der vereinzelten Halbleiterchips auf dem temporären Träger 40 einen Aufnehm- und Platzierprozess (Pick-and-Place Prozess). Abstände ws zwischen den einzelnen Hableiterchips 10 können breiter als die Breite wt der Gräben 18 sein. Die Abstände ws können jede geeignete Breite aufweisen und zum Beispiel im Bereich von 150 μm bis 400 μm oder auch über oder unter diesem Bereich liegen. Der temporäre Träger 40 kann eine Platte umfassen, die aus einem steifen Material, zum Beispiel einem Metall, einer Metalllegierung, Silizium, Glas oder Kunststoff, hergestellt ist. Der temporäre Träger 40 kann ferner eine Klebefolie, Klebstoff, Mittel zum Erzeugen eines Vakuums, einen Klemmmechanismus oder jedes andere geeignete Haftmittel zum Befestigen der vereinzelten Halbleiterchips 10 an der Oberfläche des temporären Trägers 40 umfassen.
  • Anschließend wird ein Verkapselungsmaterial (oder Verkapselungsstoff) auf die am temporären Träger 40 befestigten Halbleiterchips 10 aufgebracht. Das Verkapselungsmaterial kann die Seitenflächen 16 der Halbleiterchips 10 und die Seitenflächen 26 der Umverdrahtungsstrukturen 20 abdecken. Das Verkapselungsmaterial kann die Zwischenräume zwischen den einzelnen Halbleiterchips 10 und den einzelnen Umverdrahtungsstrukturen 20 vollständig füllen. Außerdem kann das Verkapselungsmaterial z. B. die zweite Hauptfläche 14 der Halbleiterchips 10 abdecken.
  • Das Verkapselungsmaterial kann zum Beispiel ein duroplastisches oder wärmehärtbares Formmaterial sein. Das Verkapselungsmaterial kann auf einem Epoxidmaterial basieren und ein Füllmaterial enthalten, das aus kleinen Teilchen von Glas (SiO2) oder anderen elektrisch isolierenden mineralischen Füllmaterialien wie Al2O3 oder organischen Füllmaterialien besteht. Das Verkapselungsmaterial kann auf einem Polymermaterial basieren. Nach dem Härten verleiht das Verkapselungsmaterial der Anordnung von Halbleiterchips 10 Stabilität. Es können verschiedene Techniken zum Abdecken der Halbleiterchips 10 mit dem Verkapselungsmaterial eingesetzt werden. Das Verkapselungsmaterial (Formmaterial) kann zum Beispiel durch Formpress-, Spritzgieß-, Granulat-Spritzgieß-, Pulverschmelz- oder Nassformverfahren aufgebracht werden.
  • Als Beispiel wird das flüssige Verkapselungsmaterial in einem Formpressverfahren in eine offene untere Formwerkzeughälfte abgegeben, von welcher der temporäre Träger 40 den Boden bildet. Eine obere Formwerkzeughälfte wird dann nach dem Abgeben (Dosieren) des flüssigen Verkapselungsmaterials nach unten bewegt und verteilt das flüssige Verkapselungsmaterial, bis ein Hohlraum zwischen dem temporären Träger 40, der den Boden der unteren Formwerkzeughälfte bildet, und der oberen Formwerkzeughälfte vollständig gefüllt ist. Dieser Prozess kann durch Anwenden von Wärme und Druck begleitet werden. Nach dem Härten ist das Verkapselungsmaterial steif und bildet den Formkörper oder Verkapselungskörper 30'. Der Prozess ist typischerweise umso kostengünstiger, je größer die seitliche Größe des Formkörpers und die Anzahl von eingebetteten Halbleiterchips 10 sind. Das Ergebnis des Verkapselungsprozesses ist in 2G dargestellt.
  • Gemäß einer Ausführungsform wird ein Polymermaterial zum Verkapseln der Halbleiterchips 10 und zum Bilden des Verkapselungskörpers 30' verwendet. Das Polymermaterial kann die Form einer elektrisch isolierenden Folie oder eines elektrisch isolierenden Blattes aufweisen, die/das auf die Oberseite der Halbleiterchips 10 sowie den temporären Träger 40 laminiert wird. Wärme und Druck können für eine Zeit angewendet werden, die geeignet ist, um die Polymerfolie oder das Polymerblatt an der darunter liegenden Struktur zu befestigen. Die Zwischenräume zwischen den Halbleiterchips 10 werden ebenfalls mit dem Polymermaterial gefüllt. Das Polymermaterial kann zum Beispiel ein Prepreg (Kurzform für vorimprägnierte Fasern) sein, das z. B. eine Kombination einer Fasermatte, zum Beispiel Glas- oder Kohlenstofffasern, und einem Harz, zum Beispiel einem duroplastischen Material, ist. Prepreg-Materialien werden üblicherweise zur Herstellung von gedruckten Leiterplatten (PCBs printed circuit boards) verwendet. Prepreg-Materialien sind Materialien, welche bei Aufbringen über die Halbleiterchips 10 flexibel sind und während einer Wärmebehandlung hart werden. Zur Laminierung des Prepregs können die gleichen oder ähnliche Schritte wie bei der PCB-Herstellung angewendet werden.
  • Nach dem Verkapselungsschritt kann der Verkapselungskörper 30', der die Halbleiterchips 10 umfasst, vom temporären Träger 40 entfernt werden.
  • Wie in 2H dargestellt, können anschließend die äußeren Package-Anschlusskontakte 50 gebildet werden. Die äußeren Package-Anschlusskontakte können Lötkugeln umfassen. Lötkugeln können unter Verwendung der sogenannten „Kugelplatzierungs”-Technik aufgebracht werden, wobei vorgeformte Kugeln, die aus Lötmaterial bestehen, auf Kontaktstellen der Umverdrahtungsschichten 20B aufgebracht werden. Alternativ können Lötkugeln 50 zum Beispiel unter Verwendung von Schablonendruck mit einer Lötpaste aufgebracht werden, worauf ein Wärmebehandlungsprozess folgt.
  • Das Lötmaterial kann Sn, SnPb, SnAg, SnAgCu, SnAgCuNi, SnAu, SnCu und SnBi umfassen. Die Lötkugeln 50 können zum elektrischen Koppeln der Halbleiter-Packages 200A, 200B mit anderen Komponenten, zum Beispiel einer PCB, verwendet werden. Eine obere Fläche der Lötkugeln 50 kann zum Beispiel etwa 200 μm oder mehr über die obere Fläche 22' der zweiten dielektrischen Schicht 20C hinaus vorstehen.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung von Halbleiter-Packages kann der Verkapselungskörper 30' einem Schleifprozess unterzogen werden. Das heißt, eine untere Fläche 34' des Verkapselungskörpers 30' kann geschliffen werden, um einen Verkapselungskörper 30' von einer reduzierten vordefinierten Dicke zu bilden. Der Schleifprozess kann vor oder nach dem Auftrag von äußeren Packageanschlusskontakten, z. B. der Lötkugeln 50, durchgeführt werden. Das heißt, das Schleifen kann am Zwischenprodukt von 2G oder 2H durchgeführt werden.
  • Nach dem Anbringen der äußeren Package-Anschlusskontakte 50 kann der Verkapselungskörper 30', der die Halbleiterchips 10 umfasst, zu einer Mehrzahl von Halbleiter-Packages 200A, 200E vereinzelt werden, wie in 2I dargestellt. Es können die gleichen Vereinzelungstechniken wie die zuvor in Bezug auf die Vereinzelung der Halbleiterscheibe 10' zu den Halbleiterchips 10 offenbarten angewendet werden. Für den Vereinzelungsprozess kann der Verkapselungskörper 30' derart auf einer Auflage platziert werden, dass eine untere Fläche 34' des Verkapselungskörpers 30' der Auflage zugewandt ist. Der Verkapselungskörper 30' kann ferner zum Beispiel durch eine Klebefolie, einen Klebstoff, ein Vakuum oder einen Klemmmechanismus, an die Auflage geheftet werden.
  • Wie in den 2A bis 2I dargestellt, kann die Halbleiterscheibe 10' eine Mehrzahl von verschiedenen integrierten Schaltungen umfassen, die so ausgelegt sind, dass sie in diverse Halbleiter-Packages wie die Halbleiter-Packages 200A, 200B integriert werden. Die Halbleiterscheibe 10' kann jedoch auch eine Mehrzahl von identischen integrierten Schaltungen umfassen.
  • Das Verfahren zur Herstellung eines Halbleiter-Package, das in den 2A bis 2I dargestellt ist, kann im Wesentlichen die Techniken der Halbleiterscheibenebenen-Package(WLP: Wafer Level Package)-Fertigung mit Techniken einer erweiterten Halbleiterscheibenebenen-Lötkugelmatrix(eWLB: extended Wafer Level Ball Grid Array)-Fertigung kombinieren. Im Verfahren zur Herstellung eines Halbleiter-Package werden die WLP-Techniken bis zum und einschließlich des Aufbringens der Umverdrahtungsstruktur verwendet, während die eWLB-Techniken anschließend für den Lötkugelanbringung angewendet werden können. Das Endprodukt, das heißt die Halbleiter-Packages 200A, 200B, kann z. B. ein eWLB-Package vom Fan-In Typ sein.
  • 3 stellt ein Halbleiter-Package 300 dar, das durch das in Bezug auf die 2A bis 2I dargestellte Verfahren hergestellt und mit den Halbleiter-Packages 100, 200A, 200B identisch sein oder diesen ähneln kann. Das Halbleiter-Package 300 weist jedoch einen Höhenunterschied z zwischen der oberen Hauptfläche 22 der Umverdrahtungsstruktur 20 und einer oberen Fläche der Verkapselung 30 auf. Der Höhenunterschied z kann von der Tatsache herstammen, dass die Umverdrahtungsstruktur 20 beim Kleben der Umverdrahtungsstruktur 20 an den temporären Träger 40 (2F) möglicherweise etwas in ein klebriges Material wie eine Klebefolie oder einen Klebstoff auf der Oberfläche des Trägers 40 hineingeschoben wird. In diesem Fall kann das klebrige Material einen Endabschnitt der Seitenflächen 26 der Umverdrahtungsstruktur bis zu einer Höhe z, wie von der oberen Hauptfläche 22 gemessen, abdecken. Während des anschließenden Verkapselungsprozesses kann das Verkapselungsmaterial daher den Abschnitt der Seitenflächen 26, der vom klebrigen Material abgedeckt ist, nicht verkapseln.
  • Andererseits ist es auch möglich, dass das Verkapselungsmaterial während des Verkapselungsprozesses möglicherweise in die Grenzfläche zwischen dem temporären Träger 40 und der oberen Hauptfläche 22 „ausläuft”. Zum Beispiel kann „Auslaufen” erfolgen, wenn das Haftvermögen zwischen dem temporären Träger 40 und der oberen Hauptfläche 22 der Umverdrahtungsstruktur 20 verhältnismäßig gering ist. In diesem Fall kann die Verkapselung 30 die Umverdrahtungsstruktur 20 auf der oberen Hauptfläche 22 wenigstens teilweise verkapseln.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiter-Package kann ein Schleifprozess auf die obere Hauptfläche 22 angewendet werden, um den Höhenunterschied z zu beseitigen. Das Schleifen kann vor dem Vereinzeln des Verkapselungskörpers 30' durchgeführt werden.
  • Die Seitenflächen 16 des Halbleiterchips 10 und die Seitenflächen 26 der Umverdrahtungsstruktur 20 können versetzt sein, wie bei den Halbleiter-Packages 200A, 200B dargestellt, wobei von oberhalb der ersten Hauptfläche 22 betrachtet ein Umriss der Umverdrahtungsstruktur 20 vollständig von einem Umriss des Halbleiterchips 10 umgeben ist. Es ist jedoch auch möglich, dass die Seitenflächen 16 und 26 bündig sind, das heißt die Seitenflächen 16 und 26 in einer gemeinsamen Ebene angeordnet sind, wie in 3 dargestellt.
  • In Bezug auf die 4A bis 4E ist eine weitere Ausführungsform eines Verfahrens zur Herstellung eines Halbleiter-Package 400 dargestellt. Das Halbleiter-Package 400 kann mit der Ausnahme, dass die Umverdrahtungsstruktur 20 des Halbleiter-Package 400 keine zweite dielektrische Schicht 20C umfasst, mit den Halbleiter-Packages 100, 200A, 200B und 300 identisch sein. In der Ausführungsform des in den 4A bis 4F dargestellten Verfahrens können ähnliche Verfahrensschritte wie die in Bezug auf 2A bis 2I offenbarten angewendet werden.
  • 4A stellt eine Halbleiterscheibe 10' dar, welche Kontaktelemente 11 und eine erste dielektrische Schicht 20A umfasst, die über der Halbleiterscheibe 10' angeordnet ist. Gemäß einer Ausführungsform kann die dielektrische Schicht 20A eine Hartpassivierungsschicht umfassen. Gemäß einer Ausführungsform kann die dielektrische Schicht 20A einzig und allein ausschließlich eine Hartpassivierungsschicht sein.
  • In 4B ist eine Mehrzahl von Umverdrahtungsschichten 20B dargestellt, die über der dielektrischen Schicht 20A und der Halbleiterscheibe 10' angeordnet sind. Die dielektrische Schicht 20A und die Umverdrahtungsschicht 20B bilden zusammen die Mehrzahl von Umverdrahtungsstrukturen 20, die über der Halbleiterscheibe 10' nebeneinander angeordnet sind. Gemäß einer Ausführungsform kann die Umverdrahtungsschicht 20B eine unter dem Bondhügel befindliche Metallisierung (UBM: Under Bump Metallization) umfassen. Gemäß einer anderen Ausführungsform kann die Umverdrahtungsschicht 20B möglicherweise ausschließlich eine UBM sein. Die UBM kann als ein Substrat für den Auftrag einer Lötkugel dienen.
  • Nach dem Bilden der elektrischen Umverdrahtungsschichten 20B kann die Halbleiterscheibe 10' zu einzelnen Halbleiterchips 10A, 10B vereinzelt werden, wie in 4C dargestellt. Die Vereinzelung kann ein Bilden von Graben entlang von zweiten Öffnungen 20A2 in der dielektrischen Schicht 20A umfassen, und sie kann ferner einen Schleifprozess umfassen.
  • Nach der Vereinzelung der Halbleiterscheibe 10' in die Halbleiterchips 10 kann ein Verkapselungsprozess durchgeführt werden, wobei ein Verkapselungskörper 30' (z. B. ein Formkörper) gebildet wird, wie in 4D dargestellt. Das Verkapselungsmaterial kann Wände bilden, welche die Halbleiterchips an den Seitenflächen 16 der Halbleiterchips verkapseln. Außerdem kann der Verkapselungskörper 30' die zweiten Hauptflächen 14 der Halbleiterchips verkapseln. Der Verkapselungskörper 30' kann die Seitenflächen der Umverdrahtungsstruktur 20 ganz oder teilweise verkapseln. Insbesondere deckt der Verkapselungskörper 30' die Seitenflächen der dielektrischen Schicht 20A möglicherweise ganz oder teilweise ab, und er deckt die Seitenflächen der Umverdrahtungsschicht 20B möglicherweise nicht ab, welche dann exponiert bleiben können. Alternativ kann der Verkapselungskörper 30' ferner die Seitenflächen der Umverdrahtungsschicht 20B ganz oder teilweise abdecken. In diesem Fall kann der Verkapselungskörper 30' auch die erste Hauptfläche 20A' der dielektrischen Schicht 20A ganz oder teilweise abdecken.
  • Nach der Verkapselung können die Halbleiter-Packages 400, wie in 4E dargestellt, aus dem Verkapselungskörper 30' vereinzelt werden. Gemäß einer Ausführungsform umfassen die Halbleiter-Packages 400 flache äußere Package-Anschlusskontakte 50', wie in 4E dargestellt. Gemäß einer anderen Ausführungsform können die Halbleiter-Packages 400 Lötkugeln 50 umfassen, die als äußere Package-Anschlusskontakte ausgelegt sind, wie zum Beispiel in 3 veranschaulicht. Die Lötkugeln 50 können vor dem Vereinzeln des Verkapselungskörpers 30' aufgebracht werden.
  • 5 stellt eine Draufsicht von oben einer Anordnung von Halbleiter-Packages 500 dar. Die Halbleiter-Packages 500 können den Halbleiter-Packages 100, 200A, 200B, 300 oder 400 entsprechen. Solch eine Anordnung von Halbleiter-Packages kann das Ergebnis des in Bezug auf 2I und 4E offenbarten Schrittes der Halbleiter-Package-Vereinzelung sein.
  • 5 zeigt, wie die Verkapselung 30 Wände umfasst, welche alle Seitenflächen 26 der Umverdrahtungsstruktur 20 verkapseln. Wie bereits erwähnt, kann jede Seitenfläche 16 des Halbleiterchips 10 mit der jeweiligen Seitenfläche 26 der Umverdrahtungsstruktur 20 bündig sein. Alternativ können die Seitenflächen 26 der Umverdrahtungsstruktur innerhalb einer Montagefläche (Grundfläche) des Halbleiterchips 10 liegen. Dieser Fall ist in 5 durch die gestrichelten Linien dargestellt, welche den Seitenflächen 16 des Halbleiterchips entsprechen.
  • In 6 ist ein Flussdiagramm eines Verfahrens 600 zur Herstellung eines Halbleiter-Package (Halbleitergehäuse) dargestellt. Das Verfahren 600 kann zum Herstellen der Halbleiter-Packages 100, 200A, 200B, 300 und 400 angewendet werden. Bei 601 kann das Verfahren 600 ein Bereitstellen einer Halbleiterscheibe (Wafer) umfassen, die eine erste Hauptfläche umfasst. Bei 602 kann das Verfahren 600 ein Bilden einer Mehrzahl von elektrischen Umverdrahtungsstrukturen über der ersten Hauptfläche der Halbleiterscheibe umfassen. Bei 603 kann das Verfahren 600 ein Vereinzeln der Halbleiterscheibe zu mehreren Halbleiterchips umfassen, die jeweils mit einer elektrischen Umverdrahtungsstruktur versehen sind. Bei 604 kann das Verfahren 600 ein Anordnen der Halbleiterchips in einer beabstandeten Beziehung auf einem temporären Träger umfassen. Bei 605 kann das Verfahren 600 ein Füllen der Zwischenräume zwischen den Halbleiterchips und den elektrischen Umverdrahtungsstrukturen mit einem Verkapselungsstoff umfassen. Bei 606 kann das Verfahren 600 ein Schneiden entlang der Zwischenräume umfassen.
  • Ein weiteres Merkmal des Verfahrens 600 kann ein Aufbringen einer Umverdrahtungsstruktur auf einen Halbleiterchip vor dem Verkapseln des Halbleiterchips mit einer Verkapselung umfassen. Ein anderes weiteres Merkmal des Verfahrens 600 kann ein Anbringen von Lotdepots an einer Mehrzahl von elektrischen Umverdrahtungsstrukturen („Kugelplatzierung”) umfassen. Das Anbringen der Lotdepots kann nach dem Füllen der Zwischenräume zwischen den Halbleiterchips und den elektrischen Umverdrahtungsstrukturen erfolgen.
  • Weiterhin kann, obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung möglicherweise nur in Bezug auf eine von mehreren Implementierungen offenbart wurde, solch ein Merkmal oder Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wenn es für eine beliebige oder bestimmte Anwendung erwünscht und vorteilhaft ist. Ferner sollen, insofern als die Begriffe „aufweisen”, „haben”, „mit” oder andere Varianten davon in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, diese Begriffe in einer ähnlichen Weise einschließend sein wie der Begriff „umfassend”. Außerdem versteht es sich von selbst, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder voll integrierten Schaltungen oder Programmierungsmitteln implementiert werden können. Außerdem bezieht sich der Begriff „beispielhaft” lediglich auf ein Beispiel statt auf das Beste oder Optimale. Es versteht sich außerdem von selbst, dass hierin veranschaulichte Merkmale und/oder Elemente zum Zwecke der Einfachheit und des besseren Verständnisses mit bestimmten Abmessungen in Bezug aufeinander dargestellt sind, und dass sich tatsächliche Abmessungen von den hierin dargestellten wesentlich unterscheiden können.
  • Obwohl hierin spezifische Ausführungsformen veranschaulicht und beschrieben wurden, ist für Fachleute zu erkennen, dass die dargestellten und beschriebenen spezifischen Ausführungsformen durch eine Vielfalt von alternativen und/oder gleichwertigen Implementierungen ersetzt werden können, ohne vom Konzept der vorliegenden Erfindung abzuweichen. Diese Anmeldung beabsichtigt, jegliche Anpassungen oder Änderungen der hierin erörterten spezifischen Ausführungsformen zu erfassen. Es ist daher beabsichtigt, dass diese Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt wird.

Claims (20)

  1. Halbleiter-Package, umfassend: einen Halbleiterchip, der eine erste Hauptfläche und Seitenflächen umfasst; eine Verkapselung, welche zumindest die Seitenflächen des Halbleiterchips bedeckt; eine elektrische Umverdrahtungsstruktur, die über der ersten Hauptfläche des Halbleiterchips angeordnet ist; und wobei eine erste Hauptfläche des Halbleiter-Package eine Fläche der elektrischen Umverdrahtungsstruktur und eine Fläche der Verkapselung umfasst.
  2. Halbleiter-Package nach Anspruch 1, wobei die Verkapselung ferner den Halbleiterchip auf einer zweiten Hauptfläche des Halbleiterchips gegenüber der ersten Hauptfläche verkapselt.
  3. Halbleiter-Package nach Anspruch 1 oder 2, wobei die elektrische Umverdrahtungsstruktur eine erste dielektrische Schicht und eine elektrische Umverdrahtungsschicht umfasst, die über der ersten dielektrischen Schicht angeordnet ist, und wobei die Fläche der elektrischen Umverdrahtungsstruktur eine Fläche der elektrischen Umverdrahtungsschicht umfasst.
  4. Halbleiter-Package nach Anspruch 3, wobei die erste dielektrische Schicht eine Hartpassivierungsschicht, eine Polymerschicht oder ein Photoimid ist.
  5. Halbleiter-Package nach einem der vorhergehenden Ansprüche, wobei die elektrische Umverdrahtungsstruktur eine elektrische Umverdrahtungsschicht und eine zweite dielektrische Schicht umfasst, die über der ersten dielektrischen Schicht angeordnet sind, und wobei die Fläche der elektrischen Umverdrahtungsstruktur eine Fläche der zweiten dielektrischen Schicht umfasst.
  6. Halbleiter-Package nach Anspruch 5, wobei die zweite dielektrische Schicht eine Lötstoppschicht ist.
  7. Halbleiter-Package nach einem der vorhergehenden Ansprüche, wobei die erste Hauptfläche des Halbleiter-Package mindestens einen äußeren Packageanschlusskontakt umfasst.
  8. Halbleiter-Package nach Anspruch 7, wobei der mindestens eine äußere Packageanschlusskontakt eine Lötkugel umfasst.
  9. Halbleiter-Package nach einem der vorhergehenden Ansprüche, wobei die Verkapselung ein Formmaterial oder ein Laminat umfasst.
  10. Halbleiter-Package nach einem der vorhergehenden Ansprüche, wobei die Verkapselung Wände umfasst, welche die Seitenflächen des Halbleiterchips abdecken und über die erste Hauptfläche des Halbleiterchips vorstehen, und wobei seitliche Flächen der elektrischen Umverdrahtungsstruktur an seitliche Flächen der Wände stoßen.
  11. Halbleiter-Package nach Anspruch 10, wobei die Wände der Verkapselung den Halbleiterchip und die elektrische Umverdrahtungsstruktur vollständig umgeben.
  12. Halbleiter-Package nach einem der vorhergehenden Ansprüche, wobei in einer von der ersten Hauptfläche des Halbleiterchips abgewandten Richtung die Fläche der elektrischen Umverdrahtungsstruktur höher als die Fläche der Verkapselung ist.
  13. Halbleiter-Package, umfassend: einen Halbleiterchip; eine dielektrische Schicht, die über einer ersten Hauptfläche des Halbleiterchips angeordnet ist; eine Verkapselung, die mindestens vier Seitenflächen des Halbleiterchips und vier Seitenflächen der ersten dielektrischen Schicht verkapselt.
  14. Halbleiter-Package nach Anspruch 13, wobei ein Umriss der ersten Hauptfläche des Halbleiterchips und ein Umriss der ersten dielektrischen Schicht einander überlappen.
  15. Halbleiter-Package nach einem der Ansprüche 13 bis 14, ferner umfassend: eine elektrische Umverdrahtungsschicht, die über der ersten dielektrischen Schicht angeordnet ist; und eine zweite dielektrische Schicht, die über der elektrischen Umverdrahtungsschicht angeordnet ist, wobei die Verkapselung ferner mindestens vier Seitenflächen der elektrischen Umverdrahtungsschicht und mindestens vier Seitenflächen der zweiten dielektrischen Schicht verkapselt.
  16. Verfahren zur Herstellung eines Halbleiter-Package, umfassend: Bereitstellen einer Halbleiterscheibe, die eine erste Hauptfläche umfasst; Bilden einer Mehrzahl von elektrischen Umverdrahtungsstrukturen über der ersten Hauptfläche der Halbleiterscheibe; Vereinzeln der Halbleiterscheibe zu mehreren Halbleiterchips, die jeweils mit einer elektrischen Umverdrahtungsstruktur versehen sind; Platzieren der Halbleiterchips in einer beabstandeten Beziehung auf einem temporären Träger; Füllen der Zwischenräume zwischen den Halbleiterchips und den elektrischen Umverdrahtungsstrukturen mit einem Verkapselungsstoff; und Schneiden entlang der Zwischenräume.
  17. Verfahren nach Anspruch 16, wobei das Bilden einer Mehrzahl von elektrischen Umverdrahtungsstrukturen über der ersten Hauptfläche der Halbleiterscheibe umfasst: Bilden einer ersten dielektrischen Schicht über der ersten Hauptfläche der Halbleiterscheibe; und Bilden und Strukturieren einer elektrisch leitenden Schicht über der ersten Hauptfläche der Halbleiterscheibe, um eine erste Mehrzahl von elektrischen Umverdrahtungsschichten bereitzustellen, die jeweils einen Teil einer der Mehrzahl von elektrischen Umverdrahtungsstrukturen bilden.
  18. Verfahren nach einem der Ansprüche 16 bis 17, ferner umfassend: Bilden einer zweiten dielektrischen Schicht, die über der Mehrzahl von elektrischen Umverdrahtungsschichten angeordnet ist, vor dem Vereinzeln der Halbleiterscheibe zu mehreren Halbleiterchips.
  19. Verfahren nach einem der Ansprüche 16 bis 18, ferner umfassend: Anbringen von Lotdepots an der Mehrzahl von elektrischen Umverdrahtungsstrukturen, wobei das Anbringen der Lotdepots nach dem Füllen der Zwischenräume durchgeführt wird.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei das Vereinzeln der Halbleiterscheibe umfasst: Bilden von Graben in der ersten Hauptfläche der Halbleiterscheibe; und Schleifen einer zweiten Hauptfläche der Halbleiterscheibe gegenüberliegend der ersten Hauptfläche.
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