KR102544782B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

실시예들에 따르면, 반도체 패키지는 기판 상에 배치된 메모리칩; 상기 기판 상에 제공되며, 상기 메모리칩의 측벽을 덮는 몰딩막; 상기 메모리칩 및 상기 몰딩막 상에 배치되는 이미지 센서칩; 및 상기 메모리칩 및 상기 이미지 센서칩 사이에 제공되며, 상기 메모리칩 및 상기 이미지 센서칩과 전기적으로 연결되는 연결 단자를 포함할 수 있다.

Description

반도체 패키지 및 그 제조 방법{semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 적층된 씨모스 반도체 패키지에 관한 것이다.
일반적으로 이미지 센서는 1차원 또는 2차원 이상의 광학 정보를 전기 신호로 변환하는 장치이다. 이미지 센서는 씨모스 이미지 센서(CMOS image sensor)와 씨씨디 이미지 센서(CCD image sensor)로 분류될 수 있다. 이미지 센서는 카메라, 캠코더, 멀티 미디어 퍼스널 컴퓨터 및/또는 감시 카메라 등에 응용되고 있으며, 그 사용이 폭발적으로 증가하고 있다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 등장하고 있다.
본 발명이 해결하고자 하는 일 과제는 신호 전달 속도 및 이미지 왜곡 현상이 개선된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 높은 수율로 반도체 패키지를 제조하는 방법을 제공하는 것에 있다.
반도체 패키지 및 그 제조 방법이 제공된다. 본 발명의 실시예들에 따르면, 반도체 패키지는 기판; 상기 기판 상에 배치된 메모리칩; 상기 기판 상에 제공되며, 상기 메모리칩의 측벽을 덮는 몰딩막; 상기 메모리칩 및 상기 몰딩막 상에 배치되는 이미지 센서칩; 및 상기 메모리칩 및 상기 이미지 센서칩 사이에 제공되며, 상기 메모리칩 및 상기 이미지 센서칩과 전기적으로 연결되는 연결 단자를 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 이미지 센서칩, 상기 이미지 센서칩은 회로층 및 상기 회로층과 전기적으로 연결되는 도전부를 포함하며, 상기 도전부는 상기 회로층 및 상기 이미지 센서칩의 상기 제1 면 사이에 개재되고; 상기 이미지 센서칩의 상기 제1 면 상에 배치되고, 상기 이미지 센서칩의 너비보다 좁은 너비를 갖는 메모리칩; 상기 메모리칩의 일면 상에 배치되고, 상기 도전부와 전기적으로 연결되는 칩 패드, 상기 메모리칩의 상기 일면은 상기 이미지 센서칩을 향하고; 및 상기 이미지 센서칩의 상기 제1 면 상에 배치되며, 상기 메모리칩의 측벽을 덮는 몰딩막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지의 제조 방법은 서로 대향하는 제1 면 및 제2 면을 갖는 이미지 센서칩을 준비하되, 상기 이미지 센서칩의 상기 제2 면 상에 픽셀 영역들이 제공되고; 상기 이미지 센서칩의 상기 제1 면 상에 메모리칩을 실장하되, 상기 메모리칩은 연결 단자에 의해 상기 이미지 센서칩과 전기적으로 연결되고; 및 상기 이미지 센서칩의 상기 제1 면 상에 상기 메모리칩의 측벽을 덮는 몰딩막을 형성하여, 칩 스택을 형성하는 것을 포함하되, 상기 연결 단자는 상기 이미지 센서칩의 상기 제1 면 및 상기 메모리칩 사이에 제공될 수 있다.
본 발명에 따르면, 메모리칩은 연결 단자에 의해 이미지 센서칩과 전기적으로 연결될 수 있다. 연결 단자는 메모리칩 및 이미지 센서칩 사이에 제공되므로. 메모리칩 및 이미지 센서칩 사이의 전기적 연결 패스(path)는 짧을 수 있다. 이에 따라, 반도체 패키지의 이미지 왜곡 현상이 개선될 수 있다. 연결 단자는 비교적 낮은 온도에서 리플로우 공정에 의해 형성될 수 있다. 이미지 센서칩 및/또는 메모리칩은 연결 단자의 형성 공정에서 손상되지 않을 수 있다.
몰딩막이 메모리칩의 측벽 상에 제공되며, 이미지 센서칩을 지지할 수 있다. 이에 따라, 이미지 센서칩이 메모리칩 및 몰딩막 상에 안정적으로 배치될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 2a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 2c는 도 2b의 Ⅲ영역을 확대 도시하였다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 3b는 도 3a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 4는 실시예들에 따른 이미지 센서의 블록도이다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 5b는 도 5a의 Ⅳ영역을 확대 도시하였다.
도 6a 내지 도 6e는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 7a 내지 도 7e는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 8은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 9는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
본 발명의 실시예들에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1)는 기판(100), 메모리칩(200), 몰딩막(300), 연결 단자(CT), 재배선층(400), 및 이미지 센서칩(500)을 포함할 수 있다. 예를 들어, 기판(100)은 인쇄 회로 기판(PCB)(100) 일 수 있다. 일 예로, 기판(100)은 플렉서블할 수 있다. 기판 패드(190)가 기판(100)의 상면 상에 제공될 수 있다. 외부 단자(180)가 기판(100)의 하면 상에 제공될 수 있다. 외부 단자(180)는 솔더볼의 형상을 가질 수 있다. 외부 단자(180) 및 기판 패드(190)는 전도성 물질을 포함할 수 있다. 외부 단자(180)는 점선으로 도시된 바와 같이 기판(100)을 통하여 기판 패드(190)과 전기적으로 연결될 수 있다. 본 명세서에서, 전기적으로 연결된다는 것은 직접 또는 간접적인 연결을 포함할 수 있다.
메모리칩(200)이 기판(100) 상에 제공될 수 있다. 예를 들어, 메모리칩(200)은 디램(DRAM), SRAM, MRAM, 또는 플래시 메모리를 포함할 수 있다. 메모리칩(200)은 실리콘 물질을 포함할 수 있다. 메모리칩(200)의 상면은 활성면으로 기능할 수 있다. 메모리칩(200)은 회로 패턴층(210) 및 칩 패드(201)을 포함할 수 있다. 칩 패드(201)가 메모리칩(200)의 상면 상에 배치되며, 회로 패턴층(210) 내의 집적 소자들(미도시)과 전기적으로 연결될 수 있다. 이하, 본 명세서에서 어떤 구성요소가 회로 패턴층 또는 회로층과 전기적으로 연결된다는 상기 회로 패턴층/회로층 내의 집적 소자들/집적 회로들과 전기적으로 연결되는 것을 의미한다. 더불어, 어떤 구성요소가 메모리칩(200)과 전기적으로 연결된다는 것은 메모리칩(200)의 집적 소자들과 전기적으로 연결되는 것을 의미한다. 칩 패드(201)는 금속, 예를 들어, 알루미늄을 포함할 수 있다. 기판(100) 및 메모리칩(200) 사이에 접착층(미도시)이 더 개재될 수 있다.
몰딩막(300)이 기판(100)의 상면 상에 제공될 수 있다. 몰딩막(300)은 메모리칩(200)의 측벽(200c)을 덮되, 메모리칩(200)의 하면을 덮지 않을 수 있다. 몰딩막(300)은 메모리칩(200)이 외부의 충격 및 수분 등으로부터 손상되는 것을 방지할 수 있다. 몰딩막(300)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 몰딩막(300)은 기판(100) 및 메모리칩(200)보다 낮은 열전도율을 가질 수 있다. 예를 들어, 몰딩막(300)은 대략 0.88W/mK의 열 전도율을 가질 수 있다. 몰딩막(300)이 메모리칩(200)의 하면을 덮지 않아, 반도체 패키지(1) 동작 시, 메모리칩(200)에서 발생하는 열이 기판(100)을 통해 외부로 용이하게 방출될 수 있다.
이미지 센서칩(500)이 메모리칩(200) 및 몰딩막(300) 상에 제공될 수 있다. 도 1a에 도시된 바와 같이, 평면적 관점에서 이미지 센서칩(500)의 크기는 메모리칩(200)의 크기보다 클 수 있다. 본 명세서에서, 구성요소의 크기는 너비 또는 길이를 포함할 수 있다. 구성요소의 너비(width)는 제1 방향(D1)에서의 구성요소의 간격을 의미하고, 길이(length)는 제2 방향(D2)에서 구성요소의 간격을 의미할 수 있다. 여기에서, 제1 방향(D1) 및 제2 방향(D2)은 기판(100)의 상면에 평행할 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 이미지 센서칩(500)의 너비(W1)는 메모리칩(200)의 너비(W2)보다 클 수 있다. 이미지 센서칩(500)의 길이(L1)는 이미지 센서칩(500)의 길이(L2)보다 클 수 있다. 이미지 센서칩(500)의 너비(W1) 및 길이(L1)는 몰딩막(300)의 너비(W3) 및 길이(L3)와 각각 동일할 수 있다. 본 명세서에서, 길이 또는 너비가 동일하다는 것은 공정상 발생할 수 있는 오차를 포함할 수 있다. 도 1b와 같이, 이미지 센서칩(500)의 측벽(500c)은 몰딩막(300)의 측벽(300c)과 공면(coplanar)을 이룰 수 있다. 몰딩막(300)이 기판(100) 및 이미지 센서칩(500) 사이에 개재되어, 이미지 센서칩(500)을 지지할 수 있다. 이에 따라, 이미지 센서칩(500)이 메모리칩(200) 및 몰딩막(300) 상에 안정적으로 배치될 수 있다.
이미지 센서칩(500)은 서로 대향하는 제1 면(500a) 및 제2 면(500b)을 가질 수 있다. 이미지 센서칩(500)의 제1 면(500a)은 전면, 제2 면(500b)은 후면일 수 있다. 이미지 센서칩(500)의 제1 면(500a)은 메모리칩(200)을 향할 수 있다. 빛은 이미지 센서칩(500)의 제2 면(500b) 상으로 입사될 수 있다. 이미지 센서칩(500)은 그 제2 면(500b) 상에 픽셀들(P)을 가질 수 있다. 픽셀들(P)은 평면적 관점에서 이미지 센서칩(500)의 센터 영역에 제공될 수 있다. 이미지 센서칩(500)은 피사체를 센싱하여 전기적 신호로 출력할 수 있다. 컬러 필터들(570) 및 마이크로렌즈 어레이들(575)이 이미지 센서칩(500)의 제2 면(500b) 상에서 픽셀들(P)에 각각 제공될 수 있다. 이미지 센서칩(500)의 연결 패드(590)는 이미지 센서칩(500)의 제2 면(500b)의 엣지 영역 상에 제공되며, 픽셀들(P)과 이격될 수 있다. 본딩 와이어(600)가 연결 패드(590) 및 기판 패드(190)와 접속할 수 있다. 이미지 센서칩(500)은 본딩 와이어(600)를 통해 기판(100)과 전기적으로 연결될 수 있다.
이미지 센서칩(500)은 그 내부에 회로층(503)을 포함하며, 회로층(503)은 집적 회로들(미도시)을 포함할 수 있다. 회로층(503)의 개수 및 배치는 도시된 바에 제한되지 않고 다양할 수 있다. 상기 회로층(503)의 집적 회로들에서 출력되는 전기적 신호는 점선으로 도시된 바와 같이 본딩 와이어(600)를 거쳐 기판(100)으로 전달될 수 있다. 또한 외부에서 입력되는 전기적 신호는 기판(100) 및 본딩 와이어(600)를 거쳐 회로층(503)의 집적 회로들에 전달될 수 있다. 도 1b에서 이미지 센서칩(500) 내의 점선은 전기적 연결을 개략적으로 나타낸 것이다. 제2 패드(452)가 이미지 센서칩(500)의 제2 면(500b) 상에 제공되며, 점선으로 도시된 바와 같이 회로층(503) 또는 연결 패드(590)와 전기적으로 연결될 수 있다. 예를 들어, 제2 패드(452)는 도전부(미도시)에 의해 회로층(503)의 집적 회로들과 전기적으로 연결될 수 있으며, 상기 도전부는 이미지 센서칩(500)의 제1 면(500a) 및 회로층(503) 사이에 제공된 비아 또는 배선 패턴들(미도시)을 포함할 수 있다.
연결 단자(CT)가 메모리칩(200) 및 재배선층(400) 사이에 개재될 수 있다. 몰딩막(300)이 메모리칩(200)과 재배선층(400) 사이의 갭으로 연장되어, 연결 단자(CT)의 측벽을 덮을 수 있다. 다른 예로, 언더필막(미도시)이 메모리칩(200)과 재배선층(400) 사이의 갭에 제공되어, 연결 단자(CT)의 측벽을 덮을 수 있다. 연결 단자(CT)는 칩 패드(201)와 접속할 수 있다. 연결 단자(CT)는 범프, 솔더볼, 또는 필라의 형상을 가질 수 있다. 연결 단자(CT)는 금속을 포함할 수 있다. 예를 들어, 연결 단자(CT)는 은(Ag), 주석(Sn), 비스무트(Bi) 또는 이들의 합금을 포함할 수 있다. 연결 단자(CT)가 메모리칩(200)의 하면 상의 범프 또는 메모리칩(200)의 상면 상의 본딩 와이어인 경우, 메모리칩(200)은 기판(100)을 통하여 이미지 센서칩(500)과 전기적으로 연결될 수 있다. 본 발명에 따르면, 메모리칩(200)은 기판(100)을 통하지 않고, 연결 단자(CT)에 의해 이미지 센서칩(500)과 전기적으로 연결될 수 있다. 이에 따라, 메모리칩(200) 및 이미지 센서칩(500) 사이의 전기적 연결 패스(path)가 짧아져, 메모리칩(200)과 이미지 센서칩(500) 사이의 신호 전달 속도가 빨라질 수 있다. 실시예들에 따르면, 이미지 센서칩(500)의 해독 시간이 감소되어, 반도체 패키지(1)의 이미지 왜곡 현상이 개선될 수 있다. 본 명세서에서, 어떤 구성요소가 이미지 센서칩(500)과 전기적으로 연결된다는 것은 이미지 센서칩(500)의 집적 회로들과 전기적으로 연결되는 것을 의미한다.
재배선층(400)이 메모리칩(200)과 이미지 센서칩(500) 사이 및 몰딩막(300)과 이미지 센서칩(500) 사이에 제공될 수 있다. 재배선층(400)은 절연막들(410) 및 재배선 패턴(420)을 포함할 수 있다. 제1 패드(451)는 재배선층(400)의 하면 상에 배치되며, 연결 단자(CT)와 접속할 수 있다. 절연막들(410)은 이미지 센서칩(500)의 제1 면(500a) 상에 적층될 수 있다. 예를 들어, 절연막들(410)은 유기 물질을 포함할 수 있다. 재배선 패턴(420)은 도전층 및 도전 비아를 포함할 수 있다. 도전층은 절연막들(410) 사이에 제공될 수 있다. 도전 비아는 절연막들(410) 중에서 어느 하나를 관통하며, 도전층과 접속할 수 있다. 제1 패드(451)는 재배선 패턴(420)을 통해 제2 패드(452)와 전기적으로 연결될 수 있다. 제1 패드(451)는 제2 패드(452)와 제3 방향(D3)으로 정렬되지 않을 수 있다. 여기에서, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 수직할 수 있다. 실시예들에 따르면, 재배선 패턴(420)이 제공되어, 제2 패드(452)는 연결 단자(CT)의 위치에 제한되지 않고 배치될 수 있다. 예를 들어, 제2 패드(452)는 평면적 관점에서 메모리칩(200)의 측벽(200c)의 외측에 배치될 수 있다. 이에 따라, 이미지 센서칩(500) 내의 집적 회로들의 배치 자유도가 증대될 수 있다.
홀더(800)가 기판(100) 상에 제공되어, 렌즈(810)를 지지할 수 있다. 홀더(800)는 엔지니어링 플라스틱을 포함할 수 있다. 렌즈(810)는 홀더(800) 상에 배치되며, 이미지 센서칩(500)과 이격되어 마주할 수 있다. 렌즈(810)는 유리와 같은 투명물질을 포함하여, 빛을 투과시킬 수 있다.
도 2a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 도 2c는 도 2b의 Ⅲ 영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a 및 도 2b를 참조하면, 반도체 패키지(2)은 기판(100), 메모리칩(200), 몰딩막(300), 연결 단자(CT), 재배선층(400), 및 이미지 센서칩(500)에 더하여 더미 단자(DT)를 포함할 수 있다. 도시되지 않았으나, 도 1b와 같이 홀더(800) 및 렌즈(810)가 기판(100) 상에 더 제공될 수 있다. 기판(100) 및 메모리칩(200) 사이에 접착층(미도시)이 개재될 수 있다.
도 2c를 도 2a 및 도 2b와 함께 참조하면, 메모리칩(200)은 회로 패턴층(210)을 포함할 수 있다. 회로 패턴층(210)은 회로 절연층(214), 배선들(216), 및 집적 소자들(215)을 포함할 수 있다. 도시되지는 않았으나, 회로 절연층(214)은 복수의 층들을 포함할 수 있다. 배선들(216) 및 집적 소자들(215)은 회로 절연층(214) 내에 제공될 수 있다. 예를 들어, 집적 소자들(215)은 트랜지스터들을 포함할 수 있다. 집적 소자들(215)은 배선들(216)을 통하여 칩 패드(201)와 전기적으로 연결될 수 있다.
연결 단자(CT)가 메모리칩(200) 및 재배선층(400) 사이에 개재될 수 있다. 연결 단자(CT)는 칩 패드(201) 및 배선들(216)을 통해 집적 소자들(215)과 전기적으로 연결될 수 있다.
재배선층(400)이 이미지 센서칩(500)의 제1 면(500a) 상에 배치될 수 있다. 재배선층(400)은 절연막들(410) 및 재배선 패턴(420)에 더하여 금속 패턴(430)을 더 포함할 수 있다. 절연막들(410) 및 재배선 패턴(420)은 도 1b에서 설명한 바와 동일할 수 있다. 제2 패드(452)는 재배선 패턴(420)을 통해 제1 패드(251)와 전기적으로 연결될 수 있다. 제2 패드(452) 상에 제1 비아(512)가 제공될 수 있으며, 제1 비아(512)에 관하여는 후술한다.
더미 패드(202)는 메모리칩(200)의 상면 상에 배치될 수 있다. 더미 패드(202)는 집적 소자들(215)과 절연될 수 있다. 더미 패드(202)는 도전 물질, 예를 들어, 금속을 포함할 수 있다. 더미 단자(DT)는 더미 패드(202) 상에 배치되며, 연결 단자(CT)와 이격될 수 있다. 더미 단자(DT)는 범프, 솔더볼, 또는 필라의 형상을 가질 수 있다. 더미 단자(DT)는 집적 소자들(215) 및 재배선 패턴(420)과 전기적으로 연결되지 않을 수 있다. 더미 단자(DT)는 도전 물질, 예를 들어, 금속을 포함할 수 있다. 금속 패턴(430)은 절연막들(410)을 관통할 수 있다. 제3 패드(453)는 재배선층(400)의 하면 상에 배치되며, 더미 단자(DT)와 접속할 수 있다. 금속 패턴(430)이 제3 패드(453) 상에 제공될 수 있다. 금속 패턴(430)은 제3 패드(453)와 연결될 수 있다. 금속 패턴(430)의 적어도 일부, 예를 들어, 금속 패턴(430)의 상면이 이미지 센서칩(500)과 물리적으로 접촉할 수 있다.
발열원(508)이 이미지 센서칩(500)의 회로층(503) 내에 제공될 수 있다. 발열원(508)은 회로층(503) 내의 IP 블록일 수 있다. IP 블록은 집적 회로들의 레이아웃 디자인에 사용되는 하나의 유닛으로, 직접 회로들을 구성하기 위해 필요한 기능을 정리한 라이브러리일 수 있다. 발열원(508)은 도시된 바에 제한되지 않고 회로층(503) 내의 집적 회로들의 종류 및 위치에 따라 다양하게 배치될 수 있다. 이미지 센서칩(500)의 동작 시, 발열원(508)에서 발생한 열이 이미지 센서칩(500)의 제2 면(500b)을 향해 이동하는 경우, 상기 열에 의해 픽셀들(P)에 암전류와 같은 노이즈가 발생할 수 있다. 더미 단자(DT)는 발열원(508)과 평면적 관점에서 중첩될 수 있다. 더미 단자(DT)의 평면적 배치는 발열원(508)의 배치에 따라 다양하게 변형될 수 있다. 금속 패턴(430)은 비교적 높은 열전도율(예를 들어, 60W/mK)을 가질 수 있다. 실시예들에 따르면, 발열원(508)에서 발생한 열은 화살표로 도시한 바와 같이 이미지 센서칩(500)의 하부를 통해 금속 패턴(430)으로 이동할 수 있다. 절연막들(410)은 이미지 센서칩(500)보다 낮은 열전도율을 가질 수 있다. 금속 패턴(430)이 이미지 센서칩(500)과 물리적으로 접촉하여, 발열원(508)에서 발생한 열은 금속 패턴(430)으로 보다 빠르게 전달될 수 있다. 제3 패드(453), 더미 단자(DT), 더미 패드(202), 및 메모리칩(200)은 몰딩막(300)보다 더 큰 열전도율들을 가질 수 있다. 예를 들어, 더미 단자(DT)는 대략 60W/mK의 열전도율을 가지고, 메모리칩(200)은 대략 117.5W/mK의 열전도율을 가지며, 몰딩막(300)은 0.88W/mK의 열전도율을 가질 수 있다. 금속 패턴(430)으로 전달된 열은 빠르게 더미 단자(DT)를 통해 메모리칩(200)으로 전달될 수 있다. 이에 따라, 이미지 센서칩(500)의 열방출 특성이 개선될 수 있다. 실시예들에 따르면, 더미 단자(DT)는 평면적 관점에서 도 2a와 같이 이미지 센서칩(500)의 픽셀들(P)과 중첩될 수 있다. 더미 단자(DT)는 픽셀들(P)에 열이 전달되는 것을 방지/감소시킬 수 있다. 이에 따라, 이미지 센서칩(500)에서 열에 의한 노이즈의 발생이 방지/감소되고, 이미지 센서칩(500)의 화질이 향상될 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 3b는 도 3a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(3)는 기판(100), 메모리칩(200), 몰딩막(300), 연결 단자(CT), 더미 단자(DT), 재배선층(400), 및 이미지 센서칩(500)을 포함할 수 있다. 기판(100), 메모리칩(200), 몰딩막(300), 및 재배선층(400)은 도 1a 내지 도 2c에서 설명한 바와 실질적으로 동일할 수 있다. 도시되지는 않았으나, 홀더(도 1b에서 800) 및 렌즈(810)가 기판(100) 상에 더 배치될 수 있다.
연결 단자(CT) 및 더미 단자(DT)가 메모리칩(200) 및 재배선층(400) 사이에 개재될 수 있다. 연결 단자(CT)는 평면적 관점에서 메모리칩(200)의 센터 부분에 배치될 수 있다. 더미 단자(DT)는 평면적 관점에서 메모리칩(200)의 엣지 부분에 배치될 수 있다. 연결 단자(CT) 및 더미 단자(DT)의 평면적 배치는 도시된 바에 제한되지 않고 다양하게 변형될 수 있다. 연결 단자(CT) 및 더미 단자(DT)의 전기적 연결은 도 1a 내지 도 2c에서 설명한 바와 동일할 수 있다.
도 4는 실시예들에 따른 이미지 센서의 블록도이다.
도 4를 참조하면, 이미지 센서칩(500)은 액티브 픽셀 센서 어레이(Active Pixel Sensor(APS) Array; 10), 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS: Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함할 수 있다. 액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 픽셀들(P)을 포함하며, 입사광을 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(10)에서 생성된 전기적 신호는 상관 이중 샘플러(60)에 제공된다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 픽셀들(P)을 구동하기 위한 복수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공할 수 있다. 상기 구동 신호들은 선택 신호, 리셋 신호, 또는 전하 전송 신호일 수 있다. 픽셀들(P)이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다. 타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다. 입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력한다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 5b는 도 5a의 Ⅳ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a를 참조하면, 반도체 패키지(4)는 기판(100), 메모리칩(200), 몰딩막(300), 연결 단자(CT), 더미 단자(DT), 재배선층(400), 및 이미지 센서칩(500)을 포함할 수 있다. 기판(100), 메모리칩(200), 몰딩막(300), 재배선층(400), 연결 단자(CT), 및 더미 단자(DT)는 도 1a 내지 도 2c에서 설명한 바와 실질적으로 동일할 수 있다. 도시되지는 않았으나, 홀더(도 1b에서 800) 및 렌즈(810)가 기판(100) 상에 더 배치될 수 있다. 다른 예로, 더미 단자(DT)는 생략될 수 있다.
기판(100) 및 메모리칩(200) 사이에 접착층(250)이 개재될 수 있다. 일 예로, 접착층(250)은 절연성 폴리머를 포함할 수 있다.
이미지 센서칩(500)은 로직칩(510) 및 로직칩(510) 상의 센싱칩(520)을 포함할 수 있다. 실시예들에 따르면, 센싱칩(520)이 로직칩(510) 상에 적층되어, 이미지 센서칩(500)의 너비 및 길이가 보다 감소할 수 있다.
로직칩(510)은 제1 베이스층(511), 제1 비아(512), 제1 회로층(513), 및 제1 본딩 패드(518)를 포함할 수 있다. 제1 베이스층(511)은 실리콘 기판을 포함할 수 있다. 제1 비아(512)는 제1 베이스층(511)을 관통할 수 있다. 제1 비아(512)는 제2 패드(452) 상에 제공되며, 제2 패드(452)와 접속할 수 있다. 제1 비아(512)는 제2 패드(452)와 제3 방향(D3)으로 정렬될 수 있다. 제1 비아(512)는 재배선 패턴(420) 및 연결 단자(CT)를 통해 메모리칩(200)과 전기적으로 연결될 수 있다. 제1 회로층(513)은 제1 베이스층(511) 상에 제공될 수 있다.
도 5b를 도 5a와 함께 참조하면, 제1 회로층(513)은 제1 절연층들(514), 제1 집적 회로들(515), 및 제1 배선 패턴들(516)을 포함할 수 있다. 제1 집적 회로들(515)은 제1 베이스층(511) 상에 배치될 수 있다. 제1 집적 회로들(515)은 트랜지스터들을 포함할 수 있다. 제1 집적 회로들(515)은 도 4에서 설명한 행 디코더(20), 행 드라이버(30), 열 디코더(40), 타이밍 발생기(50), 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70), 및 입출력 버퍼(80)로 기능할 수 있다. 제1 배선 패턴들(516)은 제1 절연층들(514) 내에 제공되며, 제1 집적 회로들(515)과 접속할 수 있다. 제1 배선 패턴들(516)은 제1 금속 패턴 및 제1 금속 비아를 포함할 수 있다. 제1 금속 패턴은 제1 절연층들(514) 사이에 제공되고, 제1 금속 비아는 제1 절연층들(514) 중에서 적어도 하나를 관통하며 제1 금속 패턴과 접속할 수 있다. 제1 비아(512)는 제1 배선 패턴들(516)을 통해 제1 집적 회로들(515)과 전기적으로 연결될 수 있다. 메모리칩(200)은 제1 비아(512)를 통해 제1 회로층(513)의 제1 집적 회로들(515)과 전기적으로 연결될 수 있다. 이에 따라, 메모리칩(200)과 로직칩(510)의 제1 집적 회로들(515) 사이의 전기적 연결 패스(path)는 짧을 수 있다. 제1 본딩 패드(518)는 로직칩(510)의 일면(510b) 상에 배치되어, 로직칩(510)의 일면(510b)이 활성면으로 기능할 수 있다. 로직칩(510)의 일면(510b)은 센싱칩(520)을 향할 수 있다. 제1 본딩 패드(518)는 구리와 같은 금속을 포함할 수 있다.
센싱칩(520)은 도 4에서 설명한 액티브 픽셀 센서 어레이들(10)을 포함할 수 있다. 예를 들어, 센싱칩(520) 상에 픽셀들(P)이 제공될 수 있다. 센싱칩(520)은 제2 회로층(523) 및 제2 베이스층(521)을 포함할 수 있다. 제2 베이스층(521)은 실리콘 기판을 포함할 수 있다. 제2 회로층(523)은 제2 베이스층(521)보다 로직칩(510)에 인접할 수 있다. 제2 회로층(523)은 제2 집적 회로들(525), 제2 절연층들(524), 및 제2 배선 패턴들(526)을 포함할 수 있다. 제2 집적 회로들(525)은 센싱 트렌지스터들을 포함할 수 있다. 제2 집적 회로들(525)은 제2 배선 패턴들(526)과 전기적으로 연결될 수 있다. 제2 본딩 패드(528)가 센싱칩(520)의 일면(520a)(예를 들어, 제2 회로층(523)의 하면) 상에 배치되며, 제2 배선 패턴들(526)과 접속할 수 있다. 제2 집적 회로들(525)은 제1 및 제2 본딩 패드들(518, 528)에 의해 제1 집적 회로들(515)과 전기적으로 연결될 수 있다.
제2 비아들(522)이 센싱칩(520)의 적어도 일부를 관통할 수 있다. 예를 들어, 제2 비아들(522)은 제2 베이스층(521)을 관통할 수 있다. 제2 비아들(522)은 연결 패드(590)와 접속할 수 있다. 제1 집적 회로들(515)은 제1 및 제2 배선 패턴들(516, 526)을 통하여 제2 비아들(522) 중 어느 하나와 전기적으로 연결될 수 있다. 즉, 제2 비아들(522) 중 어느 하나는 센싱칩(520)의 제1 집적 회로들(515)과 기판(100) 사이의 전기적 연결 통로의 역할을 할 수 있다. 제2 비아들(522)의 다른 하나는 제1 및 제2 배선 패턴들(516, 526) 및 제1 및 제2 본딩 패드들(518, 528)을 통하여 제1 비아(512)와 전기적으로 연결될 수 있다. 즉, 상기 제2 비아들(522) 중 다른 하나는 메모리칩(200)과 본딩 와이어(600) 사이의 전기적 연결 통로의 역할을 할 수 있다. 제2 비아들(522) 중 또 다른 하나는 제2 집적 회로들(525) 및 제1 비아(512)와 연결될 수 있다. 도시된 바와 달리, 상기 제2 비아들(522)은 제2 회로층(523)을 더 관통할 수 있다.
도 6a 내지 도 6e는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 제조 방법의 설명에 있어서, 상부, 하부, 상면, 및 하면은 도 1b, 도 2b, 및 도 5a의 반도체 패키지(1, 2, 3)를 기준으로 설명한다. 이하의 도면에서 회로층 내의 배선 패턴들 및 집적 소자들의 도시는 생략하거나 간략히 표시한다.
도 6a를 도 5b와 함께 참조하면, 이미지 센서칩(500)이 준비될 수 있다. 예를 들어, 제2 베이스층(521) 상에 컬러 필터들(570), 마이크로렌즈 어레이들(575), 제2 비아들(522), 제2 회로층(523), 및 제2 본딩 패드(528)가 형성되어, 센싱칩(520)이 제조될 수 있다. 제2 본딩 패드(528)는 금속, 예를 들어, 구리를 포함할 수 있다. 제1 베이스층(511) 상에 제1 회로층(513), 제1 본딩 패드(518), 및 제1 비아(512)가 형성되어, 로직칩(510)이 제조될 수 있다. 제1 회로층(513)의 제1 집적 회로들(도 5b에서 515) 및 제1 비아(512)은 비아 미들 공정에 의해 형성될 수 있다. 예를 들어, 제1 베이스층(511)의 일면 상에 제1 집적 회로들(515)이 형성될 수 있다. 제1 비아(512)가 제1 베이스층(511)의 일면으로부터 제1 베이스층(511)의 일부를 관통하며 형성될 수 있다. 이후, 제1 절연층들(514) 및 제1 배선 패턴들(516)이 제1 베이스층(511)의 일면상에 형성되어, 제1 회로층(513)이 제조될 수 있다. 제1 회로층(513) 상에 제1 본딩 패드(518)가 형성될 수 있다. 예를 들어, 제1 본딩 패드(518)는 구리와 같은 금속을 포함할 수 있다.
센싱칩(520)이 로직칩(510)과 전기적으로 연결되어, 이미지 센서칩(500)이 제조될 수 있다. 센싱칩(520) 및 로직칩(510)의 전기적 연결은 직접 본딩 공정에 의해 진행될 수 있다. 예를 들어, 제1 본딩 패드(518)가 제2 본딩 패드(528)와 정렬되도록, 로직칩(510)이 센싱칩(520) 상에 배치될 수 있다. 센싱칩(520) 및 로직칩(510) 상에 열처리 공정이 수행되어, 제2 본딩 패드(528)가 제1 본딩 패드(518)와 결합될 수 있다. 센싱칩(520)과 로직칩(510)의 결합 공정(예를 들어, 열처리 공정)은 대략 350℃ 내지 대략 400℃에서 수행될 수 있다.
이미지 센서칩(500)이 캐리어 기판(900) 상에 제공될 수 있다. 이 때, 이미지 센서칩(500)의 제2 면(500b)이 캐리어 기판(900)을 향할 수 있다. 캐리어 접착층(910)이 캐리어 기판(900) 및 이미지 센서칩(500) 사이에 형성될 수 있다.
제1 비아(512)가 노출될 때까지, 로직칩(510)(예를 들어, 제1 베이스층(511))이 박형화될 수 있다. 예를 들어, 로직칩(510)의 타면 상에 그라인딩 공정이 수행되어, 제1 비아(512)이 노출될 수 있다. 로직칩(510)의 타면은 일면(510b)과 대향될 수 있다. 로직칩(510)의 타면은 이미지 센서칩(500)의 제1 면(500a)일 수 있다.
도 6b를 참조하면, 재배선 패턴(420)이 이미지 센서칩(500)의 제1 면(500a) 상에 형성될 수 있다. 예를 들어, 절연막들(410), 제1 내지 제3 패드들(451, 452, 453), 재배선 패턴(420)이 로직칩(510) 상에 형성되어, 재배선 패턴(420)이 형성될 수 있다. 재배선 패턴(420)은 제1 비아(512)와 전기적으로 연결될 수 있다. 재배선 패턴(420)은 도 1a 및 도 1b에서 설명한 바와 동일할 수 있다. 예를 들어, 제3 패드(453)는 제1 및 제2 패드들(451, 452)과 제3 방향(D3)으로 정렬되지 않을 수 있다.
도 6c를 참조하면, 메모리칩(200)이 재배선 패턴(420) 상에 실장되어, 이미지 센서칩(500)과 전기적으로 연결될 수 있다. 메모리칩(200)은 그 하면 상에 칩 패드(201) 및 더미 패드(202)를 포함할 수 있다. 예를 들어, 칩 패드(201)는 알루미늄을 포함할 수 있다. 메모리칩(200)의 실장 공정 이전에, 메모리칩(200)의 전기적 특성이 평가될 수 있다. 평가 장치의 프로브(미도시)가 칩 패드(201)와 직접 접촉하여, 상기 메모리칩(200)의 전기적 특성 평가가 용이하게 수행될 수 있다. 상기 전기적 특성 평가는 전기 다이 분류 (electrical die sorting, EDS) 테스트일 수 있다. 상기 테스트를 통해 양호한 전기적 특성을 갖는 메모리칩(200)이 반도체 패키지의 제조에 사용되어, 반도체 패키지의 제조 수율이 향상될 수 있다.
메모리칩(200)의 실장이 대략 350℃ 이상의 고온에서 수행되는 경우(예를 들어, 직접 본딩 공정), 메모리칩(200)이 열에 의해 손상될 수 있다. 메모리칩(200)의 실장은 메모리칩(200)을 이미지 센서칩(500)과 전기적으로 연결시키는 것을 포함할 수 있다. 실시예들에 따르면, 메모리칩(200)과 이미지 센서칩(500) 사이에 연결 단자(CT)가 형성되어, 메모리칩(200)이 이미지 센서칩(500)과 전기적으로 연결될 수 있다. 연결 단자(CT)는 리플로우 공정에 의해 형성되며, 리플로우 공정은 낮은 온도에서 더 짧은 시간 동안 진행될 수 있다. 예를 들어, 연결 단자(CT)는 200℃ 내지 250℃ 예를 들어, 대략 230℃의 온도 조건에서 형성될 수 있다. 연결 단자(CT)는 대략 10초 동안 리플로우될 수 있다. 이에 따라, 이미지 센서칩(500) 및/또는 메모리칩(200)이 반도체 패키지의 제조 과정에서 손상되지 않을 수 있다. 더미 단자(DT)가 메모리칩(200) 및 재배선 패턴(420) 사이에 형성될 수 있다. 더미 단자(DT)는 리플로우 공정에 의해 형성될 수 있다. 더미 단자(DT)는 연결 단자(CT)와 단일한 공정에 의해 형성될 수 있다. 더미 단자(DT)는 연결 단자(CT)와 동일한 물질을 포함할 수 있다.
도 6d를 참조하면, 몰딩막(300)이 이미지 센서칩(500)의 제1 면(500a) 상에 형성되어, 메모리칩(200)의 측벽 및 재배선층(400)을 덮을 수 있다. 몰딩막(300)은 메모리칩(200)의 하면(200a)을 덮지 않을 수 있다. 몰딩막(300)의 너비는 재배선층(400)의 너비 및 이미지 센서칩(500)의 너비와 실질적으로 동일할 수 있다. 몰딩막(300)의 측벽(300c)은 재배선층(400)의 측벽(400c) 및 이미지 센서칩(500)의 측벽(500c)과 공면을 이룰 수 있다. 지금까지 설명한 제조예에 의해, 칩 스택(1000)이 완성될 수 있다. 칩 스택(1000)은 메모리칩(200), 몰딩막(300), 및 이미지 센서칩(500)을 포함할 수 있다.
도 6e를 참조하면, 칩 스택(1000)이 뒤집어진 후, 칩 스택(1000)이 기판(100) 상에 배치될 수 있다. 이 때, 메모리칩(200)의 하면(200a)이 기판(100)을 향할 수 있다. 기판(100) 및 메모리칩(200) 사이에 접착층(250)이 형성되어, 메모리칩(200)이 기판(100) 상에 고정될 수 있다. 캐리어 기판(900) 및 캐리어 접착층(910)이 제거되어, 마이크로렌즈 어레이들(575) 및 연결 패드(590)가 노출될 수 있다. 이미지 센서칩(500)의 제1 면(500a) 상에 세정 공정이 더 수행되어, 캐리어 접착층(910)의 잔여물과 같은 불순물들이 제거될 수 있다.
도 5a를 다시 참조하면, 본딩 와이어(600)가 형성되어, 연결 패드(590) 및 기판 패드(190)와 접속할 수 있다. 지금까지 설명한 제조예에 따라, 반도체 패키지(4)의 제조가 완성될 수 있다.
도 7a 내지 도 7e는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 제조 방법의 설명에 있어서, 상부, 하부, 상면, 및 하면은 도 1b, 도 2b, 및 도 5a의 반도체 패키지(1, 2, 3)를 기준으로 설명한다. 이하의 도면에서 회로층 내의 배선 패턴들 및 집적 소자들의 도시는 생략하거나 간략히 표시한다.
도 7a를 도 6a와 함께 참조하면, 센싱 기판(1520)이 준비될 수 있다. 센싱 기판(1520)은 웨이퍼 기판일 수 있다. 센싱칩(520)은 센싱 기판(1520) 내에 복수로 제공될 수 있다. 센싱칩들(520)의 형성은 도 6a의 센싱칩(520)의 형성에서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다. 센싱칩들(520) 각각은 제2 비아들(522), 제2 회로층(523), 및 제2 본딩 패드(528)를 포함할 수 있다.
로직 기판(1510)이 준비될 수 있다. 로직 기판(1510)은 웨이퍼 기판일 수 있다. 로직칩(510)은 로직 기판(1510) 내에 복수로 형성될 수 있다. 로직칩들(510)의 형성은 도 6a의 로직칩(510)의 형성에서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다.
로직 기판(1510)이 센싱 기판(1520)과 본딩될 수 있다. 이 때, 센싱칩들(520)이 로직칩들(510)과 각각 전기적으로 연결될 수 있다. 로직 기판(1510)은 직접 본딩 공정에 의해 센싱 기판(1520)과 본딩되고, 상기 직접 본딩 공정은 도 6a의 센싱칩(520) 및 로직칩(510)의 직접 본딩 공정의 예에서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다. 예를 들어, 제1 본딩 패드(518)가 제2 본딩 패드(528)와 정렬되도록, 로직 기판(1510)이 센싱 기판(1520) 상에 배치될 수 있다. 센싱 기판(1520) 및 로직 기판(1510) 상에 열처리 공정이 수행되어, 제2 본딩 패드(528)가 제1 본딩 패드(518)와 결합될 수 있다.
센싱 기판(1520)이 캐리어 기판(900) 상에 제공될 수 있다. 캐리어 접착층(910)이 캐리어 기판(900) 및 센싱 기판(1520) 사이에 형성될 수 있다. 이 후, 제1 비아(512)가 노출될 때까지, 로직 기판(1510)이 박형화될 수 있다.
도 7b를 참조하면, 재배선층(400)이 로직 기판(1510) 상에 형성되어, 복수의 로직칩들(510)을 덮을 수 있다.
도 7c를 참조하면, 메모리칩(200)이 재배선 패턴(420) 상에 배치될 수 있다. 메모리칩(200)은 칩 온 웨이퍼 공정에 의해 형성될 수 있다. 예를 들어, 메모리칩(200)은 복수로 제공되며, 메모리칩들(200)은 이미지 센서칩들(500) 상에 각각 제공될 수 있다.
연결 단자들(CT) 및 더미 단자들(DT)이 메모리칩들(200)과 재배선 패턴(420) 사이에 형성될 수 있다. 연결 단자들(CT) 및 더미 단자들(DT)은 도 6c에서 설명한 리플로우 공정에 의해 형성될 수 있다.
도 7d를 참조하면, 몰딩 패턴(1300)이 로직 기판(1510) 상에 형성되어, 메모리칩들(200)을 덮을 수 있다. 몰딩 패턴(1300)의 형성은 도 6d의 몰딩막(300)의 형성에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다.
도 7e를 참조하면, 몰딩 패턴(1300), 로직 기판(1510), 및 센싱 기판(1520)이 일점 쇄선으로 도시한 바와 같이 쏘잉되어, 칩 스택들(1000)이 서로 분리될 수 있다. 이 때, 몰딩 패턴(1300)은 몰딩막들(300)로 분리될 수 있다. 로직 칩들(510)이 쏘잉 공정에 의해 서로 분리되며, 센싱 칩들(520)이 서로 분리될 수 있다. 칩 스택들(1000) 각각은 도 6d의 칩 스택(1000)과 동일할 수 있다. 예를 들어, 칩 스택들(1000) 각각은 메모리칩(200), 몰딩막(300), 및 이미지 센서칩(500)을 포함할 수 있다. 칩 스택들(1000)은 쏘잉 공정에 의해 분리되므로, 칩 스택들(100) 각각에서 몰딩막(300)의 너비는 재배선층(400)의 너비 및 이미지 센서칩(500)의 너비와 실질적으로 동일할 수 있다. 이하, 단수의 칩 스택(100)에 대하여 기술한다.
도 6e를 다시 참조하면, 칩 스택(1000)이 뒤집어진 후, 칩 스택(1000)이 기판(100) 상에 배치될 수 있다. 캐리어 기판(900) 및 캐리어 접착층(910)이 제거되어, 마이크로렌즈 어레이들(575) 및 연결 패드(590)가 노출될 수 있다.
도 5a를 다시 참조하면, 본딩 와이어(600)가 형성되어, 연결 패드(590) 및 기판 패드(190)와 접속할 수 있다.
도 8은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8을 참조하면, 반도체 패키지(5)는 기판(100), 메모리칩(200), 몰딩막(300), 연결 단자(CT), 더미 단자(DT), 및 이미지 센서칩(500)을 포함할 수 있다. 재배선층(400) 및 제2 패드(452)는 제공되지 않을 수 있다. 제1 패드(451) 및 제3 패드(453)은 이미지 센서칩(500)의 제1 면(500a) 상에 배치될 수 있다. 연결 단자(CT)는 칩 패드(201) 및 제1 패드(451) 사이 개재될 수 있다. 제1 비아(512)는 제1 패드(451)와 제3 방향(D3)으로 정렬될 수 있다. 제1 비아(512)는 로직칩(510)의 센터 영역에 제공될 수 있다. 제1 비아(512)는 연결 단자(CT)와 전기적으로 연결되나, 더미 단자(DT)와 전기적으로 연결되지 않을 수 있다. 메모리칩(200)은 제1 비아(512)를 통하여 로직칩(510)의 제1 회로층(513)과 전기적으로 연결될 수 있다. 제1 비아(512)는 복수로 제공될 수 있다. 제1 비아들(512) 중 일부는 제1 배선 패턴들(516) 및 제2 배선 패턴들(526)을 통하여 제2 비아(522) 및 본딩 와이어(600)와 전기적으로 연결될 수 있다. 이에 따라 메모리칩(200)은 상기 제1 비아들(512) 중 일부를 통하여 기판(100)과 전기적으로 연결될 수 있다. 더미 단자(DT)는 생략될 수 있다.
도 9은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9을 참조하면, 반도체 패키지(6)는 기판(100), 메모리칩(200), 몰딩막(300), 연결 단자(CT), 더미 단자(DT), 재배선층(400), 및 이미지 센서칩(500)을 포함할 수 있다. 이미지 센서칩(500)은 센싱부(530) 및 로직부(540)를 포함할 수 있다. 센싱부(530) 및 로직부(540)가 단일한 반도체 기판 내에 형성되어, 반도체 패키지(6)가 제조될 수 있다. 센싱부(530)는 평면적 관점에서 이미지 센서칩(500)의 센터 영역에 배치될 수 있다. 센싱부(530)는 도 4의 액티브 픽셀 어레이들(10)을 포함할 수 있다. 예를 들어, 센싱부(530) 상에 복수의 픽셀들(P)이 제공될 수 있다. 컬러 필터들(570) 및 마이크로렌즈 어레이들(575)은 이미지 센서칩(500)의 센싱부(530)의 제2 면(500b) 상에 배치될 수 있다. 도시되지는 않았으나, 센싱부(530)는 포토다이오드와 같은 광전변환소자를 더 포함할 수 있다. 로직부(540)는 평면적 관점에서 이미지 센서칩(500)의 주변 영역에 배치될 수 있다. 예를 들어, 로직부(540)은 센싱부(530)의 일측에 배치될 수 있다. 그러나, 센싱부(530) 및 로직부(540)의 평면적 배치는 이에 한정되지 않는다. 로직부(540)는 도 4의 행 디코더(20), 행 드라이버(30), 열 디코더(40), 타이밍 발생기(50), 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70), 및 입출력 버퍼(80) 중에서 적어도 하나를 포함할 수 있다. 배선층(560)이 이미지 센서칩(500)의 하부에 배치될 수 있다. 센싱부(530)의 전기적 신호는 배선층(560)을 통하여 로직부(540)로 전달될 수 있다. 비아(580)가 이미지 센서칩(500)의 제2 면(500b)으로부터 이미지 센서칩(500)의 일부를 관통하며, 배선층(560) 또는 로직부(540) 내의 집적 회로들과 전기적으로 연결될 수 있다. 비아(580)는 연결 패드(590)와 접속할 수 있다.
메모리칩(200)은 연결 단자(CT)를 통해 이미지 센서칩(500)과 전기적으로 연결될 수 있다. 메모리칩(200)은 연결 단자(CT), 배선층(560), 및 비아(580)을 통해 기판(100)과 전기적으로 연결될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 메모리칩;
    상기 기판 상에 제공되며, 상기 메모리칩의 측벽을 덮는 몰딩막;
    상기 메모리칩 및 상기 몰딩막 상에 배치되는 이미지 센서칩; 및
    상기 메모리칩 및 상기 이미지 센서칩 사이에 제공되며, 상기 메모리칩 및 상기 이미지 센서칩과 전기적으로 연결되는 연결 단자를 포함하되,
    상기 메모리 칩의 하면은 상기 기판과 접촉하고,
    상기 몰딩막은 상기 메모리 칩 및 상기 기판의 열전도율보다 낮은 열전도율을 갖는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 이미지 센서칩 및 상기 연결 단자 사이에 제공되며, 상기 연결 단자와 전기적으로 연결되는 재배선 패턴을 더 포함하되,
    상기 재배선 패턴은 상기 몰딩막 및 상기 이미지 센서칩 사이로 연장되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 메모리칩 및 상기 이미지 센서칩 사이에 개재되는 더미 단자를 더 포함하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 더미 단자는 평면적 관점에서 상기 이미지 센서칩의 픽셀들과 중첩되는 반도체 패키지.
  5. 제3 항에 있어서,
    상기 이미지 센서칩의 하면 상에 제공되며, 금속 패턴을 포함하는 재배선층을 더 포함하되,
    상기 금속 패턴은 상기 재배선층을 관통하여 상기 이미지 센서칩과 물리적으로 접촉하고,
    상기 금속 패턴은 상기 연결 단자와 절연되고, 상기 더미 단자와 연결되는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 몰딩막의 측면은 상기 이미지 센서칩의 측면과 공면을 이루는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 이미지 센서칩은:
    제1 회로층을 포함하는 로직칩; 및
    상기 로직칩 상에 적층되는 센싱칩을 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 로직칩은 그 내부에 상기 제1 회로층과 전기적으로 연결되는 제1 비아를 포함하고,
    상기 제1 비아는 상기 연결 단자와 접속하는 반도체 패키지.
  9. 제1 항에 있어서,
    연결 패드 및 상기 기판과 전기적으로 연결되는 본딩 와이어를 더 포함하되, 상기 연결 패드는 상기 이미지 센서칩의 상면 상에 제공되는 반도체 패키지.
  10. 서로 대향하는 제1 면 및 제2 면을 갖는 이미지 센서칩, 상기 이미지 센서칩은 회로층 및 상기 회로층과 전기적으로 연결되는 도전부를 포함하며, 상기 도전부는 상기 회로층 및 상기 이미지 센서칩의 상기 제1 면 사이에 개재되고;
    상기 이미지 센서칩의 상기 제1 면 상에 배치되고, 상기 이미지 센서칩의 너비보다 좁은 너비를 갖는 메모리칩;
    상기 메모리칩의 일면 상에 배치되고, 상기 도전부와 전기적으로 연결되는 칩 패드, 상기 메모리칩의 상기 일면은 상기 이미지 센서칩을 향하고; 및
    상기 이미지 센서칩의 상기 제1 면 상에 배치되며, 상기 메모리칩의 측벽을 덮는 몰딩막을 포함하되,
    상기 메모리 칩의 하면은 기판과 접촉하고,
    상기 몰딩막은 상기 메모리 칩 및 상기 기판의 열전도율보다 낮은 열전도율을 갖는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 이미지 센서칩 및 상기 메모리칩 사이에 개재되며, 상기 칩 패드 및 상기 도전부와 전기적으로 연결되는 연결 단자를 더 포함하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 이미지 센서칩 및 상기 메모리칩 사이에 개재되는 더미 단자를 더 포함하되, 상기 더미 단자는 상기 도전부와 절연되는 반도체 패키지.
  13. 제10 항에 있어서,
    상기 이미지 센서칩의 상기 제1 면 상에 제공되고, 상기 도전부 및 상기 칩 패드와 전기적으로 연결되는 재배선 패턴를 더 포함하는 반도체 패키지.
  14. 제10 항에 있어서,
    상기 이미지 센서칩의 상기 제2 면 상에 배치된 본딩 패드;
    상기 메모리칩의 하면 상에 배치된 기판; 및
    상기 기판 상에서 상기 본딩 패드와 전기적으로 연결되는 본딩 와이어를 더 포함하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 기판 및 상기 메모리칩 사이에 개재된 접착층을 더 포함하는 반도체 패키지.
  16. 제14 항에 있어서,
    상기 기판 상에서 상기 메모리칩 및 상기 이미지 센서칩과 이격배치된 홀더; 및
    상기 홀더 상의 렌즈를 더 포함하는 반도체 패키지.
  17. 서로 대향하는 제1 면 및 제2 면을 갖는 이미지 센서칩을 준비하되, 상기 이미지 센서칩의 상기 제2 면 상에 픽셀 영역들이 제공되고;
    상기 이미지 센서칩의 상기 제1 면 상에 메모리칩을 실장하되, 상기 메모리칩은 연결 단자에 의해 상기 이미지 센서칩과 전기적으로 연결되고; 및
    상기 이미지 센서칩의 상기 제1 면 상에 상기 메모리칩의 측벽을 덮는 몰딩막을 형성하여, 칩 스택을 형성하는 것을 포함하되,
    상기 연결 단자는 상기 이미지 센서칩의 상기 제1 면 및 상기 메모리칩 사이에 제공되되,
    상기 메모리 칩의 하면은 기판과 접촉하고,
    상기 몰딩막은 상기 메모리 칩보다 낮은 열전도율을 갖는 반도체 패키지의 제조 방법.
  18. 제17 항에 있어서,
    기판을 준비하는 것;
    상기 메모리칩이 상기 기판을 향하도록 상기 칩 스택을 상기 기판 상에 배치하는 것; 및
    상기 이미지 센서칩 및 상기 기판과 전기적으로 연결되는 본딩 와이어를 형성하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  19. 제17 항에 있어서,
    상기 이미지 센서칩의 너비는 상기 메모리칩의 너비보다 크고,
    상기 이미지 센서칩의 상기 너비는 상기 몰딩막의 너비와 실질적으로 동일한 반도체 패키지의 제조 방법.
  20. 제17 항에 있어서,
    상기 이미지 센서칩의 상기 제1 면 상에 상기 이미지 센서칩의 회로층과 전기적으로 연결되는 재배선 패턴을 형성하는 것을 더 포함하되,
    상기 연결 단자는 상기 재배선 패턴과 전기적으로 연결되는 반도체 패키지의 제조 방법.
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