KR102619666B1 - 이미지 센서 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상은 패키지 기판 상에 실장되는 이미지 센서 칩, 상기 패키지 기판 상에서 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩, 및 상기 패키지 기판 상에서 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 도전성 와이어를 통하여 상기 이미지 센서 칩과 전기적으로 연결되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 저장하도록 구성된 메모리 칩을 포함하는 이미지 센서 패키지를 제공한다.

Description

이미지 센서 패키지 {Image sensor package}
본 발명의 기술적 사상은 이미지 센서 패키지에 관한 것으로, 특히 멀티레벨 적층 구조의 이미지 센서 패키지에 관한 것이다.
피사체를 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대 전화용 카메라 및 휴대용 캠코더와 같은 일반 소비자용 전자 기기뿐만 아니라, 자동차, 보안장치 및 로봇에 장착되는 카메라에도 사용되고 있다. 최근, 전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자의 고집적화가 요구되고 있다. 이러한 고집적화의 요구에 따라, 이미지 센서 및 그 외 다양한 기능의 칩들을 수직으로 적층한 멀티레벨 적층 구조의 이미지 센서 패키지에 대한 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 소형의 폼 팩터를 가지면서, 설계 자유도를 향상시키고 제조 비용을 절감할 수 있는 이미지 센서 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 패키지 기판 상에 실장되는 이미지 센서 칩, 상기 패키지 기판 상에서 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩, 및 상기 패키지 기판 상에서 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 도전성 와이어를 통하여 상기 이미지 센서 칩과 전기적으로 연결되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 저장하도록 구성된 메모리 칩을 포함하고, 상기 메모리 칩은 상기 도전성 와이어를 경유하여 상기 이미지 센서 칩으로부터 출력된 화소 신호를 수신하도록 구성되고, 상기 이미지 센서 칩 및 상기 도전성 와이어를 경유하여 상기 로직 칩에 의해 처리된 화소 신호를 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 패키지 기판 상에 실장되는 이미지 센서 칩, 상기 패키지 기판 상에서 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩, 및 상기 패키지 기판 상에서 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 저장하도록 구성된 메모리 칩을 포함하는 메모리 칩 구조체를 포함하고, 상기 메모리 칩은 제1 도전성 와이어를 통하여 상기 이미지 센서 칩과 전기적으로 연결되고, 상기 이미지 센서 칩 및 상기 로직 칩은 상기 이미지 센서 칩과 상기 패키지 기판을 연결하는 도전성 와이어를 통하여 외부로부터 제공되는 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성되고, 상기 메모리 칩은 상기 패키지 기판을 통해 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하되, 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들은 상기 이미지 센서 칩을 경유하지 않고 상기 메모리 칩으로 입력되도록 구성된 것을 특징으로 하는 이미지 센서 패키지를 제공한다.
나아가, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 패키지 기판 상에 실장되고, 메모리 칩을 포함하는 메모리 칩 구조체, 상기 메모리 칩 구조체 상에 적층되고, 제1 도전성 와이어에 의해 상기 패키지 기판과 연결되고, 제2 도전성 와이어에 의해 상기 메모리 칩 구조체와 연결된 이미지 센서 칩, 및 상기 메모리 칩 구조체 및 상기 이미지 센서 칩 사이에 개재되고, 상기 이미지 센서 칩의 적어도 일부를 관통하는 관통 비아에 의해 상기 이미지 센서 칩의 배선 구조와 전기적으로 연결되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩을 포함하고, 상기 메모리 칩은 상기 제2 도전성 와이어를 통해 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지를 제공한다.
본 발명의 기술적 사상에 의한 실시예들에 따르면, 다양한 기능의 칩들을 수직으로 적층한 멀티레벨 적층 구조를 가지므로 소형의 폼 팩터를 가질 수 있고, 와이어 본딩 방식을 통해 비교적 용이하게 인터커넥션을 구현하여 비용을 절감할 수 있는 이미지 센서 패키지를 제공할 수 있다.
더불어, 본 발명의 기술적 사상에 의한 실시예들에 따르면, 외부에서 제공된 전원 전압, 접지 접압 또는 신호들을 이미지 센서 칩을 경유하지 않고 직접 메모리 칩에 공급할 수 있으므로, 향상된 PI(power integrity) 특성을 가지는 이미지 센서 패키지를 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 블록도이다.
도 2a는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지에 포함될 수 있는 이미지 센서 칩의 구성 요소인 이미지 센서의 주요 구성을 개략적으로 도시한 평면도이다.
도 2b는 도 2a에 예시한 이미지 센서의 주요 구성들을 보여주는 개략적인 단면도이다.
도 3a는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지에서 이미지 센서 칩 및 로직 칩이 결합된 예시적인 구조를 설명하기 위한 단면도이다.
도 3b는 도 3a에 예시된 이미지 센서 칩 및 로직 칩의 결합 구조에서 이미지 센서 칩의 예시적인 픽셀 어레이와, 로직 칩의 신호 처리부의 주요 구성들의 예시적인 동작을 설명하기 위한 블록도이다.
도 4는 도 1에 예시한 메모리 칩의 예시적인 회로 블록도이다.
도 5는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 단면도이다.
도 6은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 단면도이다.
도 7은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 단면도이다.
도 8은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 단면도이다.
도 9는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 단면도이다.
도 10은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 단면도이다.
도 11은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 단면도이다.
도 12는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 단면도이다.
도 13은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 제조 방법을 설명하기 위한 흐름도이다.
도 14는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 제조 방법을 설명하기 위한 흐름도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1)의 블록도이다.
도 1을 참조하면, 이미지 센서 패키지(1)는 이미지 센서 칩(10), 로직 칩(20), 및 메모리 칩(30)을 포함할 수 있다. 일부 실시예들에서, 이미지 센서 칩(10), 로직 칩(20), 및 메모리 칩(30)은 패키지 기판 상에서 상기 패키지 기판의 연장 방향에 수직으로 오버랩되도록 실장될 수 있다. 예를 들면, 상기 패키지 기판은 도 5에 예시한 패키지 기판(400)일 수 있다. 본 예에서는 이미지 센서 패키지(1)가 CIS(CMOS image sensor)를 포함하는 경우를 예로 들어 설명한다.
예컨대, 이미지 센서 칩(10)은 복수의 단위 픽셀을 포함하는 픽셀 어레이를 포함하며, 화소 신호를 출력할 수 있다. 로직 칩(20)은 이미지 센서 칩(10)으로부터 출력된 화소 신호를 처리하도록 구성될 수 있다. 메모리 칩(30)은 로직 칩(20)에 의해 처리된 화소 신호와 이미지 센서 칩(10)으로부터 출력된 화소 신호 중 적어도 하나를 저장하도록 구성될 수 있다.
이미지 센서 패키지(1)는 도전성 와이어(WIRE)를 통하여 메모리 칩(30)과 이미지 센서 칩(10)을 전기적으로 연결할 수 있다. 로직 칩(20)은 메모리 칩(30)과 이미지 센서 칩(10)과의 사이에 개재된 상태로 메모리 칩(30) 및 이미지 센서 칩(10)과 수직으로 오버랩될 수 있다. 로직 칩(20)은 이미지 센서 칩(10)의 적어도 일부를 관통하는 관통 비아(through silicon via, TSV)를 통해 이미지 센서 칩(10)에 전기적으로 연결되도록 구성될 수 있고, 이미지 센서 칩(10)의 관통 비아 및 도전성 와이어(WIRE)을 통하여 메모리 칩(30)과 전기적으로 연결되도록 구성될 수 있다.
메모리 칩(30)은 도전성 와이어(WIRE)를 경유하여 이미지 센서 칩(10)으로부터 출력된 화소 신호를 수신하도록 구성될 수 있다. 또, 메모리 칩(30)은 이미지 센서 칩(10) 및 도전성 와이어(WIRE)를 경유하여 로직 칩(20)에 의해 처리된 화소 신호를 수신하도록 구성될 수 있다.
예컨대, 도 5에 예시된 것과 같이, 이미지 센서 칩(10) 및 로직 칩(20)은 도전성 와이어(도 5의 50 참조) 및 패키지 기판에 포함된 배선 라인(도 5의 410 참조)을 통하여 메모리 칩(30)과 전기적으로 연결될 수 있다. 또는, 예를 들어, 도 9에 예시된 것과 같이, 이미지 센서 칩(10) 및 로직 칩(20)은 도전성 와이어(도 9의 52 참조) 및 재배선 구조(도 9의 310 참조)를 통하여 메모리 칩(30)과 전기적으로 연결될 수 있다.
이미지 센서 패키지(1)에서, 외부로부터 제공된 전원 전압, 접지 전압 또는 신호들은 패키지 기판의 내부 배선으로 전달된 후 이미지 센서 칩(10)으로 입력되고, 이미지 센서 칩(10)을 통하여 로직 칩(20)에 입력될 수 있다. 외부로부터 제공된 전원 전압, 접지 전압 또는 신호들을 패키지 기판의 내부 배선으로 전달된 후, 이미지 센서 칩(10)을 경유하지 않고, 메모리 칩(30)으로 공급될 수 있다.
예컨대, 이미지 센서 칩(10)은 패키지 기판과 이미지 센서 칩(10)을 연결하는 도전성 와이어를 통하여 외부로부터 제공되는 상기 전원 전압, 접지 전압 또는 신호들을 수신할 수 있다. 외부로부터 제공되는 상기 전원 전압, 접지 전압 또는 신호들은, 상기 패키지 기판과 이미지 센서 칩(10)을 연결하는 도전성 와이어를 경유하지 않고, 메모리 칩(30)으로 제공될 수 있다. 예컨대, 도 5에 도시된 것과 같이, 외부로부터 제공되는 상기 전원 전압, 접지 전압 또는 신호들은 패키지 기판(도 5의 400 참조) 내의 배선 라인(도 5의 410 참조)을 통하여 메모리 칩(30)에 제공될 수 있다. 또는, 도 9에 도시된 것과 같이, 상기 전원 전압, 접지 전압 또는 신호들은 메모리 칩(30)에 구비된 재배선 구조(도 9의 310 참조) 및 상기 재배선 구조와 패키지 기판(도 9의 400A 참조)을 연결하는 도전성 와이어(도 9의 54 참조)를 통하여 메모리 칩(30)에 제공될 수 있다.
외부로부터 로직 칩(20)에 제공되는 전원 전압, 접지 전압 또는 신호들은 이미지 센서 칩(10)을 경유하여 로직 칩(20)에 제공될 수 있다. 예컨대, 외부로부터 제공되는 상기 전원 전압, 접지 전압 또는 신호들은 패키지 기판과 이미지 센서 칩(10)을 연결하는 도전성 와이어를 통해 이미지 센서 칩(10)의 배선 구조로 먼저 입력되고, 이미지 센서 칩(10)의 적어도 일부를 관통하여 이미지 센서 칩(10)의 배선 구조 및 로직 칩(20)의 배선 구조에 연결된 관통 비아를 통해 로직 칩(20) 내부로 제공될 수 있다.
로직 칩(20)은 도 3b에 예시된 복수의 아날로그/디지털 변환기(analog-to-digital converter, ADC)를 포함할 수 있다. 이미지 센서 칩(10)의 픽셀 어레이로부터 출력되는 화소 신호는 로직 칩(20)에 포함된 복수의 아날로그/디지털 변환기(ADC)로 전송되고, 로직 칩(20)에 포함된 복수의 아날로그/디지털 변환기(ADC)에서 처리되고, 로직 칩(20)에 의해 처리된 화소 신호는 메모리 칩(30)의 메모리 셀 어레이, 예를 들면 도 4에 예시한 메모리 셀 어레이(MCA)에 기입될 수 있다.
로직 칩(20)에 의해 처리된 화소 신호는 이미지 처리 장치(60)로 전송될 수 있다. 이미지 처리 장치(60)는 적어도 하나의 이미지 신호 프로세서(image signal processor, ISP)(62)와 후처리부(64)를 포함할 수 있다. 이미지 처리 장치(60)는 이미지 센서 칩(10)에서 촬영된 영상들을 디스플레이(도시 생략)를 통해 프리뷰(preview)로서 출력할 수 있으며, 사용자 등에 의해 캡쳐 명령이 입력되면 이미지 센서 칩(10)에서 촬영된 영상들은 메모리 칩(30)에 저장될 수 있다. 후처리부(64)는 이미지 센서 칩(10)에서 촬영된 영상들로부터 디지털 이미지 신호를 제공하기 위한 다양한 동작을 수행할 수 있다. 예를 들면, 이미지 신호 프로세서(62)에서 수행되지 않은 콘트라스트 개선, 선명도 개선, 노이즈 제거 등을 위한 다양한 후처리 알고리즘이 후처리부(64)에서 수행될 수 있다. 후처리부(64)로부터의 출력은 비디오 코덱 처리부(도시 생략)로 제공될 수 있으며, 상기 비디오 코덱 처리부를 거친 영상은 디스플레이에 출력되거나 메모리 칩(30)에 저장될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 패키지(1)와는 달리, 로직 칩이 이미지 센서 칩과 메모리 칩 사이를 전기적으로 연결할 수 있는 관통 비아를 포함하는 경우에는 관통 비아 형성 공정에 따른 비용이 증가될 수 있고, 설계 자유도가 저하될 수 있다. 그러나, 본 발명의 기술적 사상에 의한 실시예들에 따르면, 다양한 기능의 칩들을 수직으로 적층한 멀티레벨 적층 구조를 가지므로 소형의 폼 팩터(form factor)를 가질 수 있고, 와이어 본딩 방식을 통해 비교적 용이하게 인터커넥션을 구현하여 비용을 절감할 수 있고, 설계 자유도를 확보할 수 있는 이미지 센서 패키지(1)를 제공할 수 있다. 더불어, 본 발명의 기술적 사상에 의한 실시예들에 따르면, 외부에서 제공된 전원 전압, 접지 접압 또는 신호들을 이미지 센서 칩(10)을 경유하지 않고 직접 메모리 칩(30)에 공급할 수 있으므로, 향상된 PI(power integrity) 특성을 가지는 이미지 센서 패키지(1)를 제공할 수 있다.
도 2a는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1)에 포함될 수 있는 이미지 센서 칩(10)의 구성 요소인 이미지 센서(100)의 주요 구성을 개략적으로 도시한 평면도이다. 도 2b는 도 2a에 예시한 이미지 센서(100)의 주요 구성들을 보여주는 개략적인 단면도이다.
도 2a 및 도 2b를 참조하면, 이미지 센서(100)는 센서 어레이 영역(SAR, sensor array region), 회로 영역(CR: circuit region) 및 패드 영역(PR: pad region)을 포함할 수 있다. 이미지 센서(100)는 CIS 또는 CCD(charge-coupled device)일 수 있다.
센서 어레이 영역(SAR)에는 매트릭스(matrix) 형태로 배치된 복수의 단위 픽셀(120)로 이루어지는 픽셀 어레이가 형성될 수 있다. 회로 영역(CR)은 센서 어레이 영역(SAR)의 가장자리를 따라서 위치할 수 있다. 다른 일부 실시예들에서, 회로 영역(CR)은 센서 어레이 영역(SAR)의 하부에서 센서 어레이 영역(SAR)과 수직으로 오버랩되도록 위치할 수도 있다. 회로 영역(CR)은 복수의 트랜지스터들을 포함하는 전자 소자들로 구성될 수 있다. 회로 영역(CR)은 센서 어레이 영역(SAR)의 단위 픽셀(120)에 일정한 신호를 제공하거나 출력 신호를 제어하기 위한 배선 구조를 포함할 수 있다.
복수의 단위 픽셀(120)은 예를 들면, 수동 픽셀 센서(passive pixel sensor) 또는 능동 픽셀 센서(active pixel sensor)일 수 있다. 복수의 단위 픽셀(120)은 각각 빛을 센싱하는 포토다이오드, 포토다이오드에 의해 생성된 전하를 전달하는 트랜스퍼 트랜지스터(transfer transistor), 전달된 전하를 저장하는 플로팅 확산 영역(floating diffusion region), 플로팅 확산 영역을 주기적으로 리셋(reset)시키는 리셋 트랜지스터, 및 플로팅 확산 영역에 충전된 전하에 따른 신호를 버퍼링(buffering)하는 소스 팔로워(source follower)를 포함할 수 있다.
패드 영역(PR)에는 외부 장치 또는 패키지 기판과 전기적 신호를 주고 받는데 이용되는 복수의 도전성 패드(130)가 형성될 수 있다. 패드 영역(PR)은 센서 어레이 영역(SAR)의 주위에 배치될 수 있다. 복수의 도전성 패드(130)는 복수의 단위 픽셀(120)과 전기적으로 연결될 수 있다. 복수의 도전성 패드(130)는 예를 들면, 금속, 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 이미지 센서(100)는 복수의 도전성 패드(130)와 회로 영역(CR)에 포함되는 전자 소자들 및 센서 어레이 영역(SAR)에 포함된 복수의 단위 픽셀(120)을 전기적으로 연결하는 복수의 배선 구조(도시 생략)가 형성될 수 있다. 상기 복수의 배선 구조는 금속, 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 회로 영역(CR) 및 패드 영역(PR)은 이미지 센서(100)의 주변 회로 영역(peripheral circuit region, PCR)을 구성할 수 있다.
도 2b에 예시한 바와 같이, 이미지 센서(100)는 서로 반대되는 제1 면(100A) 및 제2 면(100B)을 가지고, 복수의 단위 픽셀(120)은 이미지 센서(100)의 제1 면(100A) 측에 배치될 수 있다. 복수의 단위 픽셀(120) 상에는 복수의 칼라 필터(125) 및 복수의 마이크로 렌즈(150)가 차례로 형성될 수 있다.
복수의 칼라 필터(125)는 예를 들면, R(red) 필터, B(blue) 필터 및 G(green) 필터를 포함할 수 있다. 또는, 복수의 칼라 필터(125)는 C(cyan) 필터, Y(yellow) 필터 및 M(magenta) 필터를 포함할 수 있다. 복수의 단위 픽셀(120) 상에는 각각 R 필터, B 필터 및 G 필터 중 하나, 또는 C 필터, Y 필터 및 M 필터 중 하나로 이루어지는 칼라 필터(125)가 형성되고, 복수의 단위 픽셀(120)은 각각 분리된 입사광의 성분을 감지하여 하나의 색을 인식할 수 있다.
복수의 마이크로 렌즈(150)는 센서 어레이 영역(SAR)으로 입사되는 광을 복수의 단위 픽셀(120)에 집광시킬 수 있다. 복수의 단위 픽셀(120)이 포토다이오드를 포함하는 경우, 복수의 마이크로 렌즈(150)는 센서 어레이 영역(SAR)의 입사광을 복수의 단위 픽셀(120)의 포토다이오드에 집광시킬 수 있다.
이미지 센서(100)는 이미지 센서(100)의 제1 면(100A) 위에 형성된 도전성 패드(130)와 제2 면(100B) 위에 형성된 도전성 패드(130)를 상호 전기적으로 연결하도록 이미지 센서(100)를 관통하는 복수의 관통 비아(135)를 포함할 수 있다. 예컨대, 복수의 관통 비아(135)는 비아-퍼스트 (via-first), 비아-미들 (via-middle), 및 비아-라스트 (via-last) 구조 중에서 선택되는 적어도 하나의 구조를 가질 수 있다.
복수의 관통 비아(135)는 금속 플러그 및 이를 둘러싸는 도전성 배리어막을 포함할 수 있다. 상기 금속 플러그는 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 금속 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 금속 플러그는 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, 및 Zr 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 도전성 배리어막은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 상기 도전성 배리어막 및 금속 플러그는 각각 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 관통 비아(135)는 스페이서 절연층, 예를 들면, 도 3a에 예시한 스페이서 절연층(136)으로 포위될 수 있다. 스페이서 절연층(136)은 이미지 센서(100)의 전자 소자들과 관통 비아(135)가 직접 접촉되는 것을 방지할 수 있다. 스페이서 절연층(136)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
이미지 센서(100)의 제2 면(100B) 상에는 도전성 패드(130)를 노출시키는 개구를 가지는 보호층(132)이 형성될 수 있다. 보호층(132)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 2b에서, 복수의 관통 비아(135)는 이미지 센서(100)의 제1 면(100A) 및 제2 면(100B)에 각각 형성된 패드(130)를 상호 전기적으로 연결하도록 이미지 센서(100)를 관통하는 구조를 가지는 것으로 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
도 3a는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1)에서 이미지 센서 칩(10) 및 로직 칩(20)이 결합된 예시적인 구조를 설명하기 위한 단면도이다. 도 3a에는 이미지 센서 칩(10)의 예시적인 일부 구성과 로직 칩(20)의 예시적인 일부 구성이 확대되어 상세히 도시된다. 도 3a에 있어서, 도 1 내지 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3a를 참조하면, 이미지 센서 칩(10)은 로직 칩(20) 상에 실장될 수 있다.
이미지 센서(100)는 센서 기판(110)을 포함할 수 있다. 센서 기판(110)은 반도체 또는 화합물 반도체로 이루어질 수 있다. 예를 들면, 센서 기판(110)은 Si, Ge, SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)를 포함할 수 있다. 센서 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 센서 기판(110)은 STI (shallow trench isolation) 구조, DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
이미지 센서(100)에 포함된 복수의 단위 픽셀은 광 감지 소자 (photosensitive device)로서 포토다이오드(PD)를 포함하고, 독출 회로(readout circuit)로서 전송 트랜지스터(TX), 리셋 트랜지스터, 드라이브 트랜지스터, 및 선택 트랜지스터를 포함할 수 있다. 도 3a에는 간략화를 위하여 리셋 트랜지스터, 드라이브 트랜지스터, 및 선택 트랜지스터의 도시를 생략하였다.
포토다이오드(PD)는 외부로부터 광(예를 들어, 가시광선 또는 적외선)을 수신하고, 수신된 광에 기초하여 광 전하를 생성할 수 있다. 포토다이오드(PD)에서 생성된 광 전하는 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 영역(FD)으로 전송될 수 있다. 전송 트랜지스터(TX)가 턴온(turn-on)되면 포토다이오드(PD)에서 생성된 광 전하는 턴온된 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 영역(FD)으로 전송될 수 있다. 이미지 센서(100)는 센서 기판(110)의 백사이드인 제1 면(100A)을 통해 입사되는 입사광에 응답하여 화소 신호를 생성하는 후면 수광 방식의 이미지 센서(backside illuminated image sensor, BIS) 일 수 있다.
이미지 센서(100)에서, 입사광에 상응하는 전기 신호(예를 들어, 광전하)를 전송 및 증폭하는 복수의 게이트 구조물들이 센서 기판(110)의 전면(110F) 상에 형성될 수 있다. 또한, 상기 입사광을 포토다이오드(PD)에 제공하기 위한 컬러 필터(125) 및 마이크로 렌즈(150)가 이미지 센서(100)의 제1 면(100A) 상에 형성될 수 있다.
포토다이오드(PD)는 상기 입사광에 상응하는 광전하를 발생하도록 센서 기판(110) 내에 형성될 수 있다. 포토다이오드(PD)에서는 상기 입사광에 상응하는 전자-정공 쌍(electron-hole pair)이 생성되며, 포토다이오드(PD)는 이러한 전자 또는 정공을 각각 수집할 수 있다. 포토다이오드(PD)는 센서 기판(110)에 도핑된 불순물과 다른 타입의 불순물(예를 들면, n형 불순물)이 도핑된 구조를 가질 수 있다. 전송 트랜지스터(TX)는 포토다이오드(PD)에서 생성된 상기 광전하를 센서 기판(110) 내의 플로팅 확산 영역(FD)에 전달할 수 있다. 플로팅 확산 영역(FD)은 전송 트랜지스터(TX)를 통하여 광전하를 전달 받고, 플로팅 확산 영역(FD)에 전달된 광전하의 전하량에 기초하여 이미지 센서(100)의 화소 신호가 생성될 수 있다.
이미지 센서(100)의 리셋 트랜지스터는 리셋 신호를 수신할 수 있다. 리셋 신호가 활성화된 경우 플로팅 확산 영역(FD)에 축적된 전하들이 방전됨으로써 플로팅 확산 영역(FD)이 리셋될 수 있다.
컬러 필터(125)는 센서 기판(110)의 제1 면(100A) 상의 포토다이오드(PD)에 대응하는 위치에 형성될 수 있다.
마이크로 렌즈(150)는 컬러 필터(125) 상의 포토다이오드(PD)에 대응하는 위치에 형성될 수 있다. 마이크로 렌즈(150)에 입사되는 입사광이 포토다이오드(PD)에 집광될 수 있도록 마이크로 렌즈(150)는 상기 입사광의 경로를 조절할 수 있다.
센서 기판(110)과 컬러 필터(125) 사이에는 반사 방지층(115)이 제공될 수 있다. 반사 방지층(115)은 입사광이 이미지 센서(100)의 제1 면(100A)에서 반사되는 것을 방지할 수 있다. 반사 방지층(115)은 굴절률이 서로 다른 물질들을 교대로 복수 회 적층함으로써 형성될 수 있다.
센서 기판(110)의 전면(110F) 상에 복수의 게이트 구조물들을 덮는 층간절연막(160)이 형성될 수 있다. 층간절연막(160)은 다층 구조를 가질 수 있다. 층간절연막(160)은 산화물로 이루어질 수 있다. 층간절연막(160)은 게이트 구조물들과 전기적으로 연결되는 복수의 배선 구조(170)를 상호 절연시키는 역할을 할 수 있다. 복수의 배선 구조(170)는 Cu 또는 W과 같은 금속을 포함할 수 있다. 이미지 센서 칩(10)을 관통하는 관통 비아(135)는 복수의 배선 구조(170)에 전기적으로 연결 가능하게 형성될 수 있다. 도 3a에 예시한 바와 같이 관통 비아(135)는 복수의 배선 구조(170)에 전기적으로 연결 가능하게 구성된 다른 관통 비아(137)와 연결된 구조를 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
로직 칩(20)은 로직 기판(210)과, 로직 기판(210) 상에 형성된 배선 구조(220)를 포함할 수 있다. 로직 기판(210)에 대한 보다 상세한 설명은 앞서 설명된 센서 기판(110)에 대하여 설명한 바를 참조한다.
배선 구조(220)는 복수의 로직 게이트 구조물(228)과, 로직 기판(210) 상에서 복수의 로직 게이트 구조물(228)을 덮는 층간절연막(226)과, 층간절연막(226)에 의해 상호 절연되는 복수의 배선층(224)을 포함할 수 있다. 층간절연막(226)은 다층 구조를 가질 수 있다. 복수의 배선층(224)은 로직 기판(210)과 평행하게 연장되는 복수의 배선 라인(224A)과, 복수의 배선 라인(224A) 중 일부를 상호 연결하기 위한 콘택 플러그(224B)를 포함할 수 있다. 배선 구조(220)에 포함된 복수의 배선층(224)에 의해 프로세서 코어 IP (intellectual property), ADC, DAC (digital-to-analog converter), PLL (phase-locked loop)등과 같은 아날로그 IP 등을 포함하는 다양한 로직 회로가 구성될 수 있다. 복수의 배선층(224)은 Cu, Al, 또는 W으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 층간절연막(226)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
이미지 센서 칩(10)과 로직 칩(20)과의 사이에는 이들 사이의 전기적 연결을 위한 삽입층(28)이 개재될 수 있다. 삽입층(28)은 이미지 센서 칩(10)과 로직 칩(20)을 전기적으로 연결하는 연결부(282)와 절연막(284)을 포함할 수 있다. 연결부(282)는 금속, 예를 들면 Cu 또는 W으로 이루어질 수 있다. 연결부(282)는 절연막(284)을 관통하도록 형성될 수 있다. 연결부(282)는 제1 연결부(282A) 및 제2 연결부(282B)를 포함하고, 절연막(284)은 제1 연결부(282A)를 포위하는 제1 절연막(284A)과, 제2 연결부(282B)를 포위하는 제2 연결부(282B)를 포함할 수 있다. 일부 실시예들에서, 도 2b에 예시한 복수의 도전성 패드(130)는 도 3a에 예시한 연결부(282)의 일부이고, 도 2b에 예시한 보호층(132)은 도 3a에 예시한 절연막(284)의 일부일 수 있다.
도 3b는 도 3a에 예시된 이미지 센서 칩(10) 및 로직 칩(20)의 결합 구조에서 이미지 센서 칩(10)의 예시적인 픽셀 어레이(PA)와, 로직 칩(20)의 신호 처리부(SP)의 주요 구성들의 예시적인 동작을 설명하기 위한 블록도이다.
도 3a 및 도 3b를 참조하면, 픽셀 어레이(PA)는 이미지 센서 칩(10)의 센서 어레이 영역(도 2a의 SAR)에 있는 복수의 단위 픽셀로 이루어질 수 있다.
신호 처리부(SP)는 픽셀 어레이(PA)가 구동될 수 있도록 다양한 구동 신호들을 이미지 센서 칩(10)에 제공할 수 있다. 이미지 센서 칩(10)의 픽셀 어레이(PA)에서 입사광으로부터 변환된 전기적 신호는 로직 칩(20)의 신호 처리부(SP)에 제공될 수 있다.
신호 처리부(SP)는 이미지 센서 칩(10)의 픽셀 어레이(PA)로부터 수신한 전기적 신호를 처리하여 이미지 데이터를 발생할 수 있다. 신호 처리부(SP)는 로우 드라이버(row driver)(25), 상관 이중 샘플러(CDS: correlated double sampler)(26), 아날로그-디지털 컨버터(ADC), 및 타이밍 컨트롤러(timing controller)(27)를 포함할 수 있다.
로우 드라이버(25)는 픽셀 어레이(PA)의 각 로우(row)에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성할 수 있다. 예를 들면, 로우 드라이버(25)는 상기 픽셀 어레이(PA)에 포함된 상기 복수의 단위 픽셀들을 로우 단위로 구동할 수 있다.
상관 이중 샘플러(26)는 커패시터, 스위치 등을 이용하여 상기 단위 픽셀들의 리셋(reset) 상태를 나타내는 기준 전압과 입사광에 상응하는 신호 성분을 나타내는 출력 전압의 차이를 구하여 상관 이중 샘플링을 수행하고, 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 출력할 수 있다. 상관 이중 샘플러(26)는 픽셀 어레이(PA)의 컬럼 라인들과 각각 연결된 복수의 상관 이중 샘플러 회로들을 포함하고, 상기 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 각 컬럼마다 출력할 수 있다.
아날로그-디지털 컨버터(ADC)는 상기 유효한 신호 성분에 상응하는 아날로그 이미지 신호를 디지털 이미지 신호로 변환할 수 있다. 아날로그-디지털 컨버터(ADC)는 기준 신호 생성기(REF)(29A), 비교부(COMPARATOR)(29B), 카운터(29C) 및 버퍼(29D)를 포함할 수 있다. 기준 신호 생성기(29A)는 기준 신호, 예를 들면 일정한 기울기를 갖는 램프 신호를 생성하고, 상기 램프 신호를 비교부(29B)의 기준 신호로서 제공할 수 있다. 비교부(29B)는 상관 이중 샘플러(26)로부터 각 컬럼마다 출력되는 아날로그 샘플링 신호와 기준 신호 생성기로부터 발생되는 램프 신호를 비교하여 유효한 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 출력할 수 있다. 카운터(29C)는 카운팅 동작을 수행하여 카운팅 신호를 생성하고, 상기 카운팅 신호를 버퍼(29D)에 제공할 수 있다. 버퍼(29D)는 상기 컬럼 라인들과 각각 연결된 복수의 래치 회로들을 포함하고, 각 비교 신호의 천이에 응답하여 상기 카운터로부터 출력되는 카운팅 신호를 각 컬럼마다 래치하여, 래치된 카운팅 신호를 이미지 데이터로서 출력할 수 있다.
타이밍 컨트롤러(27)는 로우 드라이버(25), 상관 이중 샘플러(26), 및 아날로그-디지털 컨버터(ADC)의 동작 타이밍을 제어할 수 있다. 타이밍 컨트롤러(27)는 로우 드라이버(25), 상관 이중 샘플러(26), 및 아날로그-디지털 컨버터(ADC)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
도 4는 도 1에 예시한 메모리 칩(30)의 예시적인 회로 블록도이다. 도 4에서는, 메모리 칩(30)이 DRAM(dynamic random access memory)인 경우를 예로 들어 설명한다.
도 4를 참조하면, 메모리 칩(30)은 메모리 셀 어레이(MCA), 센스앰프 및 입출력 회로(32), I/O 버퍼(34), 버퍼(36), 로우 디코더(37), 컬럼 디코더(38), 및 제어 회로(39)를 포함할 수 있다.
메모리 셀 어레이(MCA)는 하나의 억세스 트랜지스터와 하나의 커패시터를 포함하는 복수의 메모리 셀을 포함할 수 있다. 복수의 메모리 셀은 행과 열의 매트릭스 구조를 이루도록 배열될 수 있다. 도 4에서, 메모리 셀 어레이(MCA)는 4개의 뱅크(BANK 1, BANK 2, BANK 3, BANK 4)로 분할될 수 있으나, 이는 예시에 불과한 것으로 다양한 변형이 가능하다.
제어 회로(39)는 인가되는 콘트롤 신호와 어드레스를 수신하여 설정된 동작 모드들을 제어하는 내부 제어 신호를 발생할 수 있다. 버퍼(36)는 인가되는 어드레스를 수신하여 버퍼링을 수행할 수 있다. 버퍼(36)는 제어 회로(39)로부터의 내부 제어 신호에 응답하여 메모리 셀 어레이(MCA)의 행을 선택하는 로우 어드레스를 로우 디코더(37)로 제공하고, 메모리 셀 어레이(MCA)의 열을 선택하는 컬럼 어드레스를 컬럼 디코더(38)로 제공할 수 있다. 버퍼(36)는 인가되는 커맨드를 수신하여 버퍼링을 수행할 수 있다. 상기 커맨드는 제어 회로(39)로 인가되어 디코딩될 수 있다. 로우 디코더(37)는 제어 회로(39)로부터의 내부 제어 신호에 응답하여 로우 어드레스를 디코딩한다. 로우 어드레스 디코딩의 결과가 메모리 셀 어레이(MCA)로 인가되면, 메모리 셀들과 연결된 복수의 워드 라인(word line)들 중 선택된 워드라인이 구동될 수 있다. 컬럼 디코더(38)는 상기 내부 제어 신호에 응답하여 컬럼 어드레스를 디코딩한다. 디코딩된 컬럼 어드레스에 따라 컬럼 게이팅이 수행될 수 있다. 상기 컬럼 게이팅 수행의 결과로서 메모리 셀들과 연결된 비트 라인(bit line)들 중 선택된 비트 라인이 구동될 수 있다. 센스 앰프 및 입출력 회로(32)는 선택된 메모리 셀의 비트 라인에 나타나는 전위를 검출하여 선택된 메모리 셀에 저장된 데이터를 센싱할 수 있다. I/O 버퍼(34)는 입출력되는 데이터를 버퍼링할 수 있다. 리드 동작 모드에서 I/O 버퍼(34)는 센스 앰프 및 입출력 회로(32)로부터 리드 아웃된 데이터를 버퍼링하여 채널(CHi)로 출력할 수 있다.
도 5는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1A)의 단면도이다. 도 5에 예시된 이미지 센서 패키지(1A)는 도 1 내지 도 4를 통하여 설명된 이미지 센서 칩(10), 로직 칩(20), 및 메모리 칩(30)이 하나의 패키지로 실장된 이미지 센서 패키지일 수 있다.
도 5를 참조하면, 이미지 센서 패키지(1A)는 패키지 기판(400), 패키지 기판(400) 상에 차례로 적층된 메모리 칩 구조체(300A), 로직 칩(20), 및 이미지 센서 칩(10)을 포함할 수 있다. 메모리 칩 구조체(300A), 로직 칩(20), 및 이미지 센서 칩(10)은 패키지 기판(400)의 연장 방향에 수직으로 오버랩되도록 배치될 수 있다. 메모리 칩 구조체(300A)는 메모리 칩(30A)을 포함할 수 있다.
메모리 칩(30A)은 그 활성면이 패키지 기판(400)과 마주하도록 배치되며, 플립 칩 본딩 방식에 의하여 패키지 기판(400) 상에 실장될 수 있다. 도 5에서는 접속 단자(340)가 솔더 볼의 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 접속 단자(340)는 솔더 범프일 수도 있다. 접속 단자(340)의 산화를 방지하기 위하여, 접속 단자(340)는 유기물 코팅 또는 금속 도금 등으로 처리된 표면을 가질 수 있다. 상기 유기물 코팅은 OSP (organic solder preservation) 코팅일 수 있다. 상기 금속 도금은 Au, Ni, Pb, 또는 Ag 도금일 수 있다.
패키지 기판(400)의 하면에는 복수의 접속용 패드(414)가 마련되며, 복수의 접속용 패드(414)에는 복수의 연결 단자(450)가 연결될 수 있다. 이미지 센서 패키지(1A)는 복수의 연결 단자(450)를 통하여 외부 장치와 연결될 수 있다. 복수의 접속용 패드(414)는 Al 또는 Cu로 이루어지고, 복수의 연결 단자(450)는 Cu, Al, Au, 솔더 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
메모리 칩(30A)은 복수의 칩 패드(360)를 포함할 수 있다. 복수의 칩 패드(360)는 메모리 칩(30A)의 외부에서 노출되는 도전층으로 이루어질 수 있다. 복수의 칩 패드(360)를 통해 메모리 칩(30A)의 외부로부터 메모리 칩(30A)의 내부로, 또는 메모리 칩(30A)의 내부로부터 메모리 칩(30A)의 외부로 전기 신호들이 입력 또는 출력될 수 있다. 복수의 칩 패드(360)는 메모리 칩(30A)을 구성하는 단위 소자들의 종류, 특성 등에 따라 다양한 개수 및 형상을 가질 수 있다. 메모리 칩(30A)에서 전기 신호를 입출력하기 위한 복수의 칩 패드(360)의 크기와 이들 사이의 간격은 비교적 작을 수 있다. 메모리 칩(30A)이 패키지 기판(400), 모듈, 또는 시스템 보드 등에 적용될 수 있도록 복수의 칩 패드(360)는 JEDEC (Joint Electron Device Engineering Council) 표준 규격에 맞게 배열될 수 있다.
일부 실시예들에서, 메모리 칩(30A)은 DRAM (dynamic random access memory), SRAM (static random access memory), PRAM (phase-change random access memory), MRAM (magnetoresistive random access memory), FeRAM (ferroelectric random access memory) RRAM (resistive random access memory), 플래시 메모리 (flash memory), 또는 EEPROM (electrically erasable programmable read-only memory)일 수 있다.
메모리 칩 구조체(300A)는 패키지 기판(400) 상에 배치되어 메모리 칩(30A)을 밀봉시키는 몰딩부(320)를 포함할 수 있다. 몰딩부(320)는 메모리 칩(30A)의 주위를 포위하며, 메모리 칩(30A)의 측면을 덮도록 형성될 수 있다. 몰딩부(320)는 에폭시 수지로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
몰딩부(320)는 메모리 칩(30A)의 상면을 덮지 않는 노출 몰드(exposed mold) 구조를 가질 수 있다. 예컨대, 몰딩부(320)는 메모리 칩(30A)의 상면과 실질적으로 동일한 평면 상에 있는 상면을 가질 수 있다. 몰딩부(320)의 상면 및 메모리 칩(30A)의 상면에는 로직 칩(20)을 메모리 칩 구조체(300A) 위에 부착시키기 위한 접착층(370)이 배치될 수 있다.
메모리 칩(30A)의 수평 단면은 로직 칩(20)의 수평 단면보다 더 작고, 이미지 센서 칩(10)의 수평 단면보다도 더 작을 수 있다. 일부 실시예들에서, 로직 칩(20) 및 이미지 센서 칩(10)은 대략 동일한 크기의 수평 단면을 가질 수 있다. 도 5에 도시된 것과 같이, 메모리 칩 구조체(300A)의 수평 단면은 로직 칩(20)의 수평 단면 및 이미지 센서 칩(10)의 수평 단면과 대체로 동일한 크기의 수평 단면을 가질 수 있다. 그러나, 이와 다르게 메모리 칩 구조체(300A)의 수평 단면은 로직 칩(20)의 수평 단면 보다 클 수 있고, 이미지 센서 칩(10)의 수평 단면 보다 클 수도 있다.
패키지 기판(400)은 배선 라인(410)을 포함할 수 있다. 배선 라인(410)의 적어도 일부는 외부에서 제공된 전원 전압, 접지 전압, 또는 신호들의 전달 경로로 기능할 수 있다. 배선 라인(410)의 적어도 일부는 이미지 센서 칩(10)의 출력 신호 및/또는 로직 칩(20)의 출력 신호를 메모리 칩(30A)으로 전달하기 위한 신호 전달 경로로 기능할 수 있다. 배선 라인(410)은 접속 단자(340)를 통하여 메모리 칩(30A)에 전기적으로 연결될 수 있고, 이미지 센서 칩(10)의 도전성 패드(130)와 패키지 기판(400) 상의 본딩 패드(412)를 연결하는 도전성 와이어(50)를 통하여 이미지 센서 칩(10) 및 로직 칩(20)에 전기적으로 연결될 수 있다.
상술한 구성에 의하여, 이미지 센서 칩(10)에서 출력된 화소 신호는 이미지 센서 칩(10)과 패키지 기판(400) 사이를 연결하는 도전성 와이어(50)와, 패키지 기판(400)의 배선 라인(410)과, 접속 단자(340)를 차례로 경유한 후, 메모리 칩(30A)의 내부 회로에 제공될 수 있다. 또한, 로직 칩(20)에 의해 처리된 화소 신호는 이미지 센서 칩(10)과, 도전성 와이어(50)와, 패키지 기판(400)의 배선 라인(410)과, 접속 단자(340)를 차례로 경유한 후, 메모리 칩(30A)의 내부 회로에 제공될 수 있다.
또한, 외부에서 제공된 전원 전압, 접지 전압, 또는 신호들은 패키지 기판(400)의 배선 라인(410)과, 접속 단자(340)를 차례로 경유한 후, 메모리 칩(30A)에 입력될 수 있다. 외부에서 제공된 전원 전압, 접지 전압, 또는 신호들은 패키지 기판(400)의 배선 라인(410)과, 이미지 센서 칩(10)과 패키지 기판(400) 사이를 연결하는 도전성 와이어(50)를 차례로 경유한 후, 이미지 센서 칩(10)에 입력될 수 있다. 외부에서 제공된 전원 전압, 접지 전압, 또는 신호들은 패키지 기판(400)의 배선 라인(410)과, 이미지 센서 칩(10)과 패키지 기판(400) 사이를 연결하는 도전성 와이어(50)와, 이미지 센서 칩(10)을 차례로 경유한 후, 로직 칩(20)에 입력될 수 있다.
도 6은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1B)의 단면도이다. 도 6에 있어서, 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 6을 참조하면, 메모리 칩 구조체(300B)의 수평 단면은 로직 칩(20)의 수평 단면 및 이미지 센서 칩(10)의 수평 단면 보다 클 수 있다. 몰딩부(320)의 상부 표면에는 도전성 와이어(50)가 접속되는 본딩 패드(313)가 마련되며, 도전성 와이어(50)는 이미지 센서 칩(10)의 도전성 패드(130)와 본딩 패드(313)를 연결할 수 있다.
메모리 칩 구조체(300B)는 몰딩부(320)를 관통하여 수직으로 연장하는 몰드 관통 비아(through mold via, TMV)(330)를 포함할 수 있다. 몰드 관통 비아(330)는 패키지 기판(400)의 배선 라인(410)과 몰딩부(320) 상에 마련된 본딩 패드(313)를 연결할 수 있다.
따라서, 이미지 센서 칩(10)에서 출력된 화소 신호는 도전성 와이어(50)와, 몰드 관통 비아(330)와, 패키지 기판(400)의 배선 라인(410)과, 접속 단자(340)를 차례로 경유한 후, 메모리 칩(30A)의 내부 회로에 제공될 수 있다. 또한, 로직 칩(20)에 의해 처리된 화소 신호는 이미지 센서 칩(10)과, 도전성 와이어(50)와, 몰드 관통 비아(330)와, 패키지 기판(400)의 배선 라인(410)과, 접속 단자(340)를 차례로 경유한 후, 메모리 칩(30A)의 내부 회로에 제공될 수 있다.
또한, 외부에서 제공된 전원 전압, 접지 전압, 또는 신호들은 패키지 기판(400)의 배선 라인(410)과, 몰드 관통 비아(330)와, 도전성 와이어(50)를 차례로 경유한 후, 이미지 센서 칩(10)에 입력될 수 있다. 외부에서 제공된 전원 전압, 접지 전압, 또는 신호들은 패키지 기판(400)의 배선 라인(410)과, 몰드 관통 비아(330)와, 도전성 와이어(50)와, 이미지 센서 칩(10)을 차례로 경유한 후, 로직 칩(20)에 입력될 수 있다.
도 7은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1C)의 단면도이다. 도 7에 있어서, 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 7을 참조하면, 메모리 칩 구조체(300C)는 메모리 칩(30A) 및 몰딩부(320A)를 포함하며, 몰딩부(320A)는 메모리 칩(30A)의 측면뿐만 아니라 상면을 덮을 수 있다. 즉, 몰딩부(320A)는 메모리 칩(30A)의 상면을 덮는 오버 몰드(overmold) 구조를 가질 수 있다. 몰딩부(320A)가 메모리 칩(30A)의 상면을 덮음에 따라 메모리 칩(30A)은 로직 칩(20)으로부터 좀 더 이격될 수 있으며, 로직 칩(20)에서 발생된 열이 메모리 칩(30A)에 미치는 영향을 줄일 수 있다.
도 8은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1D)의 단면도이다. 도 8에 있어서, 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 패키지 기판(400)상에서 메모리 칩(30A), 로직 칩(20), 및 이미지 센서 칩(10)은 투명 커버(510)를 지지하는 홀더(520)로 포위되어 있다. 홀더(520)는 패키지 기판(400)의 엣지(edge) 영역에 배치될 수 있다. 투명 커버(510)는 유리와 같은 투명한 물질로 이루어짐으로써 빛을 투과시킬 수 있다. 투명 커버(510)는 이미지 센서 칩(10) 상에서 이미지 센서 칩(10)에 포함된 복수의 마이크로 렌즈(150)에 대면하도록 배치되고, 이미지 센서 칩(10)과 투명 커버(510)와의 사이에 수광 공간(526)이 제공될 수 있다. 투명 커버(510)는 제1 접착층(522)에 의해 홀더(520)에 고정될 수 있고, 홀더(520)는 제2 접착층(524)에 의해 패키지 기판(400)상에 고정될 수 있다.
제1 접착층(522) 및 제2 접착층(524)은 경화성 폴리머를 포함할 수 있다. 예를 들면, 제1 접착층(522) 및 제2 접착층(524)은 에폭시계 폴리머를 포함할 수 있다.
일부 실시예들에서, 패키지 기판(400)상에서 투명 커버(510), 홀더(520), 제1 접착층(522) 및 제2 접착층(524)으로 포위되는 내부 공간은 밀폐 상태를 유지할 수 있다. 상기 내부 공간 중 수광 공간(526)을 제외한 영역은 몰드층(도시 생략)으로 채워질 수 있다.
도 9는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1E)의 단면도이다. 도 9에 있어서, 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9를 참조하면, 메모리 칩 구조체(300D)는 메모리 칩(30B) 및 몰딩부(320) 상에 형성된 재배선 구조(310)를 포함할 수 있다. 메모리 칩(30B)은 그 활성면이 로직 칩(20)과 마주하도록 패키지 기판(400A) 위에 배치될 수 있다. 재배선 구조(310)는 메모리 칩(30B)과 로직 칩(20) 사이, 및 몰딩부(320)와 로직 칩(20) 사이에서 연장될 수 있다. 재배선 구조(310)는 메모리 칩(30B) 및 몰딩부(320)를 덮는 절연층(312)과, 절연층(312) 위에 형성되고 메모리 칩(30B) 내부의 배선 구조에 연결되는 복수의 재배선 라인(314)을 포함할 수 있다. 예를 들어, 복수의 재배선 라인(314)은 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 이들 각각의 질화물, 또는 이들의 조합으로 이루어질 수 있다. 절연층(312)은 패시베이션(passivation) 물질, 예를 들면 폴리이미드로 이루어질 수 있으나, 절연층(312)의 구성 물질이 이에 한정되는 것은 아니다.
복수의 재배선 라인(314)은 도전성 와이어가 접속되는 재배선 패드(316)를 포함할 수 있으며, 패키지 기판(400A) 상의 본딩 패드(412)와 재배선 패드(316)는 도전성 와이어(54)에 의해 연결되고, 이미지 센서 칩(10)의 도전성 패드(130)와 재배선 패드(316)는 도전성 와이어(52)에 의해 연결될 수 있다.
메모리 칩(30B)의 복수의 칩 패드(360)는 재배선 라인(314)에 연결될 수 있다. 메모리 칩(30B)의 입출력(I/O) 단자 배선들은 복수의 칩 패드(360)를 통해 재배선 라인(314)에 연결될 수 있다.
메모리 칩(30B)은 재배선 구조(310)와, 재배선 구조(310) 및 이미지 센서 칩(10)을 연결하는 도전성 와이어(52)를 통해 이미지 센서 칩(10)에 연결될 수 있다. 이미지 센서 칩(10)에서 출력된 화소 신호는 상기 도전성 와이어(52)와, 재배선 구조(310)를 차례로 경유한 후, 메모리 칩(30B)의 내부 회로에 제공될 수 있다. 또한, 로직 칩(20)에 의해 처리된 화소 신호는 이미지 센서 칩(10)과, 상기 도전성 와이어(52)와, 재배선 구조(310)를 차례로 경유한 후, 메모리 칩(30B)의 내부 회로에 제공될 수 있다.
메모리 칩(30B)은 재배선 구조(310)와, 재배선 구조(310) 및 패키지 기판(400A)을 연결하는 도전성 와이어(54)를 통해 패키지 기판(400A)에 연결될 수 있다. 외부에서 제공된 전원 전압, 접지 전압, 또는 신호들은 재배선 구조(310) 및 패키지 기판(400A)을 연결하는 도전성 와이어(54)와, 재배선 구조(310)를 차례로 경유한 후, 메모리 칩(30B)에 입력될 수 있다. 또한, 외부에서 제공된 전원 전압, 접지 전압, 또는 신호들은 패키지 기판(400A)과 이미지 센서 칩(10)를 연결하는 도전성 와이어(50)를 통해 이미지 센서 칩(10)에 입력될 수 있다. 또는, 상기 전원 전압, 접지 전압, 또는 신호들은 패키지 기판(400A)과 재배선 구조(310)를 연결하는 도전성 와이어(54)와, 재배선 구조(310)와 이미지 센서 칩(10)을 연결하는 도전성 와이어(52)를 순차로 경유한 후, 이미지 센서 칩(10)에 입력될 수도 있다.
도 10은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1F)의 단면도이다. 도 10에 있어서, 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10을 참조하면, 메모리 칩 구조체(300E)는 몰딩부(320)를 관통하여 수직으로 연장하는 몰드 관통 비아(330A)를 포함할 수 있다. 몰드 관통 비아(330A)는 패키지 기판(400A)의 배선과 재배선 구조(310)의 재배선 패드(316)를 연결할 수 있다. 따라서, 메모리 칩(30B)은 재배선 구조(310) 및 몰드 관통 비아(330A)에 의해 패키지 기판(400A)에 전기적으로 연결될 수 있다.
메모리 칩(30B)은 몰드 관통 비아(330A) 및 재배선 구조(310)를 통하여 외부에서 제공된 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성될 수 있다. 또한, 외부에서 제공된 전원 전압, 접지 전압, 또는 신호들은 패키지 기판(400A)과 이미지 센서 칩(10)를 연결하는 도전성 와이어(50)를 통해 이미지 센서 칩(10)에 입력될 수 있다. 또는, 상기 전원 전압, 접지 전압, 또는 신호들은 몰드 관통 비아(330A)와, 재배선 구조(310)와 이미지 센서 칩(10)을 연결하는 도전성 와이어(54)를 차례로 경유한 후, 이미지 센서 칩(10)에 입력될 수도 있다.
도 11은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1G)의 단면도이다. 도 11에 있어서, 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11을 참조하면, 메모리 칩 구조체(300F)는 복수의 메모리 칩(30B)을 구비할 수 있다. 복수의 메모리 칩(30B)은 패키지 기판(400A) 상에서 수평 방향으로 이격되어 배치될 수 있다. 복수의 메모리 칩(30B)의 측면은 몰딩부(320)에 덮일 수 있다.
메모리 칩 구조체(300F)는 복수의 메모리 칩(30B)의 상면 및 몰딩부(320)의 상면에 형성된 재배선 구조(310)를 포함할 수 있다. 복수의 메모리 칩(30B) 각각의 칩 패드(360)는 재배선 라인(314)에 연결될 수 있다. 복수의 메모리 칩(30B)의 입출력(I/O) 단자 배선들은 칩 패드(360)를 통해 재배선 라인(314)에 연결될 수 있다. 도전성 와이어(52) 및 재배선 구조(310)를 통하여, 이미지 센서 칩(10)에서 출력된 화소 신호 및/또는 로직 칩(20)에 의해 처리된 화소 신호는 복수의 메모리 칩(30B) 중 적어도 하나에 전달될 수 있다. 또한, 외부로부터 제공된 전원 전압, 접지 전압, 또는 신호들은 재배선 구조(310)를 통하여 복수의 메모리 칩(30B) 각각에 전달될 수 있다.
도 12은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지(1H)의 단면도이다. 도 12에 있어서, 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12를 참조하면, 메모리 칩(30C)의 수평 단면은 로직 칩(20)의 수평 단면 보다 크고, 이미지 센서 칩(10)의 수평 단면보다 클 수 있다. 메모리 칩 구조체(300G)는 메모리 칩(30C)의 상면에 마련된 본딩 패드(318)를 구비할 수 있다. 메모리 칩 구조체(300G)는 도 9와 다르게 재배선 구조(310)를 포함하지 않을 수 있다.
메모리 칩(30C)은 일단이 이미지 센서 칩(10)의 도전성 패드(130)에 접속되고 타단이 메모리 칩 구조체(300G)의 본딩 패드(318)에 접속된 도전성 와이어(52)를 통하여 이미지 센서 칩(10)에 연결될 수 있다. 또, 메모리 칩(30C)은 일단이 패키지 기판(400A) 상의 본딩 패드(412)에 접속되고 타단이 메모리 칩 구조체(300G) 상에 마련된 본딩 패드(318)에 접속된 도전성 와이어(54)를 통하여 패키지 기판(400A)에 연결될 수 있다.
도 13은 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 제조 방법을 설명하기 위한 흐름도이다. 이하에서, 도 5에 예시된 이미지 센서 패키지(1A)의 제조 방법을 설명한다.
도 5 및 도 13을 참조하면, 이미지 센서 칩(10) 및 로직 칩(20)을 준비하고, 이미지 센서 칩(10) 및 로직 칩(20)을 연결한다(S110). 이미지 센서 칩(10) 및 로직 칩(20)은 그 사이에 개재된 삽입층(도 3a의 28)에 의하여 연결될 수 있다. 연결된 이미지 센서 칩(10) 및 로직 칩(20)은 하나의 적층 구조체를 구성할 수 있다. 예컨대, 상기 이미지 센서 칩(10) 및 로직 칩(20)이 적층된 적층 구조체는, 이미지 센서 칩(10)들이 형성된 웨이퍼와 로직 칩(20)들이 형성된 웨이퍼를 서로 접합시킨 후, 쏘잉 공정을 통하여 각각이 이미지 센서 칩(10) 및 로직 칩(20)을 포함하는 복수의 다이(die)가 분리된 것일 수 있다.
패키지 기판(400) 상에 플립 칩 본딩 방식을 통하여 메모리 칩(30A)을 실장한다(S120). 즉, 메모리 칩(30A)은 그 활성면이 패키지 기판(400)과 마주하도록 패키지 기판(400) 상에 배치되고, 패키지 기판(400) 상에 마련된 접속 단자(340)를 통해 패키지 기판(400) 상에 실장될 수 있다. 패키지 기판(400)은 도 5에 예시된 것과 같이 배선 라인(410)을 포함한다. 메모리 칩(30A)은 그 주위를 포위하는 몰딩부(320)에 의하여 밀봉될 수 있으며, 몰딩부(320)는 배선 라인(410)의 일부가 패키지 기판(400)의 상부로 노출되도록 형성된다.
다음으로, 이미지 센서 칩(10) 및 로직 칩(20)이 적층된 적층 구조체를 메모리 칩(30A) 상에 부착시킨다(S130). 예컨대, 이미지 센서 칩(10) 및 로직 칩(20)이 적층된 적층 구조체는 다이 어태치 필름에 의하여 메모리 칩(30A) 및 몰딩부(320) 위에 부착될 수 있다.
이어서, 와이어 본딩 공정을 통하여, 이미지 센서 칩(10)과 패키지 기판(400)을 연결하는 도전성 와이어(50)를 형성한다(S140).
본 발명의 일부 실시예들에 따른 이미지 센서 패키지의 제조 방법에 의하면, 양품으로 판정된 이미지 센서 칩(10) 및 로직 칩(20)이 적층된 적층 구조체를 양품으로 판정된 메모리 칩(30A) 상에 부착시킴으로써, 수율을 향상시킬 수 있다.
도 14는 본 발명의 기술적 사상의 일부 실시예들에 따른 이미지 센서 패키지의 제조 방법을 설명하기 위한 흐름도이다. 이하에서, 도 9에 예시된 이미지 센서 패키지(1E)의 제조 방법을 설명한다.
도 9 및 도 14를 참조하면, 이미지 센서 칩(10) 및 로직 칩(20)을 준비하고, 이미지 센서 칩(10) 및 로직 칩(20)을 연결한다(S210). 이미지 센서 칩(10) 및 로직 칩(20)이 적층된 적층 구조체는 앞서 도 13의 S110 단계를 통하여 형성될 수 있다.
메모리 칩(30B), 메모리 칩(30B)을 밀봉하는 몰딩부(320), 및 재배선 구조(310)를 포함하는 메모리 칩 구조체(300D)를 형성한다(S220). 예컨대, 메모리 칩 구조체(300D)는, FOWLP(Fan Out Wafer Level Package) 형태의 반도체 패키지 일 수 있다. 예를 들어, 메모리 칩 구조체(300D)는, 메모리 칩(30B)들이 형성된 웨이퍼에 메모리 칩(30B)의 활성면이 노출되도록 메모리 칩(30B)을 밀봉하는 몰딩부(320)를 형성하고, 메모리 칩(30B) 및 몰딩부(320)의 상면 위에 절연층(312)과 메모리 칩(30B)의 내부 배선 구조와 연결된 재배선 라인(314)을 포함하는 재배선 구조(310)를 형성할 수 있다. 이때, 재배선 라인(314)의 일부는 도전성 와이어가 접속되는 재배선 패드(316)를 포함할 수 있다.
다음으로, 메모리 칩 구조체(300D)가 형성된 웨이퍼 상에 이미지 센서 칩(10) 및 로직 칩(20)이 적층된 적층 구조체를 부착시킨다(S230). 이어서, 쏘잉 공정을 수행하여 상기 웨이퍼를 복수의 다이로 분리하고, 분리된 다이를 패키지 기판(400A) 상에 실장한다(S240). 상기 다이는 메모리 칩(30A), 로직 칩(20) 및 이미지 센서 칩(10)이 차례로 적층된 적층 구조체를 포함할 수 있다.
이어서, 와이어 본딩 공정을 통하여, 이미지 센서 칩(10)과 재배선 구조(310)를 연결하는 도전성 와이어(52), 이미지 센서 칩(10)과 패키지 기판(400A)을 연결하는 도전성 와이어(50), 및 이미지 센서 칩(10)과 패키지 기판(400A)을 연결하는 도전성 와이어(54)를 형성한다(S250).
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1, 1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H: 이미지 센서 패키지
10: 이미지 센서 칩, 20: 로직 칩
30, 30A, 30B, 30C: 메모리 칩 50, 52, 54: 도전성 와이어
300A, 300B, 300C, 300D, 300E, 300F, 300G: 메모리 칩 구조체
310: 재배선 구조 320, 320A: 몰딩부
330, 330A: 몰드 관통 비아 400, 400A: 패키지 기판
410: 배선 라인

Claims (20)

  1. 배선 라인을 포함하는 패키지 기판;
    상기 패키지 기판 상에 실장되고, 도전성 와이어를 통해 상기 패키지 기판에 전기적으로 연결된 이미지 센서 칩;
    상기 패키지 기판과 상기 이미지 센서 칩 사이에 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩;
    상기 패키지 기판과 상기 로직 칩 사이에 배치되고, 상기 도전성 와이어 및 상기 패키지 기판의 배선 라인을 통하여 상기 이미지 센서 칩과 전기적으로 연결되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 저장하도록 구성된 메모리 칩; 및
    상기 메모리 칩과 상기 패키지 기판 사이에 개재되고, 상기 패키지 기판의 상기 배선 라인을 상기 메모리 칩에 전기적으로 연결하는 접속 단자;
    을 포함하고,
    상기 메모리 칩은 상기 도전성 와이어를 통해 상기 이미지 센서 칩으로부터 출력된 화소 신호를 수신하도록 구성되고, 상기 이미지 센서 칩 및 상기 도전성 와이어를 통해 상기 로직 칩에 의해 처리된 화소 신호를 수신하도록 구성되고,
    상기 로직 칩은 상기 메모리 칩을 전체적으로 덮는 것을 특징으로 하는 이미지 센서 패키지.
  2. 제 1 항에 있어서,
    상기 메모리 칩은 상기 이미지 센서 칩, 상기 도전성 와이어 및 상기 패키지 기판의 배선 라인을 통해 상기 로직 칩과 전기적으로 연결되도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  3. 제 2 항에 있어서,
    상기 메모리 칩은 상기 패키지 기판의 배선 라인을 통하여 외부로부터 제공되는 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  4. 제 2 항에 있어서,
    상기 메모리 칩의 주위를 포위하도록 상기 패키지 기판 상에 배치되고, 상기 이미지 센서 칩으로부터 이격된 몰딩부를 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  5. 패키지 기판 상에 실장되는 이미지 센서 칩;
    상기 패키지 기판 상에서 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩;
    상기 패키지 기판 상에서 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 도전성 와이어를 통하여 상기 이미지 센서 칩과 전기적으로 연결되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 저장하도록 구성된 메모리 칩; 및
    상기 메모리 칩의 주위를 포위하도록 상기 패키지 기판 상에 배치된 몰딩부;
    을 포함하고,
    상기 메모리 칩은 상기 도전성 와이어를 경유하여 상기 이미지 센서 칩으로부터 출력된 화소 신호를 수신하도록 구성되고, 상기 이미지 센서 칩 및 상기 도전성 와이어를 경유하여 상기 로직 칩에 의해 처리된 화소 신호를 수신하도록 구성되고,
    상기 메모리 칩은 상기 패키지 기판 상에 마련된 접속 단자를 통하여 상기 패키지 기판 상에 실장되고,
    상기 패키지 기판은 상기 도전성 와이어와 상기 접속 단자를 연결하는 배선 라인을 포함하며,
    상기 메모리 칩은 상기 도전성 와이어 및 상기 패키지 기판의 배선 라인을 통해 상기 이미지 센서 칩과 전기적으로 연결되도록 구성되고, 상기 이미지 센서 칩, 상기 도전성 와이어 및 상기 패키지 기판의 배선 라인을 통해 상기 로직 칩과 전기적으로 연결되도록 구성되고,
    상기 몰딩부를 관통하고, 상기 도전성 와이어 및 상기 패키지 기판의 배선 라인을 연결하는 몰드 관통 비아(through mold via)를 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  6. 제 4 항에 있어서,
    상기 몰딩부는 상기 메모리 칩의 상면을 덮지 않는 것을 특징으로 하는 이미지 센서 패키지.
  7. 제 4 항에 있어서,
    상기 몰딩부는 상기 메모리 칩의 상면을 덮는 것을 특징으로 하는 이미지 센서 패키지.
  8. 패키지 기판 상에 실장되는 이미지 센서 칩;
    상기 패키지 기판 상에서 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩; 및
    상기 패키지 기판 상에서 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 도전성 와이어를 통하여 상기 이미지 센서 칩과 전기적으로 연결되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 저장하도록 구성된 메모리 칩;을 포함하고,
    상기 메모리 칩은 상기 도전성 와이어를 경유하여 상기 이미지 센서 칩으로부터 출력된 화소 신호를 수신하도록 구성되고, 상기 이미지 센서 칩 및 상기 도전성 와이어를 경유하여 상기 로직 칩에 의해 처리된 화소 신호를 수신하도록 구성되고,
    상기 메모리 칩과 상기 로직 칩 사이에 배치되고, 상기 메모리 칩의 내부의 배선 구조와 상기 도전성 와이어를 연결시키는 재배선 구조를 더 포함하고,
    상기 메모리 칩은 상기 도전성 와이어 및 상기 재배선 구조를 통하여 상기 이미지 센서와 전기적으로 연결되도록 구성되고, 상기 이미지 센서 칩, 상기 도전성 와이어, 및 상기 재배선 구조를 통해 상기 로직 칩과 전기적으로 연결되도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  9. 제 8 항에 있어서,
    상기 메모리 칩은 상기 재배선 구조를 통하여 외부로부터 제공되는 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  10. 제 8 항에 있어서,
    상기 메모리 칩의 주위를 포위하는 몰딩부와, 상기 몰딩부를 관통하여 상기 패키지 기판 및 상기 재배선 구조를 연결하는 몰드 관통 비아를 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  11. 제 8 항에 있어서,
    상기 재배선 구조는 도전성 와이어를 통하여 상기 패키지 기판에 연결되는 것을 특징으로 하는 이미지 센서 패키지.
  12. 배선 라인을 포함하는 패키지 기판;
    상기 패키지 기판 상에 실장되는 이미지 센서 칩;
    상기 패키지 기판과 상기 이미지 센서 칩 사이에 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩;
    상기 패키지 기판과 상기 로직 칩 사이에 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 저장하도록 구성된 메모리 칩을 포함하는 메모리 칩 구조체;
    상기 메모리 칩과 상기 패키지 기판 사이에 개재되고, 상기 패키지 기판의 상기 배선 라인을 상기 메모리 칩에 전기적으로 연결하는 접속 단자; 및
    상기 패키지 기판과 상기 이미지 센서 칩 사이에서 연장된 제1 도전성 와이어;
    를 포함하고,
    상기 메모리 칩은 상기 제1 도전성 와이어, 상기 패키지 기판의 배선 라인, 및 상기 접속 단자를 통하여 상기 이미지 센서 칩과 전기적으로 연결되고,
    상기 이미지 센서 칩 및 상기 로직 칩은 상기 제1 도전성 와이어를 통하여 외부로부터 제공되는 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성되고,
    상기 메모리 칩은 상기 패키지 기판을 통해 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하되, 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들은 상기 이미지 센서 칩을 경유하지 않고 상기 메모리 칩으로 입력되도록 구성되고,
    상기 로직 칩은 상기 메모리 칩을 전체적으로 덮는 것을 특징으로 하는 이미지 센서 패키지.
  13. 제 12 항에 있어서,
    상기 메모리 칩은 플립 칩 본딩 방식에 의해 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 배선 라인을 통하여 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  14. 제 13 항에 있어서,
    상기 제1 도전성 와이어는 상기 이미지 센서 칩과 연결된 일단 및 상기 패키지 기판의 배선 라인과 연결된 타단을 가지며,
    상기 메모리 칩은 상기 제1 도전성 와이어 및 상기 패키지 기판의 배선 라인를 경유하여 상기 이미지 센서 칩으로부터 출력된 화소 신호를 수신하도록 구성되고, 상기 이미지 센서 칩, 상기 제1 도전성 와이어, 및 상기 패키지 기판의 배선 라인을 경유하여 상기 로직 칩에 의해 처리된 화소 신호를 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  15. 제 13 항에 있어서,
    상기 패키지 기판의 배선 라인은, 외부로부터 제공되는 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 전달하기 위한 제1 배선 라인과, 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호를 전달하기 위한 제2 배선 라인을 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  16. 패키지 기판 상에 실장되는 이미지 센서 칩;
    상기 패키지 기판 상에서 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩; 및
    상기 패키지 기판 상에서 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 저장하도록 구성된 메모리 칩을 포함하는 메모리 칩 구조체;를 포함하고,
    상기 메모리 칩은 제1 도전성 와이어를 통하여 상기 이미지 센서 칩과 전기적으로 연결되고,
    상기 이미지 센서 칩 및 상기 로직 칩은 상기 이미지 센서 칩과 상기 패키지 기판을 연결하는 도전성 와이어를 통하여 외부로부터 제공되는 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성되고,
    상기 메모리 칩은 상기 패키지 기판을 통해 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하되, 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들은 상기 이미지 센서 칩을 경유하지 않고 상기 메모리 칩으로 입력되도록 구성되고,
    상기 메모리 칩은 플립 칩 본딩 방식에 의해 상기 패키지 기판 상에 실장되고, 상기 패키지 기판의 배선 라인을 통하여 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성되고,
    상기 메모리 칩 구조체는 상기 메모리 칩 주위를 포위하는 몰딩부와, 상기 몰딩부를 관통하고 상기 제1 도전성 와이어와 상기 패키지 기판의 배선 라인을 연결하는 몰드 관통 비아를 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  17. 패키지 기판 상에 실장되는 이미지 센서 칩;
    상기 패키지 기판 상에서 상기 이미지 센서 칩과 수직으로 오버랩되도록 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩; 및
    상기 패키지 기판 상에서 상기 이미지 센서 칩 및 상기 로직 칩과 수직으로 오버랩되도록 배치되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 저장하도록 구성된 메모리 칩을 포함하는 메모리 칩 구조체;를 포함하고,
    상기 메모리 칩은 제1 도전성 와이어를 통하여 상기 이미지 센서 칩과 전기적으로 연결되고,
    상기 이미지 센서 칩 및 상기 로직 칩은 상기 이미지 센서 칩과 상기 패키지 기판을 연결하는 도전성 와이어를 통하여 외부로부터 제공되는 전원 전압, 접지 전압, 또는 신호들을 수신하도록 구성되고,
    상기 메모리 칩은 상기 패키지 기판을 통해 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하되, 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들은 상기 이미지 센서 칩을 경유하지 않고 상기 메모리 칩으로 입력되도록 구성되고,
    상기 메모리 칩 구조체는 상기 메모리 칩 주위를 포위하는 몰딩부와, 상기 메모리 칩 및 상기 몰딩부 상에 마련된 재배선 구조를 더 포함하고,
    상기 메모리 칩은 상기 재배선 구조를 통하여 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  18. 제 17 항에 있어서,
    상기 메모리 칩 구조체는 상기 몰딩부를 관통하고 상기 재배선 구조와 연결된 몰드 관통 비아를 포함하며,
    상기 메모리 칩은 상기 몰드 관통 비아 및 상기 재배선 구조를 통하여 상기 전원 전압, 상기 접지 전압, 또는 상기 신호들을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  19. 제 17 항에 있어서,
    상기 제1 도전성 와이어는 상기 이미지 센서 칩과 연결된 일단 및 상기 재배선 구조와 연결된 타단을 가지며,
    상기 메모리 칩은 상기 제1 도전성 와이어 및 상기 재배선 구조를 경유하여 상기 이미지 센서 칩으로부터 출력된 화소 신호를 수신하도록 구성되고, 상기 이미지 센서 칩, 상기 제1 도전성 와이어 및 상기 재배선 구조를 경유하여 상기 로직 칩에 의해 처리된 화소 신호를 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  20. 패키지 기판 상에 실장되고, 메모리 칩을 포함하는 메모리 칩 구조체;
    상기 메모리 칩 구조체 상에 적층되고, 제1 도전성 와이어에 의해 상기 패키지 기판과 연결되고, 제2 도전성 와이어에 의해 상기 메모리 칩 구조체와 연결된 이미지 센서 칩; 및
    상기 메모리 칩 구조체 및 상기 이미지 센서 칩 사이에 개재되고, 상기 이미지 센서 칩의 적어도 일부를 관통하는 관통 비아에 의해 상기 이미지 센서 칩의 배선 구조와 전기적으로 연결되고, 상기 이미지 센서 칩으로부터 출력된 화소 신호를 처리하도록 구성된 로직 칩;을 포함하고,
    상기 메모리 칩은 상기 제2 도전성 와이어를 통해 상기 이미지 센서 칩으로부터 출력된 화소 신호 및 상기 로직 칩에 의해 처리된 화소 신호 중 적어도 하나를 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
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