KR102589608B1 - 이미지 센서 및 이의 제조 방법 - Google Patents

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Abstract

이미지 센서 및 이의 제조방법이 개시된다. 이미지 센서는 기판을 관통하고 절연패턴과 금속성 도전패턴을 구비하는 픽셀 분리패턴에 의해 한정되고 입사광에 의해 생성된 광전하에 따라 피사체의 이미지 신호를 생성하는 다수의 단위픽셀을 구비하는 이미지 신호 생성기 및 이미지 신호 생성기와 연결되고 이미지 신호를 처리하여 피사체의 이미지 데이터를 생성하는 이미지 신호처리 프로세서(image signal processor, ISP)를 포함한다. 픽셀 분리패턴은 기판의 제1 면으로부터 상기 제1 면과 대칭적인 제2 면으로 진행할수록 폭이 감소하도록 상기 기판을 관통하는 사다리꼴 형상을 갖는다. 음전압을 효율적으로 인가하여 단위픽셀의 암전류를 효과적으로 억제한다.

Description

이미지 센서 및 이의 제조 방법 {Image sensor and method of manufacturing the same}
본 발명은 이미지 센서 및 이의 제조방법에 관한 것으로서, 보다 상세하게는, 후면 수광 방식의 씨모스 이미지 센서(CMOS image sensor, CIS) 및 이의 제조방법에 관한 것이다.
최근 디지털 카메라나 카메라 폰 등과 같이 고해상도의 이미지 센서 모듈을 포함하는 디지털 이미지 장치들의 보급이 급속하게 확산되고 있다. 이에 따라, 광학 이미지를 전기적 신호로 변환할 수 있는 이미지 센서에 대한 수요도 증가하고 있다.
이미지 센서 칩으로서 전하 결합 소자(charge coupled device, CCD)를 이용하는 CCD 이미지 센서와 상보 금속 산화물 반도체(complementary metal-oxide semiconductor, CMOS) 소자를 이용하는 CMOS 이미지 센서가 주로 이용되고 있다. 특히, 종래의 반도체 제조공정 기술을 이용함으로써 제조비용을 절감할 수 있고 신호처리 알고리즘(signal processing algorithm)을 개선하여 이미지 품질을 높임으로써 최근에는 CMOS 이미지 센서가 널리 이용되고 있다.
CMOS 이미지 센서는 2차원적으로 배열된 복수개의 화소들로 구성되고 각 화소들은 입사되는 광을 전기신호로 변환하는 포토 다이오드(photodiode, PD)와 같은 광전변환 소자를 구비한다.
서로 인접한 화소는 픽셀 분리패턴에 의해 서로 분리되어 각 화소로부터 생성되는 전기신호인 이미지 신호를 독립적으로 수득한다. 픽셀 분리패턴은 기판과 서로 다른 굴절률을 갖는 절연물질로 구성되어 각 화소에 대응하는 칼라필터로 공급된 광이 이웃하는 화소로 공급되는 것을 방지한다. 이에 따라 화소간의 신호간섭인 크로스 토크를 방지하고 있다.
상기 픽셀 분리패턴은 이미지 소자의 암전류(dark current) 특성을 개선하기 위해, 내부에 폴리실리콘을 매립하고 부 바이어스(negative bias)인가를 위한 전극으로 이용하고 있다.
그러나, 셀 사이즈 축소에 따라 깊은 트렌치(deep trench)의 종횡비가 증가하여 폴리실리콘 매립공정의 어려움이 증가하고 있으며 폴리실리콘 자체의 높은 저항에 의해 암전류가 충분히 억제되지 않는 문제점이 있다.
뿐만 아니라, 높은 종횡비에 의한 폴리실리콘 매립 공정의 난이도 증가는 매립공정의 효율을 저하시킬 뿐만 아니라 폴리 실리콘의 매립품질 저하에 따른 암전류 억제 효율이 저하되어 이미지 품질을 저하를 야기하고 있다.
본 발명은 상술한 바와 같은 문제점을 개선하기 위해 제안된 것으로서, 본 발명의 목적은 저저항 금속물질로 구성되는 도전성 금속패턴을 구비하는 픽셀 분리패턴을 구비하는 이미지 센서용 셀 구조물을 제공하는 것이다.
본 발명의 또 다른 목적은 상술한 바와 같은 셀 구조물을 구비하는 이미지 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 상술한 바와 같은 이미지 센서를 제조하는 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 이미지 센서용 셀 구조물은 입사광에 의해 광전하를 생성하도록 기판의 픽셀 영역의 내부에 배치된 광전변환 소자, 상기 픽셀 영역에 대응하는 상기 기판의 제1 면에 배치되어 상기 광전하에 따라 피사체의 이미지 정보에 관한 전기신호를 생성하는 이미지 신호 생성부, 및 상기 기판보다 작은 굴절률을 갖는 절연패턴 및 상기 절연패턴으로 둘러싸이는 금속성 도전패턴을 구비하고 상기 제1 면으로부터 상기 제1 면과 대칭적인 제2 면까지 상기 기판을 관통하여 상기 픽셀 영역을 둘러싸는 픽셀 분리패턴을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 의한 이미지 센서는 기판을 관통하고 절연패턴과 금속성 도전패턴을 구비하는 분리패턴에 의해 한정되고 입사광에 의해 생성된 광전하에 따라 피사체의 이미지 신호를 생성하는 다수의 단위픽셀을 구비하는 이미지 신호 생성기, 및 상기 이미지 신호 생성기와 연결되고 상기 이미지 신호를 처리하여 피사체의 이미지 데이터를 생성하는 이미지 신호처리 프로세서(image signal processor, ISP)를 포함한다. 이때, 상기 분리패턴은 상기 기판의 제1 면으로부터 상기 제1 면과 대칭적인 제2 면으로 진행할수록 폭이 감소하도록 상기 기판을 관통하는 사다리꼴 형상을 갖는다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 의하면, 상술한 바와 같은 이미지 센서를 제조하는 방법이 개시된다. 조사영역, 블랙영역 및 접속영역을 구비하는 기판의 제1 면에 대하여 선택적으로 이온 주입공정을 수행하여 상기 조사영역 및 블랙영역에 광전변환 소자층을 형성한다.
상기 기판보다 굴절률이 작은 절연패턴 및 상기 절연패턴에 둘러싸인 더미패턴을 구비하고 상기 제1 면으로부터 내부로 연장하여, 광전변화 소자를 구비하고 상기 조사영역 및 상기 블랙영역에 각각 정렬되는 픽셀영역 및 기준 셀 영역과 상기 접속영역에 정렬되는 접속 마진영역을 포함하는 단위영역을 정의하는 더미 분리패턴을 형성한다.
상기 광전변환 소자로부터 생성되는 광전하에 따라 피사체의 이미지 신호를 생성하는 이미지 신호 생성부 및 상기 이미지 신호 생성부와 전기적으로 연결되는 배선 구조물을 상기 제1 면에 형성한다.
상기 제1 면과 대칭적인 상기 기판의 제2 면으로부터 기판을 제거하여 상기 더미 분리패턴을 노출하고, 상기 제2 면으로 노출된 상기 더미 패턴을 금속성 도전패턴으로 치환한다.
본 발명에 의한 이미지 센서 및 이의 제조방법에 의하면, 암전류 억제를 위한 음전압 인가전극을 저저항 금속물질로 구성함으로써 암전류 제거효율을 현저하게 높일 수 있다. 이에 따라, 갭필 불량에 기인하는 종래 폴리실리콘 전극의 고저항에 의해 음전압의 인가불량을 방지할 수 있다.
분리패턴(400)을 신호생성 트랜지스터(330)가 배치된 기판의 전면으로부터 투광유닛(700)이 배치된 후면을 향하여 폭이 좁아지는 사다리꼴 형상으로 제공하여 후면으로 입사되는 광의 수광면적과 접속 구조물을 형성하기 위한 접속 마진영역의 면적을 높일 수 있다. 이에 따라, 상기 이미지 센서(1000) 센서의 수광 효율과 접속 구조물 형성공정의 공정효율을 높일 수 있다.
폴리실리콘을 음전압 인가전극으로 이용하는 종래의 이미지 센서에 의하면, 깊은 트렌치(DT)의 높은 종횡비에 의한 갭필불량으로 전기저항이 급속하게 증가하여 음전압 인가불량이 빈번하게 발생한다.
그러나, 본 발명에서는 제2 면(102)에서의 금속치환 공정에 의해 이미지 신호 생성부(300)와 배선 구조물(500)에 열적 손상 및 금속오염을 방지하면서 낮은 저항을 갖는 음전압 인가전극을 용이하게 형성할 수 있다. 이에 따라, 이미지 센서(1000)의 동작 안정성을 현저하게 높일 수 있다.
도 1은 본 발명의 일실시예에 의한 이미지 센서의 셀 구조물을 나타내는 평면도이다.
도 2는 도 1에 도시된 이미지 센서를 I-I' 방향을 따라 절단한 단면도이다.
도 3은 도 2에 도시된 픽셀 분리패턴의 제1 변형 실시예를 나타내는 도면이다.
도 4는 도 2에 도시된 픽셀 분리패턴의 제2 변형 실시예를 나타내는 도면이다.
도 5는 도 2에 도시된 픽셀 분리패턴의 제3 변형 실시예를 나타내는 도면이다.
도 6a는 도 2에 도시된 픽셀 분리패턴의 제4 변형 실시예를 나타내는 도면이다.
도 6b는 도 2에 도시된 픽셀 분리패턴의 제5 변형 실시예를 나타내는 도면이다.
도 7은 본 발명의 일실시예에 의한 이미지 센서를 나타내는 블록도이다.
도 8은 도 7에 도시된 이미지 센서의 이미지 신호 생성기를 나타내는 평면도이다.
도 9는 도 8에 도시된 이미지 신호 생성기를 I-I' 방향으로 절단한 단면도이다.
도 10은 도 8에 도시된 이미지 신호 생성기의 단위픽셀에 대한 회로도이다.
도 11a 내지 도 11o는 본 발명의 일실시예에 따라 도 7 내지 도 9에 도시된 이미지 센서를 제조하는 방법을 나타내는 공정 단면도들이다.
도 12a 내지 도 12e는 본 발명의 다른 일실시예에 따라 도 3에 도시된 셀 구조물을 구비하는 이미지 센서를 제조하는 방법을 나타내는 공정 단면도들이다.
도 13a 내지 도 13c는 본 발명의 다른 일실시예에 따라 도 4에 도시된 셀 구조물을 구비하는 이미지 센서를 제조하는 방법을 나타내는 공정 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일실시예에 의한 이미지 센서용 셀 구조물을 나타내는 평면도이며, 도 2는 도 1에 도시된 이미지 센서용 셀 구조물을 I-I' 방향을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일실시예에 의한 이미지 센서용 셀 구조물(90)은 다수의 픽셀 영역(A)을 구비하는 기판(10), 상기 픽셀 영역(A)에 대응하는 기판(10)의 내부에 배치되어 입사광(R)에 의해 광전하를 생성하는 광전변환 소자(20), 상기 기판(10)의 제1 면(11)에 상기 픽셀 영역(A) 별로 배치되어 상기 광전하에 따라 피사체의 이미지 정보에 관한 전기신호를 생성하는 이미지 신호 생성부(30) 및 상기 기판(10)보다 작은 굴절률을 갖는 절연패턴(41) 및 상기 절연패턴으로 둘러싸이는 금속성 도전패턴(45)을 구비하고 상기 제1 면(11)으로부터 상기 제1 면(11)과 대칭적인 제2 면(12)까지 상기 기판(10)을 관통하여 상기 픽셀영역(A)을 둘러싸는 픽셀 분리패턴(40)을 포함한다. 이에 따라, 상기 픽셀영역(A)에 배치된 광전변환 소자(20), 이미지 신호 생성부(30) 및 상기 픽셀 분리패턴(40)은 상기 이미지 센서의 단위픽셀(UP)로 제공된다.
일실시예로서, 상기 기판(10)은 반도체 물질로 구성되는 적어도 하나 이상의 층을 구비하는 반도체 기판을 포함한다. 상기 반도체 기판(10)은 p형 불순물로 도핑된 p형 웰(well)을 포함하는 벌크(bulk) 실리콘 기판, 상기 p형 벌크 기판 상에 p형 에피택셜층이 형성된 반도체 기판 또는 상기 벌크 기판이 제거되어 p형 에피택셜층만 잔류하는 기판으로 구성될 수 있다. 그러나, 상기 반도체 기판(100)이 상기 p형과 도전형이 반대인 n형 불순물을 갖는 벌크 기판이나 에피택셜층을 포함할 수 있음은 자명하다.
상기 기판(10)은 제1 면(11)과 상기 제1 면(11)에 대칭적으로 위치하는 제2 면(12)을 포함한다. 본 실시예의 경우, 상기 제1 면(11)은 상기 실리콘 웨이퍼의 전면에 대응하여 반도체 제조공정에 의해 적어도 하나의 트랜지스터를 포함하는 상기 이미지 생성부(30) 및 배선 구조물(50)이 형성된다. 상기 제2 면(12)은 상기 실리콘 웨이퍼의 후면에 대응하고 외부로부터 조사되는 입사광(R)을 투광하는 버퍼막(60) 및 투광유닛(70)이 배치된다.
이에 따라, 상기 셀 구조물(90)은 후면 수광 방식의 이미지 센서(backside illuminated image sensor)의 셀 구조물로 제공될 수 있다.
상기 기판(10)은 깊은 트렌치 홀(DTH)에 의해 다수의 픽셀영역(A)으로 구분되고 상기 깊은 트렌치 홀(DTH)에는 상기 픽셀 분리패턴(40)이 배치되어 서로 인접한 픽셀영역(A)을 전기적으로 분리한다.
상기 픽셀영역(A)에는 입사광(R)에 의해 광전하를 생성하는 광전변환 소자(20)와 상기 픽셀영역(A)에 대응하는 제1 면(11)에 배치되어 상기 광전하에 대응하는 전기신호를 생성하는 이미지 신호 생성부(30)가 배치된다.
상기 광전 변환소자(20)는 상기 픽셀 영역(A)의 내부에 적어도 하나 배치되어, 상기 입사광(R)에 상응하는 광전하를 생성한다. 예를 들어, 광전 변환소자(20)에는 상기 입사광(R)에 상응하는 전자-정공 쌍(electron-hole pair)이 생성하고 수집한다. 특히, 상기 광전 변환소자(20)는 제 1면(11)으로부터 이격되어 깊게 형성되어 제 2면(12)과 인접하게 배치되며, 단위픽셀영역(A)에 전체적으로 형성되어 최대한 넓은 수광 면적을 갖는다. 이에 따라, 입사광(R)이 입사하는 제2 면(12)과 인접하게 넓은 수광 면적을 갖도록 배치함으로써 광전하의 생성효율을 높일 수 있다.
예를 들면, 상기 광전 변환소자(20)는 p형 불순물이 포함된 상기 반도체 기판(10)의 내부에 수직하게 적층되는 제1 및 제2 도핑층(미도시)으로 구성될 수 있다. 제1 도핑층은 n형 불순물을 포함하고 제2 도핑층은 p형 불순물을 포함한다. 이에 따라, 상기 광전 변환부(20)는 반도체 기판(10)의 내부에서 pnp 접합구조를 갖는 포토 다이오드(PD)로 기능할 수 있다.
본 실시예에서는 포토 다이오드(PD)로 구성되는 광전변환 소자(20)를 개시하고 있지만, 상기 광전변환 소자(20)는 포토 다이오드, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode; PPD) 및 이들의 조합으로 구성될 수 있음은 자명하다.
또한, 본 실시예에서는 픽셀영역(A) 내에 단일한 광전변환 소자(20)가 배치하는 것을 개시하고 있지만, 이미지 센서의 구성에 따라 다수의 광전변환 소자가 배치될 수 있다.
일실시예로서, 상기 이미지 신호 생성부(30)는 픽셀 영역(A)에 대응하는 기판(10)의 제1 면(11)에 배치되어 광전변환 소자(20)에서 생성된 광전하를 이용하여 피사체의 이미지 정보에 관한 전기신호를 생성한다. 광전변화 소자(20)와 제1 면(11) 사이의 기판(10)에는 광전변화 소자와 다른 도전형을 갖는 불순물이 주입되어 웰 영역(W)을 형성하고, 상기 웰 영역(W)을 소자 분리막(39)에 의해 구분하여 활성영역(미도시)을 정의한다.
상기 제1 면(11)에 형성된 다수의 활성영역에 상기 광전변화 소자(20)로부터 광전하를 전송하는 전송 트랜지스터(31), 전송 트랜지스터(31)에 의해 상기 광전하가 전송되어 축적되는 플로팅 확산 노드(32) 및 상기 플로팅 확산노드(32)와 연결되어 상기 플로팅 확산노드(32)의 전위에 대응하는 전기신호를 생성하는 적어도 하나의 신호생성 트랜지스터(33)가 배치된다.
상기 전송 트랜지스터(31)는 기판(10)의 제1 면(11)으로부터 기판(10)의 내부에 위치하는 광전 변환소자(20)와 인접하도록 기판의 내부로 수직으로 연장된다. 예를 들면, 상기 전송 트랜지스터(31)의 게이트 구조물은 제1 면(11) 상에 배치되어 게이트 신호를 인가하는 도전부(31a)와 상기 도전부(31a)로부터 광전변환 소자(20)로 연장하여 광전하를 전송하는 전송 게이트(31b)로 구성된다. 상기 전송 게이트(31b)는 광전변환 소자(20)를 향하여 수직하게 연장하여 광전하를 플로팅 확산 노드(32)로 전송한다. 광전하의 전송효율은 상기 전송 게이트(31b)의 유효채널 길이에 따라 결정되며, 유효채널 길이를 증가할 수 있다면 상기 전송 게이트(31b)는 다양한 형상을 가질 수 있다. 예를 들면, 상기 전송 게이트(31b)는 컵(cup) 형상이나 필라(pillar) 형상을 가질 수 있다.
상기 플로팅 확산 노드(32)는 전송 게이트(31b)를 통하여 광전하를 전달받으며, 플로팅 확산 노드(32)에 전달된 광전하의 전하량 또는 전위에 기초하여 피사체의 이미지 정보에 관한 전기신호가 생성될 수 있다. 플로팅 확산 노드(32)는 전송 게이트(31b)와 소자 분리막(39) 사이의 제1 면(11) 상에 배치되며 웰 영역(W)과 다른 도전형의 불순물을 포함한다.
상기 신호생성 트랜지스터(33)는 상기 플로팅 확산 노드(32)에 축적된 광전하의 전하량 또는 전위변화를 기초로 피사체의 이미지에 관한 정보를 나타내는 전기신호를 생성한다.
예를 들면, 상기 신호생성 트랜지스터(33)는 플로팅 확산 노드(32)를 방전시키는 리셋 트랜지스터, 상기 플로팅 확산 노드(32)의 전압을 증폭하는 드라이버 트랜지스터(혹은 소스 팔로어(source follower) 트랜지스터) 및 선택 신호에 응답하여 상기 증폭된 전압들을 출력하는 선택 트랜지스터를 포함할 수 있다. 상기 부유확산 노드(32)는 상기 리셋 트랜지스터의 소스전극과 연결되며 동시에 드라이버 트랜지스터의 게이트 전극과 연결된다. 상기 드라이버 트랜지스터는 선택 트랜지스터에 연결된다.
본 실시예에서는 3개의 트랜지스터로 구성된 3-트랜지스터 구조를 갖는 신호생성 트랜지스터(33)를 개시하지만, 상기 단위픽셀(100)을 구비하는 이미지 센서의 특성과 용도에 따라 상기 신호생성 트랜지스터(33)는 1-트랜지스터 구조, 2-트랜지스터 구조, 4-트랜지스터 구조 또는 5-트랜지스터 구조로 구성될 수 있다.
또한, 상기 리셋 트랜지스터, 드라이버 트랜지스터 및 선택 트랜지스터는 상기 단위픽셀(100)의 구성과 설계적 요인에 따라 상기 광전변환 소자(20)의 상부에 모두 배치될 수도 있고 광전변환 소자(20)와 이격된 영역에 배치될 수도 있다.
일실시예로서, 상기 픽셀 분리패턴(40)은 상기 기판(10)을 구분하여 입사광(R)에 대응하여 광전하를 생성하는 픽셀 영역(A)을 한정하도록 기판(100)을 관통하여 제1 면(11)과 제2 면(12)을 연결하는 관통 구조물로 제공된다.
본 실시예의 경우, 상기 픽셀 분리패턴(40)은 제1 면(11)과 제2 면(12)을 관통하고 기판(10)보다 작은 굴절률을 갖는 절연패턴(41) 및 상기 절연패턴(41)으로 둘러싸이는 금속성 도전패턴(45)으로 구성된다.
상기 절연패턴(41)은 픽셀 영역(A)을 둘러싸는 깊은 트렌치의 내측벽을 덮는 측벽 라이너(sidewall liner)로 형성되고, 상기 도전성 금속패턴(45)은 인접한 측벽 라이너인 절연패턴(41)에 의해 한정된다.
예를 들어, 상기 기판(11)이 약 3.5의 굴절률을 갖는 실리콘(Si) 기판인 경우, 상기 절연패턴(41)은 약 1.5의 굴절률을 갖는 실리콘 산화물(SiOx)로 구성할 수 있다. 이에 따라, 제2 면(12)에 대하여 입사광(R)이 경사지게 입사하는 경우에도 절연패턴(41)에 의해 픽셀 영역(A)의 내부로 반사되어 광전변환 소자(20)의 양자 효율을 높일 수 있다. 또한, 특정한 칼라필터를 구비하는 단위픽셀(PA)로 입사한 입사광(R)이 인접한 단위픽셀(PA)로 누설되는 것을 방지하여 인접 픽셀간의 광 간섭을 방지할 수 있다.
상기 금속성 도전패턴(45)은 절연패턴(41)에 의해 둘러싸이도록 배치되며 저저항 특성을 갖는 금속을 포함하는 도전성 물질로 구성된다. 상기 금속성 도전패턴(45)은 기판(10) 상에 배치된 다수의 픽셀 영역(A)을 서로 연결하는 단일한 배선라인으로 제공되고 외부 전원(미도시)과 연결된다.
광전변환 소자(20)에 의해 광전하가 생성되면 광전변환 소자(20)와 절연패턴(41)의 경계면에 정공이 분포하여 암전류(dark current)를 생성하게 된다. 암전류는 상기 플로팅 확산노드(32)에 대한 전하리셋과 무관한 전기신호를 생성함으로써 노이즈 불량을 야기하게 된다.
외부전원에 의해 상기 금속성 도전패턴(45)으로 음의 전압(negative bias)을 인가함으로써 절연패턴(41)과 광전변환 소자(20)의 경계면에 존재하는 정공을 제거할 수 있다. 이에 따라, 단위픽셀(100)의 암전류를 제거함으로써 이미지 신호로부터 노이즈를 줄일 수 있다. 특히, 이미지 센서로부터 수득되는 이미지의 화이트 스팟(white spot) 불량을 효과적으로 방지할 수 있다.
예를 들면, 상기 금속성 도전패턴(45)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 구리 및 이들의 합성물 중의 어느 하나로 구성된다. 특히, 상기 도전성 금속패턴은 제2 면(12)에서의 고온 금속 치환공정에 의해 형성함으로써 저항을 현저하게 줄임으로써 암전류 억제를 위한 음전압을 용이하게 인가할 수 있다.
이와 달리, 상기 금속성 도전패턴(45)은 입사광(R)의 전반사 기능을 갖는 투명 금속 산화물(transparent metallic oxide, TMO)로 구성할 수도 있다. 예를 들면, 상기 투명 금속 산화물은 인듐 주석 산화물(indium tin oxide, ITO)로 구성될 수 있다. 상기 투명 금속 산화물은 실리콘 산화물과 유사한 굴절률을 가지므로 실리콘 산화물로 구성된 절연패턴(41)에 의해 반사되지 않고 투과하더라도 투명 금속 산화물에 의해 다시 광전변화 소자(20)로 반사될 수 있다. 이에 따라, 광전변환 소자(20)의 수광효율을 더욱 높일 수 있다.
종래에는 픽셀 영역(A)을 한정하는 깊은 트렌치(미도시)를 매립하는 폴리실리콘으로 음전압 인가를 위한 전극으로 이용하고 있었는데, 이미지 셀의 사이즈 축소에 따라 깊은 트렌치의 종횡비 증가와 이로 인한 폴리실리콘의 저항상승에 의해 음전압이 충분히 인가되지 않는 문제점이 있었다. 그러나, 본 발명에 의하면 기판의 제2 면(12)에서 고온의 금속치환 공정에 폴리실리콘을 저저항 금속으로 대체함으로써 암전류를 충분히 제거할 수 있다.
특히, 상기 픽셀 분리패턴(40)은 상기 제1 면(11)으로부터 상기 제2 면(12)으로 진행할수록 폭이 감소하는 사다리꼴 형상을 갖는다.
즉, 제1 면(11)과 인접한 제1 폭(w1)은 제2 면(12)과 인접한 제2 폭(w2)보다 크게 형성되어 상기 신호 생성부(30)로부터 후술하는 마이크로 렌즈(73)로 향할수록 폭이 감소한다. 이에 따라, 상기 픽셀 분리패턴(40)에 의해 한정되고 광전변환 소자(20)와 이미지 신호 생성부(30)가 구비된 픽셀 영역(A)은 상기 신호 생성부(30)로부터 후술하는 마이크로 렌즈(73)로 향할수록 표면적이 증가하게 된다. 따라서, 상기 단위픽셀(UP)의 수광 면적이 증가하게 되어 이미지 센서용 셀 구조물(90)의 수광 효율과 광 감도를 높일 수 있다.
예를 들면, 제2 폭(w2)은 제1 폭(w1)의 약 60% ~ 80%를 갖도록 구성할 수 있다. 상기 제2 폭(w2)이 제1 폭(w1)의 80%를 넘는 경우에는 단위픽셀(UP)의 수광 면적 증가효과가 미미하여 입사광(R)의 수광량이 실질적으로 개선되지 않으며, 제1 폭(w1)의 60%보다 작은 경우에는 인접 단위픽셀(UP) 사이에서 효과적인 픽셀분리가 이루어지지 않아 픽셀 사이의 광간섭 효과가 발생할 수 있다. 따라서, 상기 제2 폭(w2)은 제1 폭(w1)의 약 60% ~ 80%를 갖도록 구성한다.
이때, 상기 절연패턴(41)은 상기 제1 면(11)과 상기 제2 면(12) 사이에서 균일한 두께를 갖고 상기 금속성 도전패턴(45)은 상기 제1 면(11)으로부터 상기 제2 면(12)으로 진행할수록 두께가 감소하도록 구성된다. 상기 절연패턴(41)은 깊은 트렌치 홀(DTH)의 내측벽을 덮는 라이너막으로 제공되고 상기 금속성 도전패턴(45)은 라이너막에 의해 한정된 깊은 트렌치 홀(DTH)을 매립하도록 제공된다. 따라서, 절연패턴(41)의 두께는 균일하지만 금속성 도전패턴(45)의 두께는 불균일하게 제공된다.
도 3은 도 2에 도시된 픽셀 분리패턴의 제1 변형 실시예를 나타내는 도면이다.
도 3을 참조하면, 상기 제1 면(11)과 인접한 깊은 트렌치 홀(DTH)의 단부를 매립하고 상기 소자 분리막(39)을 둘러싸는 추가 분리패턴(39a)이 더 배치된다. 이에 따라, 제1 변형 픽셀 분리패턴(40a)은 상기 추가 분리패턴(39a)과 접촉하도록 깊은 트렌치 홀(DTH)을 매립하는 제1 변형 금속성 도전패턴(45a)과 상기 절연패턴(41)으로 구성된다.상기 추가 분리패턴(39a)은 상기 단위픽셀 영역(UP)을 전기적으로 분리할 수 있는 소자 분리막(39) 및 절연패턴(41)과 함께 인접한 단위픽셀(UP)을 서로 분리한다. 상기 단위픽셀(UP)의 이미지 신호 생성부(30)는 소자 분리막(39), 절연패턴(41) 및 추가 분리패턴(39a)으로 둘러싸여서 인접한 이미지 신호 생성부(30)와 전기적으로 분리된다.
예를 들면, 상기 추가 분리패턴(39a)은 상기 제1 면(11)과 동일한 레벨에 위치하여 상기 기판(10)의 경계부에 위치하는 경계면(boundary surface, BS) 및 상기 경계면(BS)과 대칭적으로 위치하여 상기 기판의(100) 내부에 위치하고 상기 제1 변형 금속성 도전패턴(45a)과 접촉하는 내면(inner surface, IS)을 구비한다. 상기 추가 분리패턴(39a)은 깊은 트렌치 홀(DTH)이 형성되는 소자분리 영역에서 상기 기판(10)의 내부를 향하여 소자분리막(39)보다 더 깊게 배치된다. 따라서, 제1 변형 금속성 도전패턴(45a)은 추가 분리패턴(39a)의 표면으로부터 제2 면(12)과 인접한 깊은 트렌치 홀(DTH)의 단부인 제2 단부를 향하여 연장하게 되고, 도 2에 도시된 픽셀 분리패턴(40)의 금속성 도전패턴(45)과 비교하여 축소된 높이를 갖게 된다.
도 4는 도 2에 도시된 픽셀 분리패턴의 제2 변형 실시예를 나타내는 도면이다.
도 4를 참조하면, 제2 변형 픽셀 분리패턴(40b)은 상기 절연패턴(41)과 상기 금속성 도전패턴(45) 사이에 위치하고 상기 제1면(11)과 동일한 레벨의 표면을 갖는 추가 패턴(43)을 더 구비한다. 이에 따라, 상기 추가 패턴(43)에 의해 한정되는 깊은 트렌치 홀(DTH)을 매립하는 금속성 도전물질은 상기 추가 패턴(43)의 두께만큼 사이즈가 축소되어 제2 변형 금속성 도전패턴(45b)로 형성된다. 즉, 상기 추가 패턴(43)은 제2 변형 금속성 도전패턴(45b)과 절연패턴(41) 사이에 위치하고 제2 변형 금속성 도전패턴(45b)은 추가 패턴(43)에 의해 둘러싸이게 된다.
상기 추가 패턴(43)은 제2 변형 도전성 금속패턴(45b)을 형성하기 위한 금속 치환 공정이 진행되는 동안 금속치환 공정으로부터 기판(10)의 제2 면(12)을 보호할 수 있다, 금속치환 공정으로부터 상기 기판(10)을 보호할 수 있다면 상기 추가패턴(43)은 다양한 물질로 구성할 수 있다. 예를 들면, 상기 추가패턴(43)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중의 어느 하나로 구성할 수 있다.
특히, 기판(10)보다 작은 굴절률을 갖는 물질로 추가패턴(43)을 형성하는 경우, 금속성 도전패턴(45)의 굴절률이 기판(10)보다 크다 할지라도 단위픽셀(UP)로 입사하는 경사광을 광전변환 소자(20)로 충분히 반사시킬 수 있다.
도 5는 도 2에 도시된 픽셀 분리패턴의 제3 변형 실시예를 나타내는 도면이다. 제3 변형 픽셀 분리패턴(40c)은 도 3에 도시된 추가 분리패턴(39a)이 더 배치된 것을 제외하고는 도 4에 도시된 제2 변형 픽셀 분리패턴(40b)과 실질적으로 동일한 구성을 갖는다.
도 5를 참조하면, 도 3에 도시된 제1 변형 픽셀 분리패턴(40a)과 마찬가지로, 상기 추가 분리패턴(39a)이 상기 제1 면(11)과 인접한 깊은 트렌치 홀(DTH)의 단부를 매립하고 상기 소자 분리막(39)을 둘러싸도록 배치된다. 이때, 상기 추가패턴(43)은 상기 절연패턴(41), 깊은 트렌치 홀(DTH)의 형상프로파일을 따라 상기 절연패턴(41)과 추가 분리패턴(39a)을 덮도록 변형되어 제1 변형 추가패턴(43a)으로 변형되고, 상기 제2 변형 금속성 도전패턴(45b)은 제1 변형 추가패턴(43a)에 의해 한정되는 깊은 트렌치 홀(DTH)을 매립하는 제3 변형 금속성 도전패턴(45c)으로 변형된다.
이에 따라, 제3 변형 픽셀 분리패턴(40c)은 상기 절연패턴(41), 상기 절연패턴(41) 및 상기 추가 분리패턴(39a)과 접촉하는 제1 변형 추가패턴(43a) 및 제1 변형 추가패턴(43a)과 접촉하도록 깊은 트렌치 홀(DTH)을 매립하는 제3 변형 금속성 도전패턴(45c)으로 구성된다.
상기 추가 분리패턴(39a)은 깊은 트렌치 홀(DTH)의 내부에서 상기 절연패턴(41)에 의해 둘러싸이고 단위픽셀 영역(UP)을 둘러싸도록 배치되며, 제1 변형 추가패턴(43a)은 추가 분리패턴(39a)과 제3 변형 금속성 도전패턴(45c) 사이에 위치하게 된다. 이에 따라, 상기 단위픽셀(UP)의 이미지 신호 생성부(30)는 소자 분리막(39), 절연패턴(41) 및 추가 분리패턴(39a)으로 둘러싸여서 인접한 이미지 신호 생성부(30)와 전기적으로 분리된다.
상기 제1 변형 추가패턴(43a)은 도 4에 도시된 추가패턴(43)과 비교하여 상기 추가 분리패턴(39a)에 대응하는 높이만큼 축소된 높이를 갖는 것을 제외하고는 실질적으로 동일한 구성을 가지며, 상기 제3 변형 금속성 도전패턴(45c)도 도 4에 도시된 제2 변형 금속성 도전패턴(45b)과 비교하여 상기 추가 분리패턴(39a)에 대응하는 높이만큼 축소된 높이를 갖는 것을 제외하고는 실질적으로 동일한 구성을 갖는다.
도 6a는 도 2에 도시된 픽셀 분리패턴의 제4 변형 실시예를 나타내는 도면이며, 도 6b는 도 2에 도시된 픽셀 분리패턴의 제5 변형 실시예를 나타내는 도면이다.
도 6a를 참조하면, 제4 변형 픽셀 분리패턴(40d)은 제1 면(11)과 제2 면(12)을 관통하고 기판(10)보다 작은 굴절률을 갖는 절연패턴(41) 및 상기 절연패턴(41)으로 둘러싸이고 내부에 공기로 충진된 공간인 에어 갭(AG)을 구비하는 금속성 도전패턴(45)을 구비한다.
상기 절연패턴(41) 및 금속성 도전패턴(45)은 도 2에 도시된 픽셀 분리패턴(40)과 실질적으로 동일한 구성을 갖는다. 따라서, 상기 절연패턴(41) 및 금속성 도전패턴(45)에 대한 더 이상의 상세한 설명은 생략한다.
상기 도전성 금속패턴(45)의 내부에는 일정한 크기의 보이드 공간을 공기로 충진한 에어 갭(AG)이 배치된다. 상기 에어 갭(AG)은 도전특성이 우수한 금속패턴(45)의 내부에 배치되고 절연특성이 우수한 공기 덩어리로 제공된다. 따라서, 제4 변형 픽셀 분리패턴(40d)의 절연특성이 강화되어 인접한 단위픽셀(UP) 사이의 크로스 톡(cross talk)을 방지하게 된다.
예를 들면, 금속성 도전막(450a)을 형성하기 위한 공정(도 11i)의 공정조건을 제어하여 깊은 트렌치 홀(DTH)의 내부에 에어 갭(AG)에 대응하는 사이즈를 갖는 보이드를 형성할 수 있다. 상기 보이드는 깊은 트렌치 홀(DTH)의 종횡비와 도전막(450a)의 성막 공정조건에 따라 사이즈가 결정되고 깊은 트렌치 홀(DTH)의 공기를 포함하는 기포형상이 될 수 있다.
이와 달리, 도 6b에 도시된 바와 같이, 공기층으로 충진된 보이드는 깊은 트렌치 홀(DTH)과 동일한 형상 프로파일을 갖는 트렌치 갭(TG)으로 제공할 수 있다. 제5 변형 픽셀 분리패턴(40e)은 제1 면(11)과 제2 면(12)을 관통하고 기판(10)보다 작은 굴절률을 갖는 절연패턴(41) 및 상기 절연패턴(41)을 덮도록 라이너 형상을 갖는 금속성 도전 라이너(45d)를 구비한다.
상기 금속성 도전 라이너(45d)는 절연패턴(41)의 표면에 일정한 두께를 갖는 라이너로 제공된다. 이에 따라, 상기 깊은 트렌치 홀(DTH)은 금속성 도전물질로 매립되지 않고 절연패턴(41) 및 금속성 도전 라이너(45d)에 의해 한정되는 트렌치 갭(TG)으로 제공된다. 예를 들면, 상기 절연패턴(41)과 상기 금속성 도전 라이너(45d)는 동일한 두께를 갖는 라이너로 제공될 수 있다.
상기 트렌치 갭(TG)은 후속하는 버퍼막(600) 공정(도 11k)의 공정조건을 제어하여 제2 면(12)과 인접한 트렌치 갭(TG)의 개구를 폐쇄함으로써 내부가 공기로 충진된 밀폐공간으로 형성할 수 있다.
따라서, 에어 갭(AG)보다 큰 사이즈를 갖는 공기 덩어리인 트렌치 갭(TG)을 단위픽셀(UP) 사이에 배치하여 절연특성을 강화하고 신호간섭을 방지하게 된다. 이에 따라, 단위픽셀(UP)의 암전류 및 크로스 톡(cross talk)에 의한 노이즈 불량을 모두 개선할 수 있다.
다시 도 2를 참조하면, 상기 제1 면(11)을 덮는 배선 구조물(50)이 배치된다. 상기 배선 구조물(50)은 이미지 신호 생성부(300)와 전기적으로 연결되는 플러그 및 금속배선을 포함하고 다층으로 적층되는 다수의 도전라인(51) 및 상기 다수의 도전라인(51)을 전기적으로 서로 분리하도록 제1 면(11) 상에 적층되는 절연막(55)을 구비한다.
상기 도전라인(51)은 구리, 텅스텐, 티타늄, 알루미늄 등과 같은 금속을 포함하는 도전물질을 적층하고 패터닝하는 방식을 통해 형성된다. 예를 들면, 상기 배선 구조물(50)은 반도체 소자의 백 엔드 오브 라인(back end of line, BEOL) 공정과 같은 배선공정에 의해 형성할 수 있다.
제2 면(12) 상에 적어도 하나의 막 구조물을 구비하는 버퍼막(60)이 배치된다. 상기 버퍼막(60)은 금속 산화막(61), 반사 방지막(62) 또는 보호막(63)과 같은 다양한 막질이 단일막 또는 다층막의 형태로 배치될 수 있다.
상기 금속 산화막(61)은 제2 면(12)의 가공과정에서 발생하는 표면결함을 제거함으로써 상기 표면결함으로 인한 노이즈를 방지하고, 상기 반사 방지막(63)은 투광유닛(70)으로 입사된 광이 단위픽셀(UP)의 외부로 반사되는 것을 방지함으로써 광효율을 높일 수 있다. 상기 보호막(63)은 실리콘 산화물로 구성될 수 있다.
이때, 상기 픽셀 분리패턴(40)은 상기 기판(10)을 관통하도록 배치되므로, 픽셀 분리패턴(40)의 상면은 버퍼막(60)의 하면과 접촉하게 된다. 본 실시예의 경우, 픽셀 분리패턴(40)의 상면은 금속 산화막(61)과 접촉하는 것을 개시하고 있지만, 상기 금속 산화막(61)이 구비되지 않는 경우 반사 방지막(62)과 접촉할 수 있다.
상기 버퍼막(60) 상에 배치되고 상기 광전변화 소자(20)로 상기 입사광(R)을 공급하는 투광유닛(70)이 배치된다.
예를 들면, 상기 투광유닛(70)은 상기 버퍼막(60) 상에 상기 단위픽셀(UP) 별로 배치되어 특정 파장만 갖는 색광을 선택적으로 투과시키는 칼라필터(71) 및 상기 칼라필터(71) 상에 배치되어 상기 입사광(R)을 상기 단위픽셀(UP)로 집광시키는 마이크로 렌즈(73)를 구비한다.
상기 컬러 필터(71)는 버퍼막(60) 상에 각 단위픽셀(UP)의 광전 변환부(20)에 대응하도록 배치된다. 따라서, 상기 컬러 필터(71)는 매트릭스 형태로 배열된 컬러 필터 어레이로 제공되며, 상기 컬러 필터 어레이는 레드 필터, 그린 필터 및 블루 필터를 포함하는 베이어 패턴(Bayer pattern)을 가질 수 있다. 이와 달리, 상기 칼라필터 어레이는 옐로우 필터, 마젠타 필터 및 시안 필터를 포함할 수 있다.
상기 마이크로 렌즈(73)는 컬러 필터(71) 상에 각 단위픽셀(UP) 별로 배치된다. 마이크로 렌즈(73)는 입사광(R)을 광전 변환 소자(20)에 집광될 수 있도록 상기 입사광의 경로를 조절할 수 있다. 또한, 마이크로 렌즈(73)는 매트릭스 형태로 배열된 마이크로 렌즈 어레이로 제공된다.
상술한 바와 같은 이미지 센서용 셀 구조물에 의하면, 암전류 억제를 위한 음전압 인가전극을 저저항 금속물질로 구성함으로써 암전류 제거효율을 현저하게 높일 수 있다. 이에 따라, 갭필 불량에 기인하는 종래 폴리실리콘 전극의 고저항에 의해 음전압이 단속적으로 인가되지 않는 불량을 방지할 수 있다.
특히, 금속성 도전패턴(45)을 기판보다 낮은 굴절율을 갖는 투명 도전성 금속 산화막으로 형성함으로써 음전압 인가전극의 저항을 낮추면서 단위픽셀(UP)에 대하여 경사지게 입사하는 경사광을 광전변환 소자로 반사시킴으로써 단위픽셀로의 수광효율을 높일 수 있다.
또한, 픽셀 분리패턴(40)을 신호생성 트랜지스터가 배치된 기판의 전면으로부터 투광유닛이 배치된 후면을 향하여 폭이 좁아지도록 구성하여 후면으로 입사되는 광의 수광 면적을 넓힐 수 있다. 이에 따라, 상기 셀 구조물(90)을 구비하는 이미지 센서의 수광 효율을 높이고 암전류를 효과적으로 제거할 수 있다.
이하에서, 상기 이미지 센서용 셀 구조물(90)을 단위픽셀로 갖는 이미지 센서에 대해 설명한다.
도 7은 본 발명의 일실시예에 의한 이미지 센서를 나타내는 블록도이다. 도 8은 도 7에 도시된 이미지 센서의 이미지 신호 생성기를 나타내는 평면도이다. 도 9는 도 8에 도시된 이미지 신호 생성기를 I-I' 방향으로 절단한 단면도이다. 도 10은 도 8에 도시된 이미지 신호 생성기의 단위픽셀에 대한 회로도이다.
도 7 내지 도 10을 참조하면, 본 발명의 일실시예에 의한 이미지 센서(1000)는 입사광에 의해 생성된 광전하에 따라 피사체의 이미지 신호를 생성하는 다수의 단위픽셀(UP)을 구비하는 이미지 신호 생성기(910) 및 상기 이미지 신호를 처리하여 상기 피사체에 대한 이미지 데이터를 생성하는 이미지 처리 프로세서(image signal processor(ISP),950)를 포함한다.
일실시예로서, 상기 이미지 신호 생성기(910)는 기판(100)의 조사영역(IA), 블랙영역(BA) 및 접속영역(CA)에 각각 구비된 픽셀부(Px), 기준 픽셀부(RPx) 및 접속부(P)를 구비한다. 픽셀부(Px)는 고밀도로 배치된 단위픽셀(UP)을 구비하고 기판(100)의 중앙부에 배치되어 광전변환을 수행하고 상기 기준 픽셀부(RPx) 및 접속부(P)는 기판의 코어영역 및 패드영역에 각각 배치된다.
상기 기판(100)은 반도체 물질로 구성되는 적어도 하나 이상의 층을 구비하는 반도체 기판으로 제공되며 제1 면(101)과 상기 제1 면(101)에 대칭적으로 위치하는 제2 면(102)을 포함한다.
상기 기판(100)은 깊은 트렌치 홀(DTH)에 의해 일정한 크기를 갖는 단위영역으로 구분된다. 조사영역(IA)에서 상기 단위영역(UA)은 입사광에 의해 광전하를 생성하는 픽셀영역(A)으로 제공되고 블랙영역(BA)에서는 기준전하를 생성하는 기준 셀 영역(B)으로 제공된다. 또한, 상기 접속영역(CA)에서는 접속 구조물(800)의 접속 마진영역(C)으로 제공된다. 상기 단위영역(UA)은 후술하는 분리패턴(400)에 의해 서로 분리된다.
상기 픽셀영역(A) 및 기준 셀 영역(B)에는 입사광에 의해 광전하를 생성하는 광전변환 소자(200)와 상기 광전하에 대응하는 전기신호를 생성하는 이미지 신호 생성부(300)가 배치되어 상기 이미지 센서(1000)의 단위픽셀(UP)로 기능한다. 상기 픽셀영역(A)은 매트릭스 형상으로 기판(100)의 중심부에 다수 배치되어 상기 픽셀부(Px)는 매트릭스 형상으로 정렬된 다수의 단위픽셀(UP)을 구비한다.
상기 광전변환 소자(200)는 상기 픽셀 영역(A)의 내부에 적어도 하나 배치되어, 상기 입사광(R)에 상응하는 광전하를 생성한다. 예를 들면, 상기 광전변환 소자(200)는 포토 다이오드, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode; PPD) 및 이들의 조합으로 구성될 수 있다.
특히, 상기 광전 변환소자(200)는 제 1면(101)으로부터 이격되어 기판(100)의 내부로 깊게 형성되어 광이 입사하는 제 2면(102)과 인접하게 배치된다. 이에 따라, 광원과 근접하게 배치되어 수광 효율을 높일 수 있다. 또한, 상기 분리패턴(400)이 사다리꼴 형상을 갖도록 배치되어 상기 픽셀영역(A)들은 역사다리꼴 형상을 갖게 된다. 이에 따라, 광전변환 소자(200)의 수광 면적을 확장함으로써 수광 효율을 높일 수 있다.
본 실시예의 경우, 상기 광전변환 소자(200)는 단일한 단위픽셀(UP)에 적어도 하나 이상의 광전변환 소자(200)가 배치되어 이미지 센서(1000)의 초점검출 속도와 정확도를 높일 수 있다.
상기 이미지 신호 생성부(300)는 상기 픽셀 영역(A)의 제1 면(101)에 배치되어 광전변환 소자(200)에서 생성된 광전하를 이용하여 피사체의 이미지 정보에 관한 전기신호를 생성한다. 광전변화 소자(200)와 제1 면(101) 사이의 기판(100)에는 광전변화 소자(200)와 다른 도전형을 갖는 불순물이 주입되어 웰 영역(W)을 형성하고, 상기 웰 영역(W)을 소자 분리막에 의해 구분하여 활성영역을 정의한다.
상기 제1 면(101)에 형성된 다수의 활성영역에 상기 광전변화 소자(200)로부터 광전하를 전송하는 전송 트랜지스터(Tx, 310), 전송 트랜지스터(Tx, 310)에 의해 상기 광전하가 전송되어 축적되는 플로팅 확산 노드(FD, 320) 및 상기 플로팅 확산노드(FD, 320)와 연결되어 상기 플로팅 확산노드(FD, 320)의 전위에 대응하는 전기신호를 생성하는 적어도 하나의 신호생성 트랜지스터(330)가 배치된다.
본 실시예의 경우, 상기 신호생성 트랜지스터(330)는 플로팅 확산 노드(32)를 방전시키는 리셋 트랜지스터(Rx), 상기 플로팅 확산 노드(320)의 전압을 증폭하는 소스 팔로어(source follower) 트랜지스터(SF) 및 선택 신호에 응답하여 상기 증폭된 전압들을 출력하는 선택 트랜지스터(Sx)를 포함할 수 있다. 상기 부유확산 노드(32)는 상기 리셋 트랜지스터의 소스전극과 연결되며 동시에 드라이버 트랜지스터의 게이트 전극과 연결된다. 상기 드라이버 트랜지스터는 선택 트랜지스터에 연결된다.
상기 광전변환 소자(200) 및 이미지 신호 생성부(300)는 도 1 및 도 2를 참조하여 설명한 셀 구조물(90)의 광전변화 소자(20) 및 이미지 신호 생성부(30)와 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다.
한편, 상기 접속마진 영역(C)은 접속단자를 형성하기 위한 공정마진으로 제공되므로 광전변환 소자(200) 및 이미지 신호 생성부(300)는 배치되지 않는다.
상기 광전변화 소자(200)와 이미지 신호 생성부(300)는 도 1 내지 도 5를 참조하여 설명한 셀 구조물(90)의 광전변화 소자(20)와 이미지 신호 생성부(30)와 실질적으로 동일한 구성을 가지므로 더 이상의 상세한 설명은 생략한다.
상기 단위영역(PA)을 분리하는 분리패턴(400)은 단위영역(UA)을 한정하도록 기판(100)을 관통하여 제1 면(101)과 제2 면(102)을 연결하는 관통 구조물로 제공된다. 본 실시예의 경우, 상기 분리패턴(400)은 기판(100)보다 작은 굴절률을 갖는 절연패턴(410) 및 상기 절연패턴(410)으로 둘러싸이는 금속성 도전패턴(450)으로 구성된다.
상기 분리패턴(400)은 조사영역(IA)에서는 인접한 픽셀영역(A)을 분리하는 픽셀분리 패턴으로 기능하고 블랙영역(BA)에서는 인접한 기준 셀 영역(B)을 분리하는 기준 셀 분리패턴으로 기능한다. 마찬가지로, 상기 접속영역(CA)에서는 접속마진 영역(C)의 크기를 결정하는 접속 마진 한정패턴으로 기능한다. 이에 따라, 조사영역(IA), 블랙영역(BA) 및 접속마진 영역(CA)에서 각 단위영역(UA)은 상기 분리패턴(400)에 의해 서로 분리되고 절연된다.
상기 절연패턴(410)은 단위영역(UA)을 둘러싸는 깊은 트렌치 홀(DTH)의 내측벽을 덮는 측벽 라이너(sidewall liner)로 형성되고, 상기 도전성 금속패턴(450)은 인접한 측벽 라이너인 절연패턴(410)에 의해 한정된다.
상기 절연패턴(410)은 실리콘 산화물과 같이 기판(100)보다 작은 굴절률을 갖는 산화물로 구성되고, 상기 금속성 도전패턴(450)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 구리 및 이들의 합성물 중의 어느 하나로 구성된다.
특히, 상기 도전성 금속패턴(450)은 제2 면(102)에서의 고온 금속 치환공정에 의해 형성함으로써 후술하는 배선 구조물(500)이나 이미지 신호 생성부(300)에 대한 손상 없이 저항을 현저하게 줄일 수 있다. 상기 도전성 금속패턴(450)은 암전류 억제를 위한 음전압 인가전극으로 기능한다. 이에 따라, 저저항 도전성 금속패턴(450)에 의해 음전압 인가불량을 현저하게 줄이고 이미지 센서의 암전류를 억제할 수 있다.
이와 달리, 상기 금속성 도전패턴(450)은 입사광(R)의 전반사 기능을 갖는 투명 금속 산화물(transparent metallic oxide, TMO)로 구성할 수도 있다. 이에 따라, 절연패턴(410)에 의해 반사되지 않고 투과하더라도 투명 금속 산화물에 의해 다시 광전변화 소자(200)로 반사될 수 있다. 이에 따라, 광전변환 소자(20)의 수광효율을 더욱 높일 수 있다.
상기 분리패턴(400)은 상기 제1 면(101)으로부터 상기 제2 면(102)으로 진행할수록 폭이 감소하는 사다리꼴 형상을 갖는다. 이에 따라, 상기 단위영역(UA)은 제1 면(102)으로부터 제2 면(102)으로 향할수록 표면적이 증가하고, 상기 분리패턴(400)은 상기 픽셀영역(A), 기준 셀 영역(B) 및 접속마진 영역(C)을 둘러싸는 중공 사각뿔대(hollow truncated pyramid) 형상을 갖는다. 특히, 조사영역(AI)에 구비된 단위영역(UA)인 픽셀영역(A)의 표면적 증가는 단위픽셀(UP)의 수광 면적을 증가시켜 픽셀부(Px)의 수광효율과 광 감도를 개선시킬 수 있다.
상기 분리패턴(400)은 절연패턴(410)을 덮는 추가적인 부가패턴을 더 구비할 수도 있으며, 절연패턴(410), 부가패턴 및 금속성 도전패턴(450)은 각각 균일하거나 불균일한 두께를 가질 수 있다.
상기 분리패턴(400)은 도 1 내지 도 6b를 참조하여 설명한 픽셀 분리패턴(40) 및 제1 내지 제5 변형 픽셀 분리패턴(40a, 40b, 40c, 40d, 40e)과 실질적으로 동일한 구성을 갖는다. 이에 따라, 상기 분리패턴(400)에 대한 더 이상의 상세한 설명은 생략한다.
제1 면(101)을 덮는 배선 구조물(500) 및 제2 면(102)을 덮는 버퍼막(600)이 배치된다. 상기 배선 구조물(500)은 이미지 신호 생성부(300)와 전기적으로 연결되는 플러그 및 금속배선으로 구성되는 도전라인(510)과 상기 도전라인(510)을 전기적으로 분리하는 절연막(550)을 구비한다. 상기 버퍼막(600)은 금속 산화막(610), 반사 방지막(620) 또는 보호막(630)과 같은 다양한 막질이 단일막 또는 다층막의 형태로 배치될 수 있다. 이때, 상기 픽셀 분리패턴(40)은 상기 기판(10)을 관통하도록 배치되므로, 픽셀 분리패턴(40)의 상면은 버퍼막(60)의 하면과 접촉하게 된다.
상기 배선 구조물(500) 및 버퍼막(600)은 도 1 및 도 2에 도시된 셀 구조물(90)의 배선 구조물(50) 및 버퍼막(60)과 실질적으로 동일한 구성을 가지므로 더 이상의 상세한 설명은 생략한다.
상기 버퍼막(600) 상에 저저항 도전막(650)이 더 배치된다. 상기 저저항 도전막(650)은 상기 조사영역(IS)에서는 분리패턴(400) 상에 배치되어 픽셀영역(A)을 노출하는 그리드(651)로 제공된다. 상기 그리드(651)는 단위픽셀(UP)의 주변부로 입사되는 경사광을 광전변환 소자(200)로 반사시켜 단위픽셀(UP)의 수광 효율을 높일 수 있다.
블랙영역(BA)에 구비된 상기 저저항 도전막(650)은 기준 픽셀부(RPx) 전체를 덮도록 상기 버퍼막(600) 상에 위치하여, 기준 픽셀부(RPx)로 공급되는 광을 차단하는 광학 블랙패턴(653)으로 제공된다. 광이 차단된 기준 픽셀부(RPx)로부터 발생하는 광전하를 검출하여 기준 전하량으로 설정하고 상기 단위픽셀(UP)로부터 생성되는 픽셀 전하량과 비교한다. 기준 전하량보다 큰 픽셀 전하량을 유효 전하량으로 취급하여 활성 픽셀과 비활성 픽셀을 구분한다.
접속영역(CA)에 구비된 상기 도전막(650)은 기판(100)을 관통하는 접속 구조물(800)의 접속패드(655)로 제공된다. 접속영역(CA)의 제 2면(102)으로부터 제1 면(101)을 관통하는 접속 홀(CH)이 구비되고 상기 접속 홀(CH)의 내측면 및 바닥면을 따라 실린더 형상의 접속구조물(800)이 배치된다. 상기 접속 구조물(800)의 중심부에는 실리콘 산화물과 같은 절연물질로 구성된 절연칼럼(890)이 배치된다.
상기 픽셀영역(A))에 대응하는 버퍼막(600)을 덮는 투광유닛(700)이 배치된다. 상기 투광유닛(700)은 단위픽셀(UP) 별로 배치되어 그리드(651) 사이로 노출된 버퍼막(600)의 상면을 덮는 칼라필터(710) 및 칼라필터(71) 상에 배치되어 상기 입사광(R)을 상기 단위픽셀(UP)로 집광시키는 마이크로 렌즈(730)를 구비한다. 상기 칼라필터(710)는 특정파장만 갖는 색광을 선택적으로 투과시키며 마이크로 렌즈(730)는 입사광을 광전 변환 소자(200)로 집광되도록 입사광의 경로를 조절할 수 있다.
상기 투광유닛(700)은 도 1 및 도 2에 도시된 셀 구조물(90)의 투광유닛(70)과 실질적으로 동일한 구조를 가지므로 더 이상의 상세한 설명은 생략한다.
상기 단위픽셀(UP)은 다음과 같이 피사체의 이미지에 대응하는 전기신호인 이미지 신호를 생성한다.
먼저, 빛이 차단된 상태에서 상기 리셋 트랜지스터(Rx)의 드레인과 상기 소스 팔로워 트랜지스터(SF)의 드레인에 전원 전압(VDD)을 인가하고 상기 리셋 트랜지스터(Rx)를 온(on)시켜 상기 플로팅 확산노드(FD)에 잔류하는 전하들을 방출시킨다.
이어서, 리셋 트랜지스터(Rx)를 오프(off)시키고, 피사체로부터 반사되는 입사광이 PN 접합 구조를 갖는 포토 다이오드(PD)로 입사하면 상기 포토 다이오드(PD)에서 전자-정공 쌍이 생성된다. 정공은 포토 다이오드(PD)의 P형 불순물 영역에 축적되고 전자는 포토 다이오드(PD)의 N형 불순물 영역에 축적된다. 트랜스퍼 트랜지스터(Tx)에 의해 전자는 플로팅 확산노드(FD)로 전송되어 축적된다.
플로팅 확산노드(FD)에 축적된 전하량에 비례하여 소스 팔로워 트랜지스터(SF)의 게이트 바이어스가 변경되고 소스 팔로워 트랜지스터(SF)의 소스 전극의 전위 변화를 초래하게 된다. 이때 선택 트랜지스터(Sx)를 온(ON) 시키면, 칼럼 라인으로 전하에 의한 출력신호(Vout)가 읽히게 된다.
특히, 상기 포토 다이오드(PD)가 구비된 픽셀영역(A)은 분리패턴(400)을 구성하는 금속성 도전패턴(450)에 의해 한정되므로, 금속성 도전패턴(450)으로 음전압을 인가하여 상기 정공을 효율적으로 제거할 수 있다. 이에 따라, 상기 단위픽셀(UP)의 암전류를 충분히 제거할 수 있다. 금속성 도전패턴(450)을 저저항 금속성 물질로 구성함으로써 음전압 인가효율을 높일 수 있다.
상기 이미지 신호 생성기(910)에 의해 득출된 이미지 신호는 상기 이미지 처리 프로세서(950)로 전송되어 피사체의 이미지 데이터로 생성된다.
상기 이미지 처리 프로세서(950)는 상기 이미지 신호 생성기(910)로 단위픽셀(UP)에 대한 구동신호를 인가하는 구동 드라이버(951), 상기 단위 픽셀(UP)로부터 득출되는 이미지 신호(전기신호)를 검출신호로 검출하는 신호 검출부(953) 및 상기 구동신호와 검출신호를 선택적으로 제어하는 타이밍 발생기(955)를 구비한다. 바람직하게는, 상기 검출라인(953)으로부터 검출되는 검출신호를 저장하는 신호버퍼(957)가 더 배치될 수 있다.
상기 이미지 신호 생성기(910)의 픽셀부(Px)는 구동 드라이버(951)로부터 전송되는 (픽셀 선택신호, 리셋 신호 및 전하전송 신호와 같은) 다수의 구동신호에 의해 구동되고, 픽셀부(Px)의 각 단위픽셀(UP)에서 생성된 전기신호는 검출부(953)의 열 디코더(953a) 및 상관 이중 샘플러(953b)에 의해 아날로그 신호로 검출된다.
상기 구동 드라이버(951)는 행렬 형태로 배치된 단위 픽셀들의 구동 행(driving row)을 결정하는 행 디코더(951a) 및 상기 행 디코더(951a)와 연결되어 구동 행으로 구동신호를 공급하는 행 드라이버(row driver, 951b)를 포함한다. 따라서, 상기 구동신호는 상기 픽셀부(Px)의 각 행별로 공급될 수 있다.
상기 신호 검출부(953)는 각 단위픽셀(up)의 전기신호를 이미지 신호로 검출한다. 예를 들면, 상기 검출부(953)는 매트릭스 형태로 배치된 단위픽셀(UP)들의 검출 열(reading column)을 결정하는 열 디코더(953a), 상관 이중 샘플러(correlated double sampling(CDS), 953b) 및 상기 상관 이중 샘플러(953b)로부터 검출된 아날로그 전기신호를 디지털 신호로 변환하는 아날로그 디지털 변환기(ADC, 853c)를 포함한다.
상관이중 샘플러(953b)는 단위픽셀(UP)들의 리셋 상태를 나타내는 기준 전압과 입사광에 상응하는 신호 성분을 나타내는 픽셀 전압의 차이를 구하여 상관 이중 샘플링을 수행하고 유효신호에 상응하는 아날로그 샘플링 신호를 출력한다. 상관이중 샘플러(953b)는 픽셀부(Px)의 열 라인들과 각각 연결된 복수의 CDS 회로들을 포함하고 유효신호에 상응하는 아날로그 샘플링 신호를 각 열(column)별로 출력할 수 있다. 열 별로 출력된 아날로그 샘플링 신호는 아날로그 디지털 변환기(953c)에 의해 디지털 신호로 변환된다.
상기 타이밍 발생기(955)는 상기 구동 드라이버(951) 및 신호 검출부(953)와 전기적으로 연결되어 상기 행 디코더(951a) 및 열 디코더(953a)에 타이밍(timing) 신호를 제공하여 상기 구동신호가 인가되는 구동 행 및 상기 검출신호가 검출되는 검출 열을 제어한다.
상기 신호버퍼(957)는 상기 신호 검출부(953)으로부터 전송된 디지털 신호를 저장하고 상기 열 디코더(953a)에서의 디코딩 순서에 따라 순차적으로 상기 디지털 신호를 영상신호 처리부(미도시)로 전송한다.
본 실시예의 경우, 상기 이미지 신호 생성기(910)와 이미지 신호처리 프로세서(950)는 서로 다른 기판에 배치되어 접속 구조물(800)에 의해 전기적으로 연결된다.
예를 들면, 상기 이미지 신호 생성기(910)는 상기 기판(100)에 구비된 픽셀 칩(PC)으로 제공되고 상기 이미지 신호처리 프로세서(950)는 상기 기판(100)과 분리되는 별개의 추가기판(958)에 구비되고 상기 픽셀 칩(PC)에 전기적으로 연결되는 로직 칩(logic chip, LC)으로 제공될 수 있다.
상기 픽셀 칩(PC)과 로직 칩(LC)은 칩 스케일 패키징 공정에 의해 서로 접합되고 상기 접속 구조물(800)에 의해 픽셀 칩(PC)의 배선 구조물(500)과 로직 칩(LC)의 배선 구조물(959)을 서로 연결된다. 예를 들면, 상기 접속 구조물(800)은 실리콘 관통 비아(through silicon via, TSV)로 구성할 수 있다.
이미지 신호 처리 프로세서(950)를 구성하는 구동 드라이버(951), 신호 검출부(953), 타이밍 발생기(955) 및 입출력 버퍼(957)는 상기 추가기판(958) 상에 전기적 동작 단위소자(OD)로 제공되고 상기 배선 구조물(959)에 의해 서로 전기적으로 연결될 수 있다. 따라서, 상기 로직 칩(LC)은 접속 구조물(800)을 통하여 픽셀 칩(PC)의 배선 구조물과 연결되어 구동신호 및 검출신호를 서로 교환할 수 있다.
이때, 상기 접속 구조물(800)은 상기 분리패턴(400)으로 한정된 접속 마진영역(C)의 내부에 배치되어 서로 인접한 접속 구조물(800) 사이의 전기적 간섭을 방지할 수 있다.
특히, 접속 마진영역(C)은 사다리꼴 형상을 갖는 분리패턴(400)에 의해 제1 면(102)보다 제2 면(102)이 넓은 표면적을 갖게 되므로 접속 구조물을 형성하기 위한 콘택 홀(CH) 형성을 위한 식각공정의 공정마진을 높일 수 있다.
본 실시예에서는 상기 이미지 신호 생성기(910)와 이미지 신호 처리 프로세서(950)가 서로 다른 기판에 개별적인 칩으로 제공되는 것을 개시하고 있지만, 이미지 신호 생성기(910)와 이미지 신호처리 프로세서(950)가 동일한 기판(100) 상에 배치될 수도 있음은 자명하다. 이때, 상기 기판(100)을 관통하여 픽셀 칩(PC)의 배선 구조물(300)과 로직 칩(LC)의 배선 구조물(959)를 연결하기 위한 접속 구조물은 제공되지 않을 수도 있다.
상술한 바와 같은 이미지 센서에 의하면, 암전류 억제를 위한 음전압 인가전극을 저저항 금속물질로 구성함으로써 암전류 제거효율을 현저하게 높일 수 있다. 이에 따라, 갭필 불량에 기인하는 종래 폴리실리콘 전극의 고저항에 의해 음전압의 인가불량을 방지할 수 있다.
분리패턴(400)을 신호생성 트랜지스터(330)가 배치된 기판의 전면으로부터 투광유닛(700)이 배치된 후면을 향하여 폭이 좁아지는 사다리꼴 형상으로 제공하여 후면으로 입사되는 광의 수광면적과 접속 구조물을 형성하기 위한 접속 마진영역의 면적을 높일 수 있다. 이에 따라, 상기 이미지 센서(1000) 센서의 수광 효율과 접속 구조물 형성공정의 공정효율을 높일 수 있다.
이하, 상기 이미지 센서(1000)의 제조방법을 상세하게 설명한다.
도 11a 재지 도 11o는 본 발명의 일실시예에 따라 도 7 내지 도 9에 도시된 이미지 센서를 제조하는 방법을 나타내는 공정단면도들이다.
도 11a를 참조하면, 조사영역(IA), 블랙영역(BA) 및 접속영역(CA)을 구비하는 기판(100)에 대하여 선택적으로 이온 주입공정을 수행하여 조사영역 및 블랙영역에 웰 영역과 광전변환 소자층(200a)을 형성한다.
상기 기판(100)은 상기 이온주입 공정이 수행되는 제1 면(101) 및 상기 제1 면(101)과 대칭하게 위치하는 배면인 제2 면(102)을 구비한다. 상기 기판(100)은 p형 불순물로 도핑된 p형 웰(well)을 포함하는 벌크(bulk) 실리콘 기판이나 상기 p형 벌크 기판 상에 p형 에피택셜층이 형성된 반도체 기판으로 제공될 수 있다.
상기 기판(100) 상에는 다수의 단위영역(UA)이 규칙적으로 배치된다. 예를 들면, 상기 조사영역(IA)에는 다수의 픽셀영역(A)이 매트릭스 형상으로 정렬되고, 상기 블랙영역(BA)에는 매트릭스 형상으로 제공되는 픽셀영역(A)의 행 또는 열 방향을 따라 일정한 간격으로 배치되는 기준 픽셀 영역(B)이 배치된다. 상기 접속영역(C)에는 접속 구조물(800)의 간격에 따라 적정한 크기의 공정마진을 제공하는 접속 마진영역(C)이 정렬된다. 따라서, 상기 단위영역(UA)은 픽셀영역(A), 기준 셀 영역(B) 및 접속 마진영역(C)으로 구분된다.
상기 조사영역(IA)은 외부로부터 광이 조사되어 피사체의 이미지 신호를 생성하고 상기 블랙영역(BA)은 광이 차단(blacked)된 상태에서 기준 전하량을 생성하여 상기 픽셀영역(A)에서 입사광에 의해 생성된 픽셀 전하량에 대한 기준값을 제공한다. 상기 접속영역(CA)은 기판(100)에 배치된 회로 구조물과 외부를 전기적으로 연결하는 접속 구조물(800)이 배치된다.
상기 접속영역(CA)을 덮고 조사영역(IA)과 블랙영역(BA)을 덮는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이온주입 마스크로 이용하는 이온주입공정을 수행한다.
예를 들면, 상기 제1 면(101)과 인접한 기판(100)의 내부에는 p형 불순물을 구비하는 웰 영역(W)이 배치되므로, 제1 면(101)으로부터 이격된 기판(100)의 내부에 n 형 불순물을 주입하여 상기 기판의 내부에 pn 접합 다이오드를 형성한다. 따라서, 상기 이온 주입공정에 의해 기판(100)의 내부에는 p형 불순물을 구비하는 웰 영역(W)과 상기 웰 영역(W)의 하부에서 pn 접합을 이루는 광전변환 소자층(200a)이 형성된다.
본 실시예에서는 광전변화 소자층(200a)을 상기 분리패턴(400)보다 먼저 형성하는 것을 개시하고 있지만, 분리패턴(400)을 먼저 형성하고 광전변환 소자층(200a)을 형성할 수도 있음은 자명하다.
이어서, 상기 웰 영역(W)에 소자 분리막(390)을 형성하여 이미지 신호 생성부(300)을 구성하는 트랜지스터를 형성하기 위한 활성영역(미도시)을 정의한다. 예를 들면, 상기 소자 분리막(390)은 얕은 트렌치 분리(shallow trench isolation, STI) 공정에 의해 형성될 수 있다.
도 11b를 참조하면, 상기 단위영역(UA)을 둘러싸고 상기 제1 면(101)으로부터 폭이 좁아지도록 리세스되어 역사다리 형상을 갖는 깊은 트렌치(DT)를 형성한다.
기판(100)의 제1 면(101) 상에 상기 단위영역(UA)을 덮고 단위영역(UA)의 주변부를 노출하는 마스크 패턴(미도시)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하는 식각공정을 수행하여 인접한 단위영역(UA)들을 서로 분리하는 깊은 트렌치(DT)를 형성한다.
p형 불순물 또는 n형 불순물을 구비하는 실리콘 기판을 제거할 수 있는 건식 또는 습식식각 공정을 제1 면(101)으로부터 소정의 깊이까지 수행한다. 이에 따라, 웰 영역(W) 및 확산변환 소자층(200a)을 부분적으로 제거하고 제2 면(102)과 인접한 바닥면(BS)을 갖는 깊은 트렌치(DT)를 형성한다.
이때, 상기 깊은 트렌치(DT)는 측면에 일정한 기울기를 갖도록 형성되어 제1 면(101)으로부터 제2 면(102)으로 진행할수록 폭이 넓어지는 역사다리 형상을 갖는다.
도 11c를 참조하면, 상기 깊은 트렌치(DT)의 바닥면(BS)과 측벽(SS) 및 상기 제1 면(101)을 덮는 절연막(410a) 및 상기 절연막(410a)을 덮고 상기 깊은 트렌치(DT)를 매립하는 더미막(420a)을 구비하는 더미 분리막(470a)을 형성한다.
깊은 트렌치(DT)를 형성한 후 손상된 식각면을 큐어링하고 상기 픽셀영역(A)이나 기준 셀 영역(B)으로 광을 반사할 수 있는 절연막(410a)을 형성한다. 예를 들면, 상기 깊은 트렌치(DT)의 형상 프로파일을 따라 원자층 증착(atomic layer deposition, ALD) 공정이나 산화공정을 통하여 실리콘 산화막으로 구성되는 절연막(410a)을 형성한다. 특히, 상기 절연막(410a)은 상기 깊은 트렌치(DT)의 형상 프로파일을 따라 형성될 수 있도록 라이너막으로 형성된다. 이에 따라, 이미지 센서(1000)의 집적도 증가에 따라 깊은 트렌치(DT)의 선폭이 축소된다 할지라도, 후술하는 더미 패턴(420, 도 11d)의 선폭을 충분히 확보함으로써 더미패턴(420)을 대체하는 도전성 금속패턴(450)의 선폭을 충분히 확보할 수 있다.
또한, 상기 절연막(410a)은 기판(100)에 대하여 충분히 작은 굴절률을 갖는 물질로 형성하여 후속공정에 의해 단위픽셀(UP)로의 반사특성을 높일 수 있다. 본 실시예의 경우, 기판(100)을 구성하는 실리콘(Si)의 굴절률이 약 3.5이므로 상기 절연막(410a)을 약 1.5의 굴절률을 갖는 실리콘 산화막(SiO2)으로 형성한다. 특히, 상기 픽셀영역(A)에 대하여 경사지게 입사하는 입사광이 절연패턴(410)의 외측면에서 픽셀영역(A)으로 전반사할 수 있도록 형성한다.
본 실시예에서는 실리콘 산화물로 상기 절연막(410)을 형성하는 것을 개시하고 있지만, 상기 기판(100)에 대하여 충분히 작은 굴절률을 갖고 깊은 트렌치(DT)의 손상된 식각면을 큐어링 할 수 있다면 다양한 물질을 이용하여 상기 절연막(401a)을 형성할 수 있다. 예를 들면, 실리콘 질화물이나 실리콘 산질화물을 이용하여 상기 절연막(410a)을 형성할 수도 있다.
이어서, 상기 절연막(410a)에 의해 축소된 깊은 트렌치(DT)를 매립하기에 충분한 두께를 갖는 더미막(420a)을 형성한다. 예를 들면, 상기 기판(100)에 대하여 충분한 식각 선택비를 갖는 더미물질을 상기 절연막(410a) 상에 화학기상증착 공정과 같은 증착공정에 의해 증착할 수 있다.
상기 더미물질은 기판(100)에 대한 식각 선택비와 더미 트렌치(DT)에 대한 매립효율만 충분하다면 다양한 물질을 이용할 수 있다. 예를 들면, 상기 더미물질은 실리콘 게르마늄(SiGe), 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 붕규산염 유리(boron silicate glass, BSG), 폴리실리콘 및 이들의 합성물 중의 어느 하나를 포함할 수 있다. 이에 따라, 상기 깊은 트렌치(DT)를 덮는 더미 분리막(470a)을 형성할 수 있다.
도 11d를 참조하면, 상기 제1 면(101)이 노출되도록 상기 절연막(410a) 및 상기 더미막(420a)을 평탄화하여 상기 깊은 트렌치(DT)에만 잔류하도록 각 깊은 트렌치(DT)별로 분리시킨다. 이에 따라, 상기 깊은 트렌치(DT)를 매립하고 상기 단위영역(UA)을 한정하는 더미 분리패턴(470)을 형성한다.
예를 들면, 화학기계적 연마(CMP)공정과 같은 평탄화 공정을 상기 제1 면(101)이 노출될 때 까지 수행한다. 이에 따라, 제1 면(101)을 덮는 더미 분리막(470a)은 제거되고 깊은 트렌치(DT)의 내부에만 잔류하게 된다.
따라서, 상기 절연막(410a)은 깊은 트렌치(DT)의 측벽(SS)과 바닥면(BS)을 덮는 절연패턴(410)으로 형성되고 상기 더미막(420a)은 절연패턴(410)으로 한정된 깊은 트렌치(DT)이 내부를 매립하는 더미패턴(420)으로 형성된다.
이때, 상기 절연패턴(410)은 깊은 트렌치(DT)의 측벽(SS) 및 바닥면(BS)으로부터 균일한 두께를 갖도록 형성되어 상기 더미패턴(420)은 역 사다리꼴(reversely trapezoid) 형상을 갖는다.
또한, 상기 광전변환 소자층(200a)은 상기 더미 분리패턴(420)에 의해 각 셀 영역(A) 및 기준 셀 영역(B) 별로 분리되어 광전변환 소자(200)로 형성된다. 본 실시예의 경우, 상기 광전변환 소자(200)는 pn 접합 포토 다이오드로 구성된다.
도 11e를 참조하면, 상기 광전변환 소자(200)로부터 생성되는 광전하에 따라 피사체의 이미지 신호를 생성하는 이미지 신호 생성부(300) 및 상기 이미지 신호 생성부(300)와 전기적으로 연결되는 배선 구조물(500)을 상기 제1 면(101)에 형성한다.
예를 들면, 상기 웰 영역(W)에서 상기 소자분리막(390)에 의해 한정된 활성영역 상에 반도체 칩 제조 공정의 프론트 공정(front end of line, FEOL process)을 수행하여 전송 트랜지스터(310), 플로팅 확산 노드(320) 및 신호생성 트랜지스터(330)를 형성한다.
상기 전송 트랜지스터(310)는 제1 면(101)으로부터 웰 영역(W)의 내부로 연장하여 광전변환 소자(200)와 인접하게 위치하는 수직 전송 게이트(312)를 포함한다. 이에 따라, 광전변화 소자(200)로부터 제1 면(101) 상에 위치하는 플로팅 확산노드(320)로의 전하전송 효율을 높일 수 있다.
상기 플로팅 확산노드(320)는 상기 전송 트랜지스터(310)와 인접하여 전송 게이트(312)를 통하여 활성변환 소자(200)로부터 생성된 광전하가 전달되어 축적된다. 상기 플로팅 확산 노드(320)는 전송 게이트(312)와 소자 분리막(390) 사이의 제1 면(101) 상에 배치되며 웰 영역(W)과 다른 도전형의 불순물을 주입하여 형성한다.
상기 신호생성 트랜지스터(330)는 상기 플로팅 확산 노드(320)에 축적된 광전하의 전하량 또는 전위변화를 기초로 피사체의 이미지에 관한 정보를 나타내는 전기신호를 생성한다. 상기 전기신호는 피사체의 이미지 신호로 검출되어 상기 이미지 신호 처리 프로세서(950)로 전송된다.
전송 트랜지스터(310)와 플로팅 확산노드(320)가 구비된 활성영역을 제외한 나머지 활성영역에 적어도 하나의 신호생성 트랜지스터(330)를 형성한다. 본 실시예에서, 상기 신호생성 트랜지스터(330)는 플로팅 확산 노드(32)를 방전시키는 리셋 트랜지스터, 상기 플로팅 확산 노드(320)의 전압을 증폭하는 소스 팔로어(source follower) 트랜지스터 및 선택 신호에 응답하여 상기 증폭된 전압들을 출력하는 선택 트랜지스터를 포함한다. 상기 플로팅 확산 노드(320)는 상기 리셋 트랜지스터의 소스전극과 연결되며 동시에 드라이버 트랜지스터의 게이트 전극과 연결된다. 상기 드라이버 트랜지스터는 선택 트랜지스터에 연결된다.
상기 리셋 트랜지스터, 드라이버 트랜지스터 및 선택 트랜지스터는 상기 이미지 소자(1000)의 구성(configurations)과 설계조건에 따라 픽셀영역(A)에 모두 형성될 수도 있고, 픽셀영역(A)과 인접한 별도의 트랜지스터 영역(미도시)과 픽셀영역(A)에 분산되어 형성될 수도 있다.
상기 조사영역(IA)에 구비된 픽셀영역(A)은 광전변환 소자(200)와 이미지 신호 생성부(300)를 구비하고 더미 분리패턴(470)에 의해 절연되어 개별적으로 이미지 신호를 생성하는 이미지 센서(1000)의 단위픽셀(UP)을 형성하게 된다. 따라서, 상기 조사영역(IA)에는 다수의 단위픽셀(UP)이 매트릭스 형상으로 배치된 픽셀부(Px)가 형성된다.
상기 블랙영역(BA)에 구비된 기준 셀 영역(B)은 광전변화 소자(200)와 이미지 신호 생성부(300)를 구비하는 단위픽셀(UP)로 형성된다. 그러나, 후술하는 바와 같이, 블랙영역(BA)의 제2 면(102)에는 광학 블랙 패턴(653)이 형성되어 광이 차단된 상태에서 광전하를 생성하는 기준 픽셀(RP)로 형성된다. 따라서, 상기 블랙영역(BA)에는 적어도 하나의 기준픽셀을 구비하는 기준 픽셀부(RPx)가 형성된다.
이미지 신호 생성부(300)를 형성하기 위한 FEOL 공정이 진행되는 동안 상기 접속영역(CA)은 마스크 패턴에 의해 보호된다. 따라서, 상기 접속영역(CA)은 더미 분리패턴(470)에 의해 한정되고 벌크 실리콘으로 구성되는 접속픽셀(CP)로 형성된다.
이어서, 상기 이미지 신호 생성부(300)가 형성된 제1 면(101)의 전면에 BEOL과 같은 반도체 칩 배선공정을 수행하여 상기 이미지 신호 생성부(300)와 전기적으로 연결되는 배선 구조물(500)을 형성한다.
예를 들면, 제1 면(101) 상에 형성된 이미지 신호 생성부(300)를 제1 층간 절연막(521)에 의해 매립하고 상기 제1 절연막(521)을 관통하고 이미지 신호 생성부(300)와 연결되는 제1 플러그(P1)를 형성한다. 이어서, 제1 절연막(521) 상에 제1 플러그(P1)와 연결되는 라인형상의 하부 금속배선(M0)을 형성한다. 하부 금속배선(M0)을 덮는 제2 층간 절연막(522) 및 제2 절연막(522)을 관통하여 하부 금속배선(M0)과 연결되는 제2 플러그(P2)를 형성한다. 제2 플러그(P2)와 연결되고 제3 절연막(523)에 의해 절연되는 제1 금속배선(M1)을 제3 층간 절연막(523) 상에 형성한다.
이에 따라, 하부 금속배선(M0) 및 제1 금속배선(M1)과 제1 및 제2 플러그(P1,P2)를 구비하는 도전라인(510)과 상기 도전라인(510)을 전기적으로 분리하는 절연막(520)으로 구성되는 배선 구조물(500)이 형성된다.
이에 따라, 단위픽셀(UP), 기준픽셀(RP) 및 접속픽셀(CP)을 구비하고 상기 배선 구조물(500)을 구비하는 이미지 신호 생성기(910)가 형성된다. 특히, 본 실시예에서는 상기 기판(100) 상에 이미지 신호 생성기(910)만 형성되어 단일한 픽셀 칩(PC)으로 형성한다. 후술하는 바와 같이, 이미지 신호 생성기(910)로부터 검출된 이미지 신호를 처리하는 이미지 신호 프로세서(950)는 별도의 로직 칩(LC)으로 형성되어 패키지 공정에 의해 픽셀 칩(PC)에 접합(bonding) 된다.
도 11f를 참조하면, 추가기판(958)에 대하여 별도의 반도체 제조공정을 수행하여 형성된 이미지 신호처리 프로세서(image signal processor, 950)를 상기 이미지 신호 생성기(910)와 접속한다.
예를 들면, 상기 추가기판(958) 상에 단위픽셀(UP)에 대한 구동신호를 상기 이미지 신호 생성기(910)로 인가하는 구동 드라이버(951), 상기 단위 픽셀(UP)로부터 득출되는 이미지 신호(전기신호)를 검출신호로 검출하는 신호 검출부(953) 및 상기 구동신호와 검출신호를 선택적으로 제어하는 타이밍 발생기(955) 및 상기 검출라인(953)으로부터 검출되는 검출신호를 저장하는 신호버퍼(957)에 대응하는 다수의 전기적 동작 단위 소자(operating device, OD) 및 회로유닛을 일반적인 반도체 제조 공정으로 형성한다.
BEOL과 같은 배선 공정을 통하여 상기 동작 단위 소자를 연결하는 추가배선 구조물(959)을 형성한다. 상기 추가 배선 구조물(959)은 배선 구조물(500)과 마찬가지로 도전라인과 도전라인을 전기적으로 분리하는 절연막으로 구성될 수 있다. 이에 따라, 상기 이미지 신호처리 프로세서(950)는 기판(100)과 구별되는 추가기판(958) 상에 형성되는 별개의 로직 칩(LC)으로 형성된다.
기판접합 공정에 의해 상기 로직 칩(LC)과 픽셀 칩(PC)을 접합하여 패키지 구조물(990)을 형성한다. 예를 들면, 상기 로직 칩(LC)과 픽셀 칩(PC)은 칩 스케일 패키지 공정으로 접합되어 칩 스케일 패키지(CSP)로 형성될 수 있다.
도 11g를 참조하면, 상기 제2 면이 상방을 향하도록 패키지 구조물(990)을 뒤집고 상기 제2 면(102)에 대하여 기판 씨닝(thinning) 공정을 수행한다. 이에 따라, 상기 기판(100)의 두께는 축소되고 더미 분리패턴(470) 및 광전변환 소자(200)가 노출된다.
예를 들면, 더미 분리패턴(470)이 노출되도록 제2 면(102)에 대하여 기판 연삭(grinding)공정을 수행하여 기판(100)의 전체 두께를 줄일 수 있다. 이에 따라, 광전변환 소자(200) 및 더미 분리패턴(470)은 축소된 두께를 가지면서 노출된다.
도 11h를 참조하면, 상기 기판(100)에 대하여 선택적으로 상기 더미패턴(420)을 제거하여 상기 절연패턴(410)에 의해 한정되고 배선 구조물(500)의 하부 절연막인 제1 층간 절연막(521)의 표면을 노출하는 깊은 트렌치 홀(DTH)을 형성한다.
예를 들면, 상기 기판(100) 및 상기 절연패턴(410)에 대하여 식각 선택비를 갖는 용액을 에천트로 이용하는 습식식각에 의해 상기 더미패턴(420)을 제거할 수 있다.
예를 들면, 상기 더미패턴(420)이 실리콘 게르마늄(SiGe)을 포함하는 경우 제1 종 표준용액(SC-1)인 과산화 암모늄 수용액을 에천으로 이용하고, 실리콘 산화물을 포함하는 경우 불산(HF) 수용액을 에천트로 이용할 수 있다. 또한, 더미패턴(420)이 실리콘 질화물(SiN), 붕규산염 유리(boron silicate glass, BSG) 및 폴리실리콘을 포함하는 경우에는 각각 인산(H2PO4) 수용액, 불산(HF) 수용액, 암모늄(NH4OH) 수용액을 에천트로 이용할 수 있다.
본 실시예의 경우, 상기 기판(100)과의 식각 선택비가 가장 우수한 실리콘 게르마늄으로 더미 패턴(420)을 형성하므로, 제1 종 표준용액을 에천트로 이용하는 습식식각 공정에 의해 제거할 수 있다.
도 11i를 참조하면, 저저항 금속물질을 포함하는 금속성 도전막(450a)을 상기 깊은 트렌치 홀(DTH)을 매립하기에 충분한 높이를 갖도록 형성한다.
예를 들면, 원자층 증착공정에 의해 티타늄 질화막(TiN)이나 탄탈륨 질화막(TaN)을 증착하여 상기 제1 층간 절연막(521), 절연패턴(4710), 광전변화 소자(200) 및 제2 면(102)을 덮는 금속성 도전막(450a)을 형성할 수 있다. 이와 달리, 갭필 특성이 우수하고 저저항을 갖는 텅스텐(W)을 화학기상증착 공정에 의해 상기 제1 층간 절연막(521), 절연패턴(4710), 광전변화 소자(200) 및 제2 면(102) 상에 증착하여 상기 금속성 도전막(450a)을 형성할 수도 있다. 다른 실시예로서, 저저항 특성이 우수한 구리를 전해도금(electro plating) 공정에 의해 상기 제1 층간 절연막(521)의 상면으로부터 성장시켜 상기 금속성 도전막(450a)을 형성할 수 있다.
이와 달리, 상기 도전성 금속막(450a)을 기판(100)보다 현저하게 작은 굴절률을 갖는 도전성 투명 금속 산화막으로 형성할 수도 있다. 예를 들면, 원자층 증착공정에 의해 상기 제1 층간 절연막(521), 절연패턴(410), 광전변화 소자(200) 및 제2 면(102)을 덮는 인듐틴 산화막(indium tin oxide, ITO)을 형성할 수 있다. 이에 따라, 단위픽셀(UP)로 입사한 경사광이 절연패턴(410)에 의해 반사되지 않고 투과하더라도 투명 금속 산화물에 의해 다시 광전변화 소자(200)로 반사될 수 있다. 이에 따라, 광전변환 소자(20)의 수광 효율을 더욱 높일 수 있다.
특히, 금속성 도전막(450a)을 형성하는 공정은 고온공정이므로 더미패턴(420)과 같이 제1 면(101)0에서 형성하는 경우 이미지 신호 생성부(300)와 배선 구조물(500)에 열적 손상과 금속오염을 야기할 수 있다. 그러나, 본 발명과 같이 제1 면(101)과 대칭적으로 위치하는 제2 면(102)에서 고온의 금속공정을 수행하므로 이미지 신호 생성부(300)와 배선 구조물(500)에 열적 손상 및 금속오염을 충분히 방지할 수 있다.
도 11j를 참조하면, 상기 제2 면(102)이 노출되도록 상기 금속성 도전막(450a)을 평탄화하여 상기 깊은 트렌치 홀(DTH)을 매립하는 도전성 금속패턴(450)을 형성한다. 이에 따라, 상기 절연패턴(410)과 금속성 도전패턴(450)을 구비하는 분리패턴(400)을 형성한다.
예를 들면, 상기 제2 면(102)이 노출되도록 화학기계적 연마공정에 의해 금속성 도전막(450a)을 평탄화한다. 이에 따라, 상기 금속성 도전막(450a)은 상기 깊은 트렌치 홀(DTH)에만 잔류하여 금속성 도전패턴(450)으로 형성된다. 이에 따라, 상기 더미패턴(420)은 금속성 도전패턴9450)으로 치환되어 절연패턴(410)과 금속성 도전패턴(450)을 구비하는 분리패턴(400)이 형성된다.
상기 금속성 도전패턴(450)은 음전압 인가전극으로 기능하여 단위픽셀(UP)에서 생성되는 암전류를 효과적으로 억제한다. 특히, 저저항 금속물질을 포함하므로 인가전극의 고저항에 의해 음전압이 불규칙하게 인가되는 불량을 방지할 수 있다.
폴리실리콘을 음전압 인가전극으로 이용하는 종래의 이미지 센서에 의하면, 깊은 트렌치(DT)의 높은 종횡비에 의한 갭필불량으로 전기저항이 급속하게 증가하여 음전압 인가불량이 빈번하게 발생한다.
그러나, 본 발명에서는 제2 면(102)에서의 금속치환 공정에 의해 이미지 신호 생성부(300)와 배선 구조물(500)에 열적 손상 및 금속오염을 방지하면서 낮은 저항을 갖는 음전압 인가전극을 용이하게 형성할 수 있다. 이에 따라, 이미지 센서(1000)의 동작 안정성을 현저하게 높일 수 있다.
도 11k를 참조하면, 상기 제2 면(102)과 분리패턴(400)을 덮는 버퍼막(600)을 차례대로 형성한다.
예를 들면, 상기 제2 면(102)과 분리패턴(400)의 상면에 화학기상증착 공정에 의해 금속 산화막(610)을 형성하고 상기 금속 산화막(610)을 덮는 반사 방지막(620)을 형성한다.
본 실시예의 경우, 상기 금속 산화막(610)은 알루미늄 산화물로 형성되어 제2 면(102)의 표면결함을 제거함으로써 상기 표면결함으로 인한 노이즈를 방지한다. 상기 반사 방지막(620)은 입사광이 단위픽셀(UP)의 외부로 반사되는 것을 방지함으로써 광효율을 높일 수 있다.
상기 반사 방지막(620) 상에 실리콘 산화막을 형성하여 보호막(630)을 형성한다. 따라서, 상기 버퍼막(600)은 상기 금속 산화막(610), 상기 반사 방지막(620) 및 상기 보호막(630)으로 형성된다.
도 11l을 참조하면, 상기 접속영역(CA)으로부터 상기 버퍼막(600) 및 접속픽셀(CP)과 배선 구조물(500)을 차례대로 부분 제거하여 이미지 신호처리 프로세서(950)를 노출하는 관통 홀(CH)을 형성한다.
예를 들면, 상기 버퍼막(600)의 상부에 접속영역(CA)에 대응하는 버퍼막(600)을 노출하는 마스크 패턴(미도시)을 형성한 후 플라즈마 식각과 같은 공지의 건식식각 공정에 의해 버퍼막(600), 접속픽셀(CP)의 기판(100) 및 배선 구조물(500)을 부분적으로 제거한다. 이에 따라, 배선 구조물(500)의 하부에 배치된 이미지 처리 프로세서(950)의 접속영역을 노출하는 접속 홀(CH)이 형성된다.
도 11m을 참조하면, 상기 버퍼막(600)을 덮고 접속 홀(CH)의 측벽과 바닥을 덮는 도전막(650)을 형성한다. 이에 따라, 상기 버퍼막(600)의 상면과 접속 홀(CH)의 측벽과 바닥면을 따라 균일한 두께를 갖는 도전막(650)이 형성된다.
도 11n을 참조하면, 상기 도전막(650)에 의해 한정된 접속 홀(CH)을 매립하는 절연칼럼(890)과 조사영역(IA), 블랙영역(BA) 및 접속영역(CA)을 덮는 보호막(630) 상에 각각 위치하는 그리드(651), 광학 블랙패턴(653) 및 접속패드(655)를 형성한다.
예를 들면, 상기 접속 홀(CH)을 매립하기에 충분한 두께를 갖고 절연물질로 구성되는 매립절연막(미도시)을 형성한 후 상기 도전막(650)이 노출되도록 평탄화여 접속 홀(CH)을 매립하는 절연칼럼(890)을 형성한다. 이에 따라, 상기 접속 홀(CH)을 매립하는 절연칼럼(890)과 접속 홀(CH)의 내부에서 상기 절연칼럼(890)을 둘러싸는 도전막(650)인 접속체(810)로 구성되는 접속 구조물(800)이 형성된다.
이때, 상기 블랙영역(BA)의 버퍼막(600) 상에 형성된 도전막(650)은 기준 픽셀(RP)로 광이 입사하는 것을 차단하는 광학 블랙 패턴(653)으로 제공되고, 접속영역(CA)의 버퍼막(600) 상에 형성된 도전막(650)은 접속 구조물(800)의 접속패드(655)로 제공된다. 또한, 접속 홀(CH)의 측벽과 바닥면에 형성된 도전막(650)은 상기 접속체(810)로 제공된다. 이에 따라, 상기 접속체(810)와 접속패드(655)는 일체로 제공된다.
이어서, 상기 조사영역(IA)에서 단위픽셀(UP) 상부의 도전막(650)은 제거하고 분리패턴(400) 상부의 도전막(650)은 잔류시켜 단위픽셀(UP) 상부의 버퍼막(600)을 노출하고 잔류 도전막에 의해 한정되는 칼라필터 홀(CFH)을 형성한다. 이에 따라, 상기 조사영역(IA) 상부의 도전막(650)은 각 분리패턴(400)의 상부에 배치되어 단위픽셀(UP)로 입사하는 경사광을 광전변환 소자(200)로 반사하는 그리드(651)로 형성된다.
이어서, 상기 블랙영역(BA)과 접속영역(CA)을 덮는 마스크 패턴(미도시)을 형성한 후 상기 칼라필터 홀(CFH)을 매립하는 칼라필터(710)를 형성한다.
염색 공정, 안료 분산 공정 및 인쇄 공정으로 칼라 필터막(미도시)을 형성한 후 사진식각 공정과 평탄화 공정에 의해 칼라필터 홀(CFH)을 매립하는 칼라필터(710)로 형성된다.
이어서, 상기 컬러 필터(710) 상에 광전 변환소자(200)에 대응하도록 마이크로 렌즈(720)를 형성한다. 예를 들어, 광 투과성 포토레지스트를 이용하여 광전 변환소자(200)에 대응하는 렌즈 패턴들을 형성하고 상기 렌즈패턴을 리플로우 시켜 일정한 곡률을 가지고 상기 입사광이 제공되는 방향을 향해 볼록한 형태를 갖는 마이크로 렌즈(720)를 형성할 수 있다.
상기 블랙영역(BA)과 접속영역(CA)을 덮는 마스크 패턴을 제거하면, 접속 구조물(800)과 접속패드(655) 및 광학 블랙패턴(653)이 노출된다. 이에 따라, 도 9에 도시된 바와 같은 이미지 센서를 완성한다.
도 12a 내지 도 12e는 본 발명의 다른 일실시예에 따라 도 3에 도시된 셀 구조물을 구비하는 이미지 센서를 제조하는 방법을 나타내는 공정 단면도들이다.
도 12a를 참조하면, 도 11a 내지 도 11c에 도시된 바와 같은 공정에 의해 절연막(410a) 및 더미막(420a)을 형성한 후 상기 더미막(420a)의 상부를 부분적으로 제거하여 상기 깊은 트렌치(DT) 별로 더미막(420a)을 노드 분리시킨다.
이에 따라, 셀 영역(A)의 상부를 덮는 절연막(410a)이 노출되고 상기 절연막(410a)보다 낮은 상면을 갖고 깊은 트렌치(DT)의 내부에 배치되는 축소 더미 패턴(440)을 형성한다. 특히, 상기 깊은 트렌치(DT)의 상부에는 축소 더미패턴(440)과 절연막(410a)에 의해 한정되는 리세스(R)가 형성된다.
따라서, 깊은 트렌치(DT)의 형상 프로파일을 따라 형성되는 절연막(410a)과 깊은 트렌치(DT)별로 노드분리되고 절연막(410a)보다 낮은 상면을 갖는 축소 더미패턴(440)으로 구성되는 축소 더미 분리막(480a)이 형성된다.
도 12b를 참조하면, 상기 절연막(410a)과 축소 더미패턴(440)을 덮고 상기 리세스(R)를 매립하기에 충분한 두께를 갖도록 추가 분리막(394a)을 형성한다.
도 12c를 참조하면, 상기 추가 분리막(394a)과 절연막(410a)을 기판의 제1면(101)과 소자 분리막(390)의 상면이 노출되도록 평탄화하여 상기 리세스(R)를 매립하는 추가 분리패턴(394)을 형성한다.
예를 들면, 상기 제1 면(101)이 노출되도록 추가 분리막(394a)을 평탄화하여 추가 분리막(394a)이 상기 리세스(R)에만 잔류하도록 제거한다. 이에 따라, 상기 리세스(R) 별로 노드 분리된 추가 분리패턴(394)이 형성된다. 이때, 상기 절연막(410a)도 함께 평탄화되어 상기 깊은 트렌치(DT)의 측벽과 바닥을 덮는 절연패턴(410)으로 형성된다. 상기 추가 분리패턴(394)은 절연패턴(410), 소자분리막(390) 및 제1 면(101)과 동일한 상면을 갖게 된다.
도 12d를 참조하면, 도 11e 내지 도 11g에 도시된 공정과 동일한 공정을 수행하여 상기 제1 면(101) 상에 적층된 배선 구조물(500) 및 이미지 처리 프로세서(ISP,950)를 차례대로 형성하고, 제 2면(102)에 씨닝(thining) 공정에 의해 기판(100)의 두께를 축소한다. 이에 따라, 상기 축소 더미분리막(480a)은 제2 면(102)을 통하여 노출되되고 절연패턴(410)과 축소 더미패턴(440)을 구비하는 축소 더미 분리패턴(480)으로 형성된다.
도 12e를 참조하면, 도 11h 내지 도 11i에 도시된 공정과 동일한 공정을 수행하여 제1 변형 금속성 도전패턴(450) 및 절연패턴(410)으로 구성된 제1 변형 분리패턴(400a)을 형성한다.
상기 제1 변형 금속성 도전패턴(450)은 추가 분리패턴(394)의 상면으로부터 제2 면(102)을 향하여 연장하도록 형성되어 도 11n에 도시된 금속성 도전패턴(450)과 비교하여 축소된 높이를 갖는다. 이에 따라, 제1 변형 금속성 도전패턴(450)의 종횡비를 낮춤으로써 보이드와 심과 같은 공정불량을 방지할 수 있다.
도 13a 내지 도 13c는 본 발명의 다른 일실시예에 따라 도 4에 도시된 제2 변형 픽셀 분리패턴을 구비하는 이미지 센서를 제조하는 방법을 나타내는 공정 단면도들이다.
도 13a를 참조하면, 상기 절연패턴(410)과 제1 층간 절연막(521) 및 광전변환 소자(200)를 덮는 추가 절연막(430a)을 형성한다. 도 11a 내지 도 11h에 도시된 바와 같은 공정을 수행하여 상기 절연패턴(410)에 의해 한정되고 제1 층간 절연막(521)의 표면을 노출하는 깊은 트렌치 홀(DTH)을 형성한 후, 상기 깊은 트렌치(DT)를 통해 노출된 제1 층간절연막(521)의 표면과 광전변환 소자(200)의 표면 및 제1 면(101)을 덮는 추가 절연막(430a)을 형성한다.
상기 추가절연막(430a)은 후속하는 도전성 금속패턴(450)을 평탄화하기 위한 화학기계적 연마공정이 진행되는 동안 제2 면(120)에 대한 손상을 방지한다. 이에 따라, 금속치환 공정으로부터 실리콘으로 구성된 제2 면(102)을 보호할 수 있다면 다양한 물질로 형성될 수 있다. 예를 들면, 상기 추가 패턴(43)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중의 어느 하나로 구성할 수 있다.
도 13b를 참조하면, 도 11i에 도시된 공정과 동일한 공정으로 저저항 금속물질을 포함하는 금속성 도전막(450a)을 상기 깊은 트렌치 홀(DTH)을 매립하기에 충분한 높이를 갖도록 형성한다.
도 13c를 참조하면, 도 11j와 마찬가지로 상기 제2 면(102)이 노출되도록 상기 금속성 도전막(450a)을 평탄화하여 상기 깊은 트렌치 홀(DTH)을 매립하는 도전성 금속패턴(450)을 형성한다. 이에 따라, 상기 절연패턴(410), 추가 절연패턴(430) 및 금속성 도전패턴(450)을 구비하는 제2 변형 분리패턴(400b)을 형성한다.
삭제
상술한 바와 같은 이미지 센서의 제조방법에 의하면, 단위픽셀(UP)의 암전류를 억제하기 위한 음전압 인가전극을 저저항 금속물질을 포함하는 금속성 도전패턴으로 형성할 수 있다. 이에 따라, 음전압 인가전극의 고저항에 의해 음전압이 불규칙하게 인가되는 불량을 방지할 수 있다.
폴리실리콘을 음전압 인가전극으로 이용하는 종래의 이미지 센서에 의하면, 깊은 트렌치(DT)의 높은 종횡비에 의한 갭필불량으로 전기저항이 급속하게 증가하여 음전압 인가불량이 빈번하게 발생한다.
그러나, 본 발명에서는 제2 면(102)에서의 금속치환 공정에 의해 이미지 신호 생성부(300)와 배선 구조물(500)에 열적 손상 및 금속오염을 방지하면서 낮은 저항을 갖는 음전압 인가전극을 용이하게 형성할 수 있다. 이에 따라, 이미지 센서(1000)의 동작 안정성을 현저하게 높일 수 있다.
상술한 바와 같은 이미지 센서 및 이의 제조방법에 의하면, 암전류 억제를 위한 음전압 인가전극을 저저항 금속물질로 구성함으로써 암전류 제거효율을 현저하게 높일 수 있다. 이에 따라, 갭필 불량에 기인하는 종래 폴리실리콘 전극의 고저항에 의해 음전압의 인가불량을 방지할 수 있다.
분리패턴(400)을 신호생성 트랜지스터(330)가 배치된 기판의 전면으로부터 투광유닛(700)이 배치된 후면을 향하여 폭이 좁아지는 사다리꼴 형상으로 제공하여 후면으로 입사되는 광의 수광면적과 접속 구조물을 형성하기 위한 접속 마진영역의 면적을 높일 수 있다. 이에 따라, 상기 이미지 센서(1000) 센서의 수광 효율과 접속 구조물 형성공정의 공정효율을 높일 수 있다.
폴리실리콘을 음전압 인가전극으로 이용하는 종래의 이미지 센서에 의하면, 깊은 트렌치(DT)의 높은 종횡비에 의한 갭필불량으로 전기저항이 급속하게 증가하여 음전압 인가불량이 빈번하게 발생한다.
그러나, 본 발명에서는 제2 면(102)에서의 금속치환 공정에 의해 이미지 신호 생성부(300)와 배선 구조물(500)에 열적 손상 및 금속오염을 방지하면서 낮은 저항을 갖는 음전압 인가전극을 용이하게 형성할 수 있다. 이에 따라, 이미지 센서(1000)의 동작 안정성을 현저하게 높일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 입사광에 의해 광전하를 생성하도록 기판의 픽셀 영역의 내부에 배치된 광전변환 소자;
    상기 픽셀 영역에 대응하는 상기 기판의 제1 면에 배치되어 상기 광전하에 따라 피사체의 이미지 정보에 관한 전기신호를 생성하는 이미지 신호 생성부;
    상기 기판보다 작은 굴절률을 갖는 절연패턴 및 상기 절연패턴으로 둘러싸이는 금속성 도전패턴을 구비하고 상기 제1 면으로부터 상기 제1 면과 대칭적인 제2 면까지 상기 기판을 관통하여 상기 픽셀 영역을 둘러싸는 픽셀 분리패턴; 및
    상기 제2 면을 덮는 버퍼막을 포함하고,
    상기 픽셀 분리패턴은 상기 제1 면으로부터 상기 제2 면으로 진행할수록 폭이 감소하는 사다리꼴 형상을 가지며,
    상기 금속성 도전패턴의 상면은 상기 버퍼막의 하면과 접촉하는 이미지 센서용 셀 구조물.
  2. 삭제
  3. 제1항에 있어서, 상기 절연패턴은 상기 제1 면과 상기 제2 면 사이에서 균일한 두께를 갖고 상기 금속성 도전패턴은 상기 제1 면으로부터 상기 제2 면으로 진행할수록 두께가 감소하는 이미지 센서용 셀 구조물.
  4. 제1항에 있어서, 상기 픽셀 분리패턴은 상기 절연패턴으로 둘러싸이고, 상기 제1 면과 동일한 레벨에 위치하여 상기 기판의 경계부에 위치하는 경계면 및 상기 경계면과 대칭적으로 위치하여 상기 기판의 내부에 위치하고 상기 금속성 도전패턴과 접촉하는 내면을 구비하여 서로 인접한 상기 이미지 신호 생성부를 분리하는 추가 분리패턴을 더 구비하는 이미지 센서용 셀 구조물.
  5. 제1항에 있어서, 상기 픽셀 분리패턴은 상기 절연패턴과 상기 금속성 도전패턴 사이에 위치하는 추가 패턴을 더 구비하는 이미지 센서용 셀 구조물.
  6. 제5항에 있어서, 상기 절연 패턴 및 상기 추가 패턴은 상기 제1 면과 상기 제2 면 사이에서 균일한 두께를 갖는 이미지 센서용 셀 구조물.
  7. 제5항에 있어서, 상기 픽셀 분리패턴은 상기 절연패턴으로 둘러싸이고, 상기 제1 면과 동일한 레벨에 위치하여 상기 기판의 경계부에 위치하는 경계면 및 상기 경계면과 대칭적으로 위치하여 상기 기판의 내부에 위치하고 상기 추가패턴과 접촉하는 내면을 구비하여 서로 인접한 상기 이미지 신호 생성부를 분리하는 추가 분리패턴을 더 구비하는 이미지 센서용 셀 구조물.
  8. 제1항에 있어서, 상기 금속성 도전패턴은 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 구리, 투명 금속 산화물(transparent metallic oxide, TMO) 및 이들의 합성물 중의 어느 하나를 포함하는 이미지 센서용 셀 구조물.
  9. 제1항에 있어서, 상기 버퍼막 상에 배치되고 상기 광전변환 소자로 상기 입사광을 공급하는 투광유닛을 더 포함하는 이미지 센서용 셀 구조물.
  10. 제9항에 있어서, 상기 픽셀 분리패턴의 상면은 상기 버퍼막의 하면과 접촉하는 이미지 센서용 셀 구조물.
  11. 기판의 제1 면 및 상기 제1 면과 대칭적인 제2 면까지 상기 기판을 관통하고 절연패턴과 금속성 도전패턴을 구비하는 분리패턴에 의해 한정되고 입사광에 의해 생성된 광전하에 따라 피사체의 이미지 신호를 생성하는 다수의 단위픽셀을 구비하는 이미지 신호 생성기;
    상기 제2 면을 덮는 버퍼막; 및
    상기 이미지 신호 생성기와 연결되고 상기 이미지 신호를 처리하여 피사체의 이미지 데이터를 생성하는 이미지 신호처리 프로세서(image signal processor, ISP)를 포함하고,
    상기 분리패턴은 상기 제1 면으로부터 상기 제2 면으로 진행할수록 폭이 감소하도록 상기 기판을 관통하는 사다리꼴 형상을 가지며,
    상기 금속성 도전패턴의 상면은 상기 버퍼막의 하면과 접촉하는 이미지 센서.
  12. 삭제
  13. 제11항에 있어서, 상기 분리패턴은 상기 절연패턴으로 둘러싸이고, 상기 제1 면과 동일한 레벨에 위치하여 상기 기판의 경계부에 위치하는 경계면 및 상기 경계면과 대칭적으로 위치하여 상기 기판의 내부에 위치하고 상기 금속성 도전패턴과 접촉하는 내면을 구비하여 서로 인접한 상기 단위픽셀을 분리하는 추가 분리패턴을 더 구비하는 이미지 센서.
  14. 제11항에 있어서, 상기 분리패턴은 상기 절연패턴과 상기 금속성 도전패턴 사이에 위치하는 추가 패턴을 더 구비하는 이미지 센서.
  15. 제11항에 있어서, 상기 이미지 신호 생성기는 상기 기판에 구비된 픽셀 칩으로 제공되고 상기 이미지 신호처리 프로세서는 상기 기판과 분리되는 추가 기판에 구비되고 상기 픽셀 칩에 전기적으로 연결되는 로직 칩(logic chip)으로 제공되는 이미지 센서.
  16. 조사영역, 블랙영역 및 접속영역을 구비하는 기판의 제1 면에 대하여 선택적으로 이온 주입공정을 수행하여 상기 조사영역 및 블랙영역에 광전변환 소자층을 형성하고:
    상기 기판보다 굴절률이 작은 절연패턴 및 상기 절연패턴에 둘러싸인 더미패턴을 구비하고 상기 제1 면으로부터 내부로 연장하여, 광전변환 소자를 구비하고 상기 조사영역 및 상기 블랙영역에 각각 정렬되는 픽셀영역 및 기준 셀 영역과 상기 접속영역에 정렬되는 접속 마진영역을 포함하는 단위영역을 정의하는 더미 분리패턴을 형성하고;
    상기 광전변환 소자로부터 생성되는 광전하에 따라 피사체의 이미지 신호를 생성하는 이미지 신호 생성부 및 상기 이미지 신호 생성부와 전기적으로 연결되는 배선 구조물을 상기 제1 면에 형성하고;
    상기 제1 면과 대칭적인 상기 기판의 제2 면으로부터 기판을 제거하여 상기 더미패턴을 노출하고; 그리고
    상기 제2 면으로 노출된 상기 더미 분리패턴을 금속성 도전패턴으로 치환하고,
    상기 더미 분리패턴을 형성하는 것은,
    상기 단위영역을 둘러싸고 상기 제1 면으로부터 폭이 좁아지도록 리세스되어 역사다리 형상을 갖는 깊은 트렌치를 형성하고;
    상기 깊은 트렌치의 바닥면과 측벽 및 상기 제1 면을 덮는 절연막 및 상기 절연막을 덮고 상기 깊은 트렌치를 매립하는 더미막을 구비하는 더미 분리막을 형성하고; 그리고
    상기 제1 면이 노출되도록 상기 절연막 및 상기 더미막을 평탄화하여 상기 깊은 트렌치에만 잔류시키는 이미지 센서의 제조방법.
  17. 삭제
  18. 제16항에 있어서, 상기 더미 패턴을 상기 금속성 도전패턴으로 치환하는 것은,
    상기 기판에 대하여 선택적으로 상기 더미패턴을 제거하여 상기 절연패턴 및 상기 배선 구조물의 표면을 노출하는 깊은 트렌치 홀을 형성하고;
    상기 깊은 트렌치 홀을 매립하고 상기 제2 면을 덮는 금속성 도전막을 형성하고; 그리고
    상기 제2 면이 노출되도록 상기 금속성 도전막을 평탄화하여 상기 깊은 트렌치 홀을 매립하는 이미지 센서의 제조방법.
  19. 제18항 있어서, 상기 금속성 도전막은 인듐-틴 산화물(indium tin oxide, ITO)을 포함하는 이미지 센서의 제조방법.
  20. 제18항 있어서, 상기 금속성 도전막을 형성하기 전에, 상기 제2 면과 상기 절연패턴의 표면을 덮는 추가 절연막을 더 형성하는 이미지 센서의 제조방법.
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