KR100837271B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
암전류가 감소된 이미지 센서의 제조방법이 제공된다. 반도체 기판에 트렌치가 형성되고, 상기 트렌치에 P형 도전형의 불순물 이온이 함유된 실리콘 게르마늄막이 채워진다. 상기 불순물 이온을 상기 트렌치 내벽에 인접한 상기 반도체 기판으로 확산하여, 암전류 감소를 위한 트렌치 불순물 영역이 형성된다. RCA 세정 공정으로 상기 실리콘 게르마늄막을 선택적으로 제거함과 동시에 상기 트렌치 내벽의 손상층이 제거될 수 있다.
이미지 센서, 암전류, 트렌치, 실리콘 게르마늄, RCA 세정
Description
도 1a 및 도 1b는 각각 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 평면도 및 단면도이다.
도 2a 및 도 2b는 각각 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 평면도 및 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 제조방법을 설명하는 단면도들이다.
도 9 내지 도 14는 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 제조방법을 설명하는 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 이미지 센서 및 그 제조방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환하는 반도체 장치로서, 전하결합(charge coupled device: CCD) 소자와 씨모스(CMOS) 이미지 센서가 있다. 상기 전하결합 소자는 구동 방식이 복잡하고 전력 소모가 크며, 많은 마스크 공정을 필요로 하기 때문에 신호 처리 회로와 동시에 형성되기 어려운 문제가 있다. 이에 따라, 최근에는 보다 적은 수의 마스크 공정으로 신호 처리 회로와 동시에 형성 가능하고 적은 전력 소모 특성을 갖는 상기 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 외부로부터 입사된 빛을 이용하여 신호 전하들을 생성하는 수광소자 및 상기 수광소자에서 생성된 신호 전하들을 전기적으로 처리하여 데이터화하는 씨모스 신호 처리 회로를 포함한다. 상기 수광소자는 상기 신호 전하들을 생성하기 위한 포토 다이오드를 구비하고, 상기 포토 다이오드로 외부의 빛이 입사되면 상기 신호 전하를 구성하는 전자-정공 쌍들(electron-hole pairs)을 생성한다. 생성된 신호 전하들은 포토 다이오드 내에 축적된다.
한편, 상기 씨모스 이미지 센서는 광학적 요소에 기인하지 않은 전하가 포토다이오드로 유입되고 축적됨에 따라, 외부의 빛에 노출되지 않은 상태에서도 신호를 출력할 수 있다. 이는 암전류(dark current)에 기인할 수 있다. 상기 암전류의 발생 과정이 보다 상세하게 설명된다. 상기 씨모스 이미지 센서의 지속적인 사용으로 인하여 줄 열(joule heating)이 발생될 수 있다. 상기 열에 의하여, 원하지 않은 전자-정공 쌍의 전하들이 생성될 수 있다. 한편, 상기 씨모스 이미지 센서는 상기 포토 다이오드 및 상기 씨모스 신호 처리 회로를 소자 분리하여 단위 픽셀을 정의하기 위한 샐로우 트렌치 소자분리막(shallow trench isolation: STI)을 포함할 수 있다. 상기 샐로우 트렌치 소자분리막을 형성하는 것은 반도체 기판을 이방성 건식 식각하여 형성된 트렌치에 절연물질을 채우는 것을 포함한다. 상기 트렌치의 내벽은, 상기 이방성 건식 식각에 의하여, 많은 손상층(즉, 결정 결함 및 댕글링 본드)을 포함할 수 있다. 따라서, 상기 결정 결함 및 댕글링 본드는 상기 열에 의하여 발생된 상기 전하들을 포획하고, 포획된 전하들 중 일부가 인접한 상기 포토 다이오드로 확산할 수 있다.
본 발명은 암 전류 특성이 향상된 반도체 장치의 제조방법을 제공하기 위한 것이다.
또한, 본 발명은 암 전류 특성이 향상된 이미지 센서의 제조방법을 제공하기 위한 것이다.
본 발명의 일 양태는 반도체 장치의 제조방법을 제공한다. 상기 반도체 장치의 제조를 위하여, 반도체 기판에 트렌치를 형성하고, 상기 트렌치를 채우도록 상기 반도체 기판에 제 1 도전형의 불순물 이온이 함유된 희생막을 형성한다. 상기 희생막에 함유된 상기 제 1 도전형의 불순물 이온을 상기 트렌치 내벽에 인접한 상기 반도체 기판으로 확산하고, 상기 희생막을 선택적으로 제거하여 상기 트렌치 내의 상기 반도체 기판을 노출한다. 상기 트렌치에 절연물질을 채워, 상기 반도체 기판에 활성영역을 정의하는 소자분리 절연막을 형성한다. 상기 희생막은 에피택시 성장된 실리콘 게르마늄막일 수 있다.
본 발명의 다른 양태는 이미지 센서의 제조방법을 제공한다. 상기 이미지 센서의 제조를 위하여, 엔모스 영역과 피모스 영역을 갖는 로직 영역(logic region) 과 픽셀 영역(pixel region)을 구비한 반도체 기판을 준비한다. 상기 픽셀 영역에 제 1 트렌치를 형성하고, 상기 제 1 트렌치를 채우도록 상기 반도체 기판에 제 1 도전형의 불순물 이온이 함유된 희생막을 형성한다. 상기 희생막에 함유된 상기 제 1 도전형의 불순물 이온을 상기 제 1 트렌치 내벽에 인접한 상기 반도체 기판으로 확산하고, 상기 희생막을 선택적으로 제거하여, 상기 제 1 트렌치 내벽을 노출한다.
본 발명의 또 다른 양태는 씨모스 이미지 센서를 제공한다. 상기 씨모스 이미지 센서는, 엔모스 영역과 피모스 영역을 갖는 로직 영역 및 수광소자와 신호 처리 회로를 갖는 픽셀 영역을 구비한 반도체 기판과, 상기 픽셀 영역의 상기 수광소자와 신호 처리 회로를 위한 제 1 활성영역을 한정하는 제 1 소자분리막과, 상기 제 1 소자분리막에 인접한 상기 반도체 기판에 제공된 제 1 트렌치 불순물 영역을 포함한다. 상기 제 1 트렌치 불순물 영역은 상기 제 1 활성영역을 둘러싼다.
본 발명의 실시예에 따르면, 상기 씨모스 이미지 센서는 상기 엔모스 영역을 위한 제 2 활성영역을 한정하는 제 2 소자분리막과, 상기 제 2 소자분리막에 인접한 상기 반도체 기판에 제공된 제 2 트렌치 불순물 영역을 더 포함할 수 있다. 이때, 상기 제 2 트렌치 불순물 영역은 상기 제 2 활성영역을 둘러싼다.
본 발명의 실시예에 따르면, 상기 제 1 소자분리막과 상기 제 2 소자분리막은 동일한 구조를 가질 수 있다. 상기 제 1 트렌치 불순물 영역과 상기 제 2 트렌치 불순물 영역은 이미지 센서의 암 전류를 억제하는 기능을 한다.
이하, 본 발명의 실시예들이 도시된 첨부 도면들을 참조하여, 본 발명이 더 상세히 설명된다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 예컨대, 본 발명의 실시예들은 씨모스 이미지 센서를 예를 들어 설명하지만, 상기 소자분리막들에 인접한 상기 반도체 기판에 상기 트렌치 불순물 영역을 형성하는 개념은 일반적인 반도체 장치에도 적용될 수 있음은 자명할 것이다.
도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 부분을 다른 부분과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다.
도 1a 및 1b를 참조하여, 본 발명의 일 실시예에 따른 씨모스 이미지 센서가 설명된다. 도 1a는 본 발명의 일 실시예에 따른 씨모스 이미지 센서를 설명하기 위한 평면도로서, 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 일부분을 개략 적으로 도시한다. 도 1b는 본 발명의 일 실시예에 따른 씨모스 이미지 센서를 설명하기 위한 공정 단면도로서, 도 1a의 점선 I-I', II-II' 및 III-III'을 따라 보여지는 단면들을 도시한다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 씨모스 이미지 센서는 빛을 감지하여 신호를 발생하는 픽셀 영역(A)과 상기 픽셀 영역(A)의 신호를 처리하는 로직 영역(B)을 포함한다. 상기 픽셀 영역(A)은 빛을 감지하는 수광소자(110)와 신호 처리 회로(120)를 포함하며, 로직 영역(B)은 상기 픽셀 영역(A)의 출력 신호에서 노이즈를 제거하는 상관 더블 샘플링(CDS; correlated double sampling)부와 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 컨버터(ADC; analog digital converter) 등의 회로들을 포함한다. 상기 로직 영역(B)은 주변회로를 포함할 수 있다.
상기 픽셀 영역(A)은 상기 수광소자(110) 및 상기 신호 처리 회로(120)를 위한 활성 영역(103)을 한정하는 제 1 소자분리막(130)을 더 포함한다. 상기 수광소자(110)는 포토 다이오드(113)를 포함한다. 상기 포토 다이오드(113)는 제 1 도전형의 반도체 기판(100)의 상기 활성영역(103)에 제공된 제 1 포토 다이오드 영역(113a)과, 상기 제 1 포토 다이오드 영역(113a) 상부에서 상기 제 1 포토 다이오드 영역과 접하는 제 2 포토 다이오드 영역(113b)을 포함한다.
상기 수광소자(110)에 연결된 상기 신호 처리 회로(120)는 적어도 하나의 모스 트랜지스터를 포함한다. 상기 모스 트랜지스터는, 트랜스퍼 게이트, 리셋 게이트, 드라이브 게이트 및 선택 게이트를 포함하는 게이트 전극들(123) 및 드레인 영역들(125)을 포함할 수 있다. 상기 드레인 영역들(125)은 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는다.
상기 픽셀 영역(A)의 상기 제 1 소자분리막(130)을 위한 제 1 트렌치(133)의 내벽(즉, 측벽 및 바닥면)에 인접한 상기 반도체 기판에 트렌치 불순물 영역(137)이 제공된다. 상기 트렌치 불순물영역(137)은 상기 제 1 도전형의 불순물 이온, 예를 들면 P형 불순물 이온을 포함한다. 상기 P형 불순물 이온은 상기 반도체 기판에서의 확산이 용이할 수 있는 보론일 수 있다. 상기 제 1 소자분리막(130)의 상부는 하부보다 넓은 폭을 갖고, 상기 제 1 소자분리막(130)을 위한 상기 제 1 트렌치(133)의 측벽은 경사면(slope profile)을 갖는다. 따라서, 상기 제 2 포토 다이오드 영역(113b)은 상기 제 1 소자분리막(130)을 위한 상기 제 1 트렌치(133)로부터 충분히 이격될 수 있다.
상기 로직 영역(B)은 제 1 영역(B1) 및 제 2 영역(B2)을 포함할 수 있다. 상기 제 1 영역(B1) 및 상기 제 2 영역(B2)은 각각 엔모스(NMOS) 영역 및 피모스(PMOS) 영역일 수 있다. 상기 로직 영역(B)은 상기 제 1 영역(B1)의 제 1 활성영역(105) 및 상기 제 2 영역(B2)의 제 2 활성영역(107)을 한정하는 제 2 소자분리막(140)을 더 포함할 수 있다. 상기 제 1 소자분리막(130)을 위한 상기 제 1 트렌 치(133)의 내벽에 인접한 상기 반도체 기판에는 상기 트렌치 불순물 영역(137)이 제공되는 반면, 상기 제 2 소자분리막(140)을 위한 상기 제 2 트렌치(143)의 내벽에 인접한 상기 반도체 기판에는 상기 트렌치 불순물 영역이 제공되지 않을 수 있다. 한편, 상기 제 2 소자분리막(140)을 위한 상기 제 2 트렌치(143)의 측벽 경사(slope)는 상기 제 1 소자분리막(130)을 위한 상기 제 1 트렌치(133)의 그것보다 클 수 있다.
도 2a 및 도 2b를 참조하여, 본 발명의 다른 실시예에 따른 씨모스 이미지 센서가 설명된다. 도 2a는 본 발명의 다른 실시예에 따른 씨모스 이미지 센서를 설명하기 위한 평면도로서, 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 일부분을 개략적으로 도시한다. 도 2b는 본 발명의 다른 실시예에 따른 씨모스 이미지 센서를 설명하기 위한 공정 단면도로서, 도 2a의 점선 I-I', II-II' 및 III-III'을 따라 보여지는 단면들을 도시한다.
도 2a 및 도 2b를 참조하면, 본 발명의 다른 실시예에 따른 씨모스 이미지 센서는 빛을 감지하여 신호를 발생하는 픽셀 영역(A)과 상기 픽셀 영역(A)의 신호를 처리하는 로직 영역(B)을 포함한다. 상기 픽셀 영역(A)은 빛을 감지하는 수광소자(210)와 신호 처리 회로(220)를 포함하며, 로직 영역(B)은 상기 픽셀 영역(A)의 출력 신호에서 노이즈를 제거하는 상관 더블 샘플링(CDS; correlated double sampling)부와 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 컨버터(ADC; analog digital converter) 등의 회로들을 포함한다. 상기 로직 영역(B)은 주변회로를 포함할 수 있다.
상기 픽셀 영역(A)은 상기 수광소자(210) 및 상기 신호 처리 회로(220)를 위한 활성영역(203)을 한정하는 제 1 소자분리막(230)을 더 포함한다. 상기 수광소자(210)는 포토 다이오드(213)를 포함한다. 상기 포토 다이오드(213)는 제 1 도전형의 반도체 기판(200)의 상기 활성영역(203)에 제공된 제 1 포토 다이오드 영역(213a)과, 상기 제 1 포토 다이오드 영역(213a) 상부에서 상기 제 1 포토 다이오드 영역과 접하는 제 2 포토 다이오드 영역(213b)을 포함한다.
상기 수광소자(210)에 연결된 상기 신호 처리 회로(220)는 적어도 하나의 모스 트랜지스터를 포함한다. 상기 모스 트랜지스터는, 트랜스퍼 게이트, 리셋 게이트, 드라이브 게이트 및 선택 게이트를 포함하는 게이트 전극들(223) 및 드레인 영역들(225)을 포함할 수 있다. 상기 드레인 영역들(225)은 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는다.
상기 픽셀 영역(A)의 상기 제 1 소자분리막(230)을 위한 제 2 트렌치(233)의 내벽에 인접한 상기 반도체 기판에 트렌치 불순물 영역(237)이 제공된다. 상기 트렌치 불순물 영역(237)은 상기 제 1 도전형의 불순물 이온, 예를 들면 P형 불순물 이온을 포함한다. 상기 P형 불순물 이온은 상기 반도체 기판에서 용이하게 확산할 수 있는 보론일 수 있다. 상기 제 1 소자분리막(230)의 상부는 하부보다 넓은 폭을 갖고, 상기 제 1 소자분리막(230)을 위한 제 2 트렌치(233)의 측벽은 경사면을 갖는다. 따라서, 상기 제 2 포토 다이오드 영역(213b)은 상기 제 1 소자분리막(230)을 위한 제 1 트렌치(233)로부터 충분히 이격될 수 있다.
상기 로직 영역(B)은 제 1 영역(B1)과 제 2 영역(B2)을 포함할 수 있다. 상기 제 1 영역(B1) 및 상기 제 2 영역(B2)은 각각 엔모스(NMOS) 영역 및 피모스(PMOS) 영역일 수 있다. 상기 로직 영역(B)은 상기 제 1 영역(B1)의 활성영역들(205)을 한정하는 제 1 소자분리막(230) 및 상기 제 2 영역(B2)의 활성영역들(207)을 한정하는 제 2 소자분리막(240)을 더 포함할 수 있다. 상기 제 1 소자분리막(230)을 위한 상기 제 1 트렌치(233)의 내벽에 인접한 상기 반도체 기판에는 트렌치 불순물 영역(237)이 제공되는 반면, 상기 제 2 소자분리막(240)을 위한 상기 제 2 트렌치(243)의 내벽에 인접한 상기 반도체 기판에 트렌치 불순물 영역이 제공되지 않을 수 있다. 한편, 상기 제 2 소자분리막(240)을 위한 상기 제 2 트렌치(243)의 측벽 경사는 상기 제 1 소자분리막(230)을 위한 상기 제 1 트렌치(233)의 그것보다 클 수 있다.
도 3 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 제조방법이 설명된다.
도 1a 및 도 3을 참조하면, 픽셀 영역(pixel region, A) 및 로직 영역(logic region, B)을 구비하는 제 1 도전형의 반도체 기판(100)이 제공된다. 상기 제 1 도전형의 반도체 기판(100)은 예를 들면, P형 도전형을 갖는 실리콘 기판일 수 있다. 상기 픽셀 영역(A)은 수광소자(photo detector, 110) 영역 및 신호 처리 회 로(signal processing circuit, 120) 영역을 갖고, 상기 로직 영역(B)은 엔모스(NMOS) 영역과 피모스(PMOS) 영역을 가질 수 있다.
도 3을 참조하면, 상기 반도체 기판(100)에 상기 픽셀 영역(A)의 상기 수광소자(110) 및 상기 신호 처리 회로(120)를 위한 활성영역(103)을 한정하는 제 1 트렌치(133)가 형성된다. 상기 제 1 트렌치(133)의 깊이 및 폭은 각각 예를 들면, 4000Å 및 1000Å일 수 있다.
상기 제 1 트렌치(133)를 형성하는 것은, 상기 반도체 기판(100) 상에 제 1 마스크 패턴(131)을 형성한 후, 상기 제 1 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판(100)을 이방성 건식 식각하는 것을 포함한다. 상기 제 1 마스크 패턴은 실리콘 질화막 또는 실리콘 산화 질화막을 포함할 수 있다. 상기 실리콘 질화막 또는 실리콘 산화 질화막과 상기 반도체 기판과의 열팽창 계수의 차이에 따른 스트레스를 감소하기 위하여, 상기 실리콘 질화막 또는 실리콘 산화 질화막과 상기 반도체 기판의 사이에 패드 산화막(미도시)이 개재할 수 있다. 상기 제 1 마스크 패턴(131)은 상기 반도체 기판(100)을 노출하는 개구부를 갖는다. 상기 개구부에 대응하는 상기 반도체 기판(100)에 상기 제 1 트렌치(133)가 형성되어, 상기 활성영역(103)을 한정한다. 결과적으로, 상기 활성 영역(103)은 상기 제 1 마스크 패턴(131)의 아래에 제공된다. 상기 제 1 트렌치(133)의 내벽(즉, 측벽 및 바닥면)은, 상기 이방성 건식 식각에 의하여, 많은 손상층(damaged layer) 즉, 결정 결함(stacking fault) 및 댕글링 본드를 포함할 수 있다.
도 4를 참조하면, 상기 제 1 도전형의 불순물 이온이 함유된 희생막(135)이 상기 제 1 트렌치(133)를 채우도록 형성된다. 상기 희생막은 실리콘 게르마늄막을 포함할 수 있다. 상기 실리콘 게르마늄막은 Si1 - xGex (0.05<x<0.5)일 수 있다. 상기 제 1 도전형의 불순물 이온은 보론일 수 있다. 상기 제 1 도전형의 불순물 이온의 농도는 1017 ~ 1021/cm3일 수 있으며, 상기 희생막 형성과 동시에 인-시츄(in-situ)로 제공된다.
상기 희생막을 형성하는 것은 상기 실리콘 게르마늄막을 에피택시 성장하는 것을 포함할 수 있다. 상기 실리콘 게르마늄막을 에피택시 성장하는 것은 기상 에피택시(vapor phase epitaxy: VPE) 또는 액상 에피택시(liquid phase epitaxy: LPE)에 의하여 수행될 수 있다. 상기 실리콘 게르마늄막을 에피택시 성장하는 것은 모노실란(Silane: SiH4), 디실란(Disilane: Si2H6), 디클로로 실란(SiH2Cl2)을 포함하는 실리콘 소스와 모노게르마늄(Germane: GeH4)을 포함하는 게르마늄 소스를 사용하여 수행될 수 있다. 상기 제 1 마스크 패턴(131) 상부면에는 성장이 억제되고 상기 제 1 트렌치 내벽에는 성장이 증진되도록 하여, 상기 제 1 트렌치 내부에 보다 많은 실리콘 게르마늄막이 형성되도록 할 수 있다. 따라서, 상기 소스의 선택은 상기 제 1 마스크 패턴(131)을 구성하는 물질의 종류에 의존한다. 즉, 상기 제 1 마스크 패턴(131) 상부면에서의 실리콘 게르마늄막의 성장을 억제하는 소스를 선택하는 것이 바람직할 수 있다.
상기 희생막(135)을 형성하는 것은 얇은 두께로 에피택시 성장된 실리콘 게르마늄막 상에 폴리 실리콘 게르마늄막을 형성하는 것을 포함할 수 있다. 즉, 초기 성장 단계에서는 에피택시 성장으로 상기 제 1 트렌치 내벽과 좋은 계면 특성을 갖도록 하고, 후기 성장 단계에서는 빠른 성장을 유도하여 실리콘 게르마늄막의 좋은 계면 특성과 빠른 성장을 얻을 수 있다.
도 4를 재차 참조하면, 상기 희생막(135)에 함유된 상기 제 1 도전형의 불순물 이온을 상기 제 1 트렌치(133) 내벽에 인접한 상기 반도체 기판(100)으로 확산한다. 이에 따라, 상기 제 1 트렌치(133)의 내벽(즉, 측벽 및 바닥면)에 인접한 상기 반도체 기판에 제 1 도전형의 불순물 이온이 함유된 트렌치 불순물 영역(137)이 형성된다. 상기 트렌치 불순물 영역(137)은 이미지 센서의 암전류(dark current) 및 화이트 스팟(white spot)을 억제할 수 있다. 상기 제 1 도전형의 불순물 이온을 확산하는 것은 상기 반도체 기판을 열처리하는 것을 포함할 수 있다. 상기 열처리는 급속 열처리 공정을 포함할 수 있으며, 열처리 온도는 800~1050℃일 수 있다. 상기 열처리 온도 및 열처리 시간은 상기 불순물 이온의 확산 거리에 의존한다. 이에 따라, 상기 제 1 트렌치 내벽에 인접한 상기 반도체 기판에, 별도의 플라즈마 도핑 또는 이온 주입 공정 없이, 이미지 센서의 암전류 및 화이트 스팟을 억제하는 트렌치 불순물 영역(137)이 형성될 수 있다.
도 5를 참조하면, 상기 희생막(135)이 제거되어, 상기 제 1 트렌치(133) 내벽의 상기 반도체 기판이 노출된다. 상기 희생막이 실리콘 게르마늄막인 경우, 상기 희생막을 제거하는 것은, 암모니아수, 과산화수소, 질산 및 불산을 포함하는 그룹에서 선택된 적어도 하나의 용액을 이용하는 습식 식각으로 수행하는 것을 포함할 수 있다. 상기 습식 식각을 위한 용액의 온도는 40~90℃일 수 있다. 상기 습식 식각에 의하면, 상기 실리콘 게르마늄막과 실리콘 기판의 식각 선택비는 50:1 ~ 100:1 정도일 수 있다. 따라서, 상기 반도체 기판을 구성하는 실리콘은 거의 식각되지 않고, 상기 실리콘 게르마늄막 만이 선택적으로 식각될 수 있다. 상기 습식 식각을 위한 용액은 통상적으로 RCA 세정액으로 불리며, 실리콘 기판 상의 자연 산화막 및 잔류 금속을 효율적으로 제거할 수 있다.
한편, 손상된 실리콘 기판에 실리콘 게르마늄 희생막을 에피택시 성장하고, 상기 실리콘 게르마늄 희생막을 RCA 세정 공정으로 제거하면, 적층 결함 밀도(stacking fault density)가 감소한다는 보고가 있다.(Jpn. J. Appl. Phys. V.29, No. 9, 1990, pp. L1702-L1704) 따라서, 상기 제 1 트렌치(133)에 상기 실리콘 게르마늄의 희생막(135)을 에피택시 성장하고 RCA 세정 처리를 함으로써, 상기 제 1 트렌치의 형성 공정에서 발생된 트렌치 내벽의 손상층, 예를 들면 결정 결함 및 댕글링 본드들이 보다 용이하게 제거될 수 있다. 이에 따라, 이미지 센서의 암전류 및 화이트 스팟 특성의 개선이 가능하다.
상기 제 1 트렌치는 장시간 동안 상기 습식 식각 용액에 노출될 수 있다. 따라서, 상기 희생막을 선택적으로 제거하는 것은, 상기 제 1 트렌치(133)에 인접한 상기 반도체 기판, 즉 상기 제 1 트렌치의 내벽을 식각할 수 있다. 이에 따라, 상기 제 1 트렌치의 폭이 증가될 수 있다. 한편, 상기 제 1 트렌치의 상부는 하부보다 많은 시간 동안 상기 습식 식각 용액에 노출될 수 있으므로, 상기 제 1 트렌치의 폭을 증가시키는 것은 상기 제 1 트렌치의 상부를 하부보다 더 넓게 만드는 것을 포함할 수 있다. 상기 제 1 트렌치의 상부 폭은 예를 들면, 1500Å일 수 있다. 상기 제 1 트렌치의 측벽은 완만한 경사면을 가지게 되므로, 후속되는 소자분리막 형성시의 갭-필(gap filling)에 유리할 수 있다. 또한, 상기 제 1 트렌치의 경사면으로 인해, 후속 공정(도 8 참조)에서 형성되는 포토 다이오드(113)의 하부와 상기 제 1 트렌치(133) 사이의 거리를 충분히 이격시킬 수 있다. 따라서, 상기 제 1 마스크 패턴(131) 개구부의 CD(critical dimension)를 충분히 작게 형성하는 것이 가능하므로, 이미지 센서의 집적도를 보다 향상시킬 수 있다.
한편, 도 5의 상기 트렌치 불순물 영역(137)의 프로파일이 도 4의 것과 다르게 도시되어 있다. 이는 도시를 용이하게 하기 위한 것일 뿐으로, 그 프로파일이 다른 것은 아니다. 즉, 상기 제 1 트렌치(133)의 내벽(즉, 측벽 및 바닥면)에 인접한 상기 반도체 기판에 제 1 도전형의 불순물 이온이 함유된 트렌치 불순물 영역(137)이 형성되어 있음이 도시된다.
도 6을 참조하면, 상기 로직 영역(B)의 상기 제 1 영역(B1)과 제 2 영역(B2)의 활성영역들(105, 107)을 한정하는 제 2 트렌치(143)가 형성된다. 상기 제 2 트렌치(143)를 형성하는 것은, 상기 제 1 마스크 패턴(131)을 패터닝하여 제 2 마스크 패턴(141)을 형성하는 것을 포함할 수 있다. 상기 제 2 마스크 패턴(141)을 식각 마스크로 사용하여 상기 반도체 기판(100)이 이방성 건식 식각된다. 상기 제 2 마스크 패턴(141)은 상기 반도체 기판(100)을 노출하는 개구부를 갖는다. 상기 개구부에 대응하는 상기 반도체 기판에 제 2 트렌치(143)가 형성되어, 상기 활성 영역(105, 107)을 한정한다. 결과적으로, 상기 활성 영역(105, 107)은 상기 제 2 마스크 패턴(141)의 아래에 제공된다. 한편, 상기 제 2 트렌치(143)는 상기 습식 식 각 용액에 노출되지 않을 수 있으므로, 상기 제 2 트렌치(143)는 상기 제 1 트렌치(133)보다 좁은 폭과 급격한 경사면을 가질 수 있다.
도 7을 참조하면, 상기 픽셀 영역(A) 및 상기 로직 영역(B)을 위한 활성영역(103, 105, 107)을 한정하는 제 1 및 제 2 소자분리막(130, 140)이 형성된다. 상기 제 1 및 제 2 소자분리막(130, 140)을 형성하는 것은 상기 제 1 및 제 2 트렌치(133, 143)를 채우는 소자분리 절연물질(insulating material for an isolation)을 형성한 후, 상기 제 2 마스크 패턴(141)의 상부면이 노출될 때까지 상기 소자분리 절연물질을 평탄화 식각하는 것을 포함할 수 있다. 상기 소자분리 절연물질은 갭필 특성이 우수한 고밀도 플라즈마 CVD 산화막일 수 있다. 한편, 상기 제 1 및 제 2 트렌치의 측벽은 완만한 경사면을 가지게 되므로, 상기 소자분리 절연물질이 용이하게 갭-필(gap filling)될 수 있다.
한편, 상기 제 1 및 제 2 소자분리막(130, 140)을 형성하는 것은 상기 제 1 및 제 2 트렌치(133, 143)의 내벽에 열산화 공정을 통해 실리콘 산화막(미도시)을 형성하는 것을 더 포함할 수 있다. 상기 열산화 공정에 의해, 상기 제 1 트렌치(133)를 형성하기 위한 이방성 식각 공정에서 발생하는 식각 손상이 더 치유될 수 있다. 상기 트렌치(133) 측벽에서의 식각 손상은 암전류의 한 원인이라는 점에서, 상기 열산화 공정은 이미지 센서의 암전류 및 화이트 스팟 특성을 개선하는데 기여할 수 있다.
이에 더하여, 상기 소자분리막을 형성하는 것은 상기 제 1 트렌치(133)의 내벽에 라이너막(미도시)을 형성하는 것을 더 포함할 수 있다. 상기 라이너막은 화 학 기상 증착 기술을 사용하여 형성되는 실리콘 질화막인 것이 바람직하다. 상기 라이너막은 상기 제 1 소자분리막 또는 후속 공정에서 유입될 수 있는 오염 물질들이 상기 수광소자 및 상기 신호 처리 회로의 상기 활성영역(103)으로 침투하는 것을 차단한다. 상기 라이너막의 오염 차단은, 상기 트렌치 불순물 영역 및 상기 열산화 실리콘 산화막과 더불어, 이미지 센서의 암전류 및 화이트 스팟 특성을 개선하는데 기여할 수 있다.
상기 제 1 및 제 2 소자분리막은 상기 제 2 트렌치 마스크(141) 하부로 리세스될 수 있다. 이후, 상기 제 2 마스크 패턴(141)이 제거되어, 상기 활성영역들(103, 105, 107)의 상부면을 노출한다.
도 8을 참조하면, 상기 신호 처리 회로(120) 영역에, 상기 수광소자(110) 영역으로부터 이격되어, 상기 활성영역(103)을 가로지르는 게이트 전극들(123)이 형성된다. 상기 게이트 전극들(123)은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터 및 억세스 트랜지스터의 게이트 전극들을 포함할 수 있다. 상기 활성영역(103)과 상기 게이트 전극(123) 사이에 게이트 절연막(124)이 개재된다. 상기 게이트 절연막(124)은 열산화 공정을 통해 형성된 실리콘 산화막일 수 있다.
상기 수광소자(110) 영역의 상기 활성영역(103)에 상기 포토 다이오드(113)가 형성된다. 상기 포토 다이오드를 형성하는 것은, 상기 수광소자(110)를 노출하는 제 3 마스크 패턴(미도시)을 사용한 불순물 이온 주입 공정을 포함한다. 상기 불순물 이온 주입 공정은, 상기 수광소자(110) 영역의 상기 활성영역(103)에 불순물 이온을 주입하여 제 1 포토 다이오드 영역(113a)을 형성하는 것과, 상기 제 1 포토 다이오드 영역(113a) 상부에 불순물 이온을 주입하여 제 2 포토 다이오드 영역(113b)을 형성하는 것을 포함한다. 상기 포토 다이오드는 상기 제 1 포토 다이오드 영역(113a)과 상기 제 2 포토 다이오드 영역(113b)을 포함할 수 있다.
상기 게이트 전극들(123)에 의하여 상기 수광소자로부터 이격된 상기 활성영역(103)에 드레인 영역들(125)이 형성된다. 상기 드레인 영역들을 형성하는 것은 상기 신호 처리 회로(120)를 노출하는 제 4 마스크 패턴(미도시)을 사용한 상기 제 2 도전형의 불순물 이온 주입 공정에 의하여 수행될 수 있다.
도 9 내지 도 14를 참조하여, 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 제조방법이 설명된다.
도 2a 및 도 9를 참조하면, 픽셀 영역(pixel region, A) 및 로직 영역(logic region, B)을 구비하는 제 1 도전형의 반도체 기판(200)이 제공된다. 상기 제 1 도전형의 반도체 기판(200)은 예를 들면, P형 도전형을 갖는 실리콘 기판일 수 있다. 상기 픽셀 영역(A)은 수광소자(photo detector, 210) 영역 및 신호 처리 회로(signal processing circuit, 220) 영역을 갖고, 상기 로직 영역(B)은 엔모스(NMOS) 영역과 피모스(PMOS) 영역을 가질 수 있다.
도 9를 참조하면, 상기 반도체 기판(200)에 상기 픽셀 영역(A)의 상기 수광소자(210) 영역 및 상기 신호 처리 회로(220) 영역을 위한 활성영역(203)과, 상기 로직 영역(B)의 상기 제 1 영역(B1)을 위한 상기 활성영역(205)을 한정하는 제 1 트렌치(233)가 형성된다. 상기 제 2 트렌치(233)의 깊이 및 폭은 각각 예를 들면, 4000Å 및 1000Å일 수 있다.
상기 제 1 트렌치(233)를 형성하는 것은, 상기 반도체 기판(200) 상에 제 1 마스크 패턴(231)을 형성한 후, 상기 제 1 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판(200)을 이방성 건식 식각하는 것을 포함한다. 상기 제 1 마스크 패턴은 실리콘 질화막 또는 실리콘 산화 질화막을 포함할 수 있다. 상기 실리콘 질화막 또는 실리콘 산화 질화막과 상기 반도체 기판과의 열팽창 계수의 차이에 따른 스트레스를 감소하기 위하여, 상기 실리콘 질화막 또는 실리콘 산화 질화막과 상기 반도체 기판의 사이에 패드 산화막(미도시)이 개재할 수 있다. 상기 제 1 마스크 패턴(231)은 상기 반도체 기판(200)을 노출하는 개구부를 갖는다. 상기 개구부에 대응하는 상기 반도체 기판(200)에 상기 제 1 트렌치(233)가 형성되어, 상기 활성 영역(203, 205)을 한정한다. 상기 활성 영역(203, 205)은 상기 제 1 마스크 패턴(231)의 아래에 제공된다. 상기 제 1 트렌치(233)의 내벽(즉, 측벽 및 바닥면)은, 상기 이방성 건식 식각에 의하여, 많은 손상층(즉, 결정 결함 및 댕글링 본드들)을 포함할 수 있다.
도 10을 참조하면, 상기 제 1 도전형의 불순물 이온이 함유된 희생막(235)이 상기 제 1 트렌치(233)를 채우도록 형성된다. 상기 희생막은 실리콘 게르마늄막을 포함할 수 있다. 상기 실리콘 게르마늄막은 Si1 - xGex (0.05<x<0.5)일 수 있다. 상기 제 1 도전형의 불순물 이온은 보론일 수 있다. 상기 제 1 도전형의 불순물 이온의 농도는 1017 ~ 1021/cm3일 수 있으며, 상기 희생막 형성과 동시에 인-시츄로 제공된 다. 상기 희생막(235)을 형성하는 것은 도 4를 참조하여 설명된 것과 동일할 수 있다.
상기 희생막(235)에 함유된 상기 제 1 도전형의 불순물 이온을 상기 제 1 트렌치(233) 내벽에 인접한 상기 반도체 기판으로 확산한다. 이에 따라, 상기 제 1 트렌치(233)의 내벽에 인접한 상기 반도체 기판에는 상기 제 1 도전형의 불순물 이온이 함유된 트렌치 불순물 영역(237)이 형성된다. 상기 트렌치 불순물 영역(137)은 이미지 센서의 암전류(dark current) 및 화이트 스팟(white spot)을 억제할 수 있다. 상기 제 1 도전형의 불순물 이온을 확산하는 것은 상기 반도체 기판을 열처리하는 것을 포함할 수 있다. 상기 열처리는 급속 열처리 공정을 포함할 수 있으며, 열처리 온도는 800~1050℃일 수 있다. 상기 열처리 온도 및 열처리 시간은 상기 불순물 이온의 확산 거리에 의존한다. 이에 따라, 상기 제 1 트렌치 내벽에 인접한 상기 반도체 기판에, 별도의 플라즈마 도핑 또는 이온 주입 공정 없이, 이미지 센서의 암전류 및 화이트 스팟을 억제하는 트렌치 불순물 영역(237)이 형성될 수 있다.
도 11을 참조하면, 상기 희생막(235)이 제거되어, 상기 제 1 트렌치(233) 측벽 및 바닥면의 상기 반도체 기판이 노출된다. 상기 희생막(235)을 제거하는 것은 도 5를 참조하여 설명된 것과 동일할 수 있다. 상기 습식 식각은 실리콘 기판 상의 자연 산화막 및 잔류 금속을 효율적으로 제거할 수 있다. 한편, 상기 제 1 트렌치(233)에 상기 실리콘 게르마늄의 희생막(235)을 에피택시 성장하고 RCA 세정 처리를 함으로써, 상기 제 1 트렌치의 형성 공정에서 발생된 트렌치 내벽의 손상층, 예를 들면 결정 결함 및 댕글링 본드들이 보다 용이하게 제거될 수 있다. 이에 따라, 이미지 센서의 암전류 및 화이트 스팟 특성의 개선이 가능하다.
상기 제 1 트렌치는 장시간 동안 상기 습식 식각 용액에 노출될 수 있다. 따라서, 상기 희생막을 선택적으로 제거하는 것은, 상기 제 1 트렌치에 인접한 상기 반도체 기판, 즉 상기 제 1 트렌치의 측벽 및 바닥면을 식각할 수 있다. 이에 따라, 상기 제 1 트렌치의 폭이 증가될 수 있다. 한편, 상기 제 1 트렌치의 상부는 하부보다 많은 시간 동안 상기 습식 식각 용액에 노출될 수 있다. 따라서, 상기 제 1 트렌치의 폭을 증가시키는 것은 상기 제 1 트렌치의 상부를 하부보다 더 넓게 만드는 것을 포함할 수 있다. 상기 제 1 트렌치의 상부 폭은 예를 들면, 1500Å일 수 있다. 이에 따라, 상기 제 1 트렌치의 측벽은 완만한 경사면을 가지게 되므로, 후속되는 소자분리막 형성시의 갭-필(gap filling)에 유리할 수 있다. 또한, 상기 제 1 트렌치의 경사면으로 인해, 후속 공정(도 14 참조)에서 형성되는 포토 다이오드(213)의 하부와 상기 제 1 트렌치(233) 사이의 거리를 충분히 이격시킬 수 있다. 따라서, 상기 제 1 마스크 패턴(231) 개구부의 CD(critical dimension)를 충분히 작게 형성하는 것이 가능하므로, 이미지 센서의 집적도를 보다 향상시킬 수 있다.
한편, 도 11의 상기 트렌치 불순물 영역(237)의 프로파일이 도 10의 것과 다르게 도시되어 있다. 이는 도시를 용이하게 하기 위한 것일 뿐으로, 그 프로파일이 다른 것은 아니다. 즉, 상기 제 1 트렌치(233)의 내벽(즉, 측벽 및 바닥면)에 인접한 상기 반도체 기판에 제 1 도전형의 불순물 이온이 함유된 트렌치 불순물 영역(237)이 형성되어 있음이 도시된다.
도 12를 참조하면, 상기 로직 영역(B)의 상기 제 2 영역(B2)의 활성영역들(207)을 한정하는 제 2 트렌치(243)가 형성된다. 상기 제 2 트렌치(243)를 형성하는 것은, 상기 제 1 마스크 패턴(231)을 패터닝하여 제 2 마스크 패턴(241)을 형성하는 것을 포함할 수 있다. 상기 제 2 마스크 패턴(241)을 식각 마스크로 사용하여 상기 반도체 기판(200)이 이방성 건식 식각된다. 상기 제 2 마스크 패턴(241)은 상기 반도체 기판(100)을 노출하는 개구부를 갖는다. 상기 개구부에 대응하는 상기 반도체 기판(200)에는 제 2 트렌치(243)가 형성되어, 상기 활성 영역(205, 207)을 한정한다. 결과적으로, 상기 활성 영역(205, 207)은 상기 제 2 마스크 패턴(241)의 아래에 제공된다. 상기 제 2 트렌치(243)의 내벽(즉, 측벽 및 바닥면)은, 상기 이방성 건식 식각에 의하여, 많은 손상층(즉, 결정 결함 및 댕글링 본드들)을 포함할 수 있다. 한편, 상기 제 2 트렌치(243)는 상기 습식 식각 용액에 노출되지 않을 수 있으므로, 상기 제 2 트렌치(243)는 상기 제 1 트렌치(233)보다 좁은 폭과 급격한 경사면을 가질 수 있다.
도 13을 참조하면, 상기 픽셀 영역(A) 및 상기 로직 영역(B)의 상기 활성영역(203, 205, 207)을 한정하는 제 1 및 제 2 소자분리막(230, 240)이 형성된다. 상기 제 1 및 제 2 소자분리막(230, 240)을 형성하는 것은 도 7을 참조하여 설명된 것과 동일할 수 있다. 한편, 상기 제 1 및 제 2 트렌치의 측벽은 완만한 경사면을 가지게 되므로, 상기 소자분리 절연물질이 용이하게 갭-필(gap filling)될 수 있다. 상기 제 1 및 제 2 소자분리막은 상기 제 2 트렌치 마스크(241) 하부로 리세스될 수 있다. 이후, 상기 제 2 마스크 패턴(241)이 제거되어, 상기 활성영역들(203, 205, 207)의 상부면을 노출한다.
도 14를 참조하면, 상기 신호 처리 회로(220) 영역에, 상기 수광소자 영역으로부터 이격되어, 상기 활성영역(203)을 가로지르는 게이트 전극들(223)이 형성된다. 상기 게이트 전극들(223)은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터 및 억세스 트랜지스터의 게이트 전극들을 포함할 수 있다. 상기 활성영역(203)과 상기 게이트 전극(223) 사이에 게이트 절연막(224)이 개재된다. 상기 게이트 절연막(224)은 열산화 공정을 통해 형성된 실리콘 산화막일 수 있다.
상기 수광소자(210) 영역의 상기 활성영역(203)에 상기 포토 다이오드(213) 및 드레인 영역들(223)이 형성된다. 상기 포토 다이오드 및 상기 드레인 영역들(125)을 형성하는 것은 도 8을 참조하여 설명된 것과 동일할 수 있다.
전술한 본 발명에 따르면, 상기 픽셀 영역의 트렌치 내벽에 인접한 상기 반도체 기판에, 별도의 플라즈마 도핑 또는 이온 주입 공정 없이, 암 전류 억제 및 화이트 스팟을 위한 트렌치 불순물 영역이 형성될 수 있다. 소자분리를 위한 트렌치에 실리콘 게르마늄 희생막을 에피택시 성장하고 RCA 세정 처리를 함으로써, 상기 트렌치 형성 공정에서 발생된 상기 트렌치 내벽의 손상층, 예를 들면 결정 결함 및 댕글링 본드들이 용이하게 제거될 수 있다. 상기 트렌치의 측벽은 완만한 경사면을 가지게 되므로, 후속되는 소자분리막 형성시의 갭-필(gap filling)에 유리할 수 있다. 또한, 상기 트렌치의 경사면으로 인해, 작은 폭을 갖는 트렌치 소자분리막으로도, 포토 다이오드의 하부와 상기 트렌치 사이의 거리를 충분히 이격시킬 수 있다. 따라서, 상기 트렌치의 폭(CD)을 충분히 작게 형성하는 것이 가능하다.
Claims (21)
- 반도체 기판에 트렌치를 형성하는 것;상기 트렌치를 채우도록, 상기 반도체 기판에 제 1 도전형의 불순물 이온이 함유된 희생막을 형성하는 것;상기 희생막에 함유된 상기 제 1 도전형의 불순물 이온을 상기 트렌치 내벽에 인접한 상기 반도체 기판으로 확산하는 것;상기 희생막을 선택적으로 제거하여, 상기 트렌치 내벽을 노출하는 것; 그리고상기 트렌치에 절연물질을 채워, 상기 반도체 기판에 활성영역을 한정하는 소자분리 절연막을 형성하는 것을 포함하는 반도체 장치의 제조방법.
- 청구항 1에 있어서,상기 희생막은 실리콘 게르마늄막인 반도체 장치의 제조방법.
- 청구항 2에 있어서,상기 희생막을 형성하는 것은:상기 실리콘 게르마늄막을 에피택시 성장하는 것, 또는 상기 에피택시 성장된 실리콘 게르마늄막 상에 폴리 실리콘 게르마늄막을 형성하는 것을 포함하는 반도체 장치의 제조방법.
- 청구항 1에 있어서,상기 제 1 도전형의 불순물 이온은 보론을 포함하는 반도체 장치의 제조방법.
- 청구항 1에 있어서,상기 트렌치를 형성하는 것은:상기 반도체 기판 상에 상기 반도체 기판을 노출하는 개구부를 갖는 마스크 패턴을 제공하는 것; 그리고상기 마스크 패턴을 사용하여 상기 노출된 반도체 기판을 건식 식각하는 것을 포함하는 반도체 장치의 제조방법.
- 청구항 5에 있어서,상기 희생막을 선택적으로 제거하는 것은:상기 트렌치 형성에서 발생된 트렌치 내벽의 손상층을 제거하는 것을 포함하는 반도체 장치의 제조방법.
- 청구항 1에 있어서,상기 희생막을 선택적으로 제거하는 것은:암모니아수, 과산화수소, 질산 및 불산을 포함하는 그룹에서 선택된 적어도 하나의 용액을 이용하는 습식 식각하는 것을 포함하는 반도체 장치의 제조방법.
- 청구항 1에 있어서,상기 희생막을 선택적으로 제거하는 것은:상기 트렌치 내벽에 인접한 상기 반도체 기판을 식각하여, 상기 트렌치의 폭을 증가시키는 것을 포함하는 반도체 장치의 제조방법.
- 청구항 8에 있어서,상기 트렌치의 폭을 증가시키는 것은:상기 트렌치의 상부의 폭을 하부의 것보다 더 넓게 만들어, 상기 트렌치의 측벽에 경사면을 만드는 것을 포함하는 반도체 장치의 제조방법.
- 청구항 1에 있어서,상기 제 1 도전형의 불순물 이온을 상기 트렌치에 인접한 상기 반도체 기판으로 확산하는 것은 열처리 공정을 포함하는 반도체 장치의 제조방법.
- 청구항 1에 있어서,상기 활성영역에 포토 다이오드를 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
- 청구항 11에 있어서,상기 포토 다이오드로부터 이격된 상기 반도체 기판에 게이트 전극을 형성하는 것; 그리고상기 게이트 전극에 의하여 상기 포토 다이오드로부터 이격된 상기 반도체 기판에 드레인 영역을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
- 청구항 12에 있어서,상기 제 1 도전형의 불순물 이온을 상기 트렌치 내벽에 인접한 상기 반도체 기판으로 확산하는 것은:상기 포토 다이오드의 암전류를 억제하기 위한 암전류 억제 영역을 형성하는 것을 포함하는 반도체 장치의 제조방법.
- 엔모스 영역과 피모스 영역을 갖는 로직 영역, 및 픽셀 영역을 구비한 반도체 기판을 제공하는 것;상기 픽셀 영역의 상기 반도체 기판에 제 1 트렌치를 형성하는 것;상기 제 1 트렌치를 채우도록, 상기 반도체 기판에 제 1 도전형의 불순물 이온이 함유된 희생막을 형성하는 것;상기 희생막에 함유된 상기 제 1 도전형의 불순물 이온을 상기 제 1 트렌치 내벽에 인접한 상기 반도체 기판으로 확산하는 것; 그리고상기 희생막을 선택적으로 제거하여, 상기 제 1 트렌치 내벽을 노출하는 것을 포함하는 이미지 센서의 제조방법.
- 청구항 14에 있어서,상기 희생막을 형성하는 것은:실리콘 게르마늄막을 에피택시 성장하는 것, 또는 상기 에피택시 성장된 실리콘 게르마늄막 상에 폴리 실리콘 게르마늄막을 형성하는 것을 포함하는 이미지 센서의 제조방법.
- 청구항 14에 있어서,상기 로직 영역의 상기 반도체 기판에 제 2 트렌치를 형성하는 것; 그리고상기 제 1 및 제 2 트렌치에 절연물질을 채워, 상기 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 것을 더 포함하는 이미지 센서의 제조방법.
- 청구항 14에 있어서,상기 픽셀 영역의 상기 반도체 기판에 제 1 트렌치를 형성하는 것은:상기 엔모스 영역의 상기 반도체 기판에 상기 제 1 트렌치를 형성하는 것을 포함하는 이미지 센서의 제조방법.
- 청구항 17에 있어서,상기 피모스 영역의 상기 반도체 기판에 제 2 트렌치를 형성하는 것; 그리고상기 제 1 및 제 2 트렌치에 절연물질을 채워, 상기 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 것을 더 포함하는 이미지 센서의 제조방법.
- 엔모스 영역과 피모스 영역을 갖는 로직 영역, 및 수광소자와 신호 처리 회로를 갖는 픽셀 영역을 구비한 반도체 기판;상기 픽셀 영역의 상기 수광소자와 신호 처리 회로를 위한 제 1 활성영역을 한정하는 제 1 소자분리막;상기 제 1 소자분리막에 인접한 상기 반도체 기판에 제공되며, 상기 제 1 활성영역을 둘러싸는 제 1 트렌치 불순물 영역;상기 엔모스 영역을 위한 제 2 활성영역을 한정하는 제 2 소자분리막; 및상기 제 2 소자분리막에 인접한 상기 반도체 기판에 제공된 제 2 트렌치 불순물 영역을 포함하고,상기 제 2 트렌치 불순물 영역은 상기 제 2 활성영역을 둘러싸는 씨모스 이미지 센서.
- 삭제
- 청구항 19에 있어서,상기 제 1 소자분리막과 상기 제 2 소자분리막은 동일한 구조를 가지며, 상기 제 1 트렌치 불순물 영역과 상기 제 2 트렌치 불순물 영역은 상기 이미지 센서의 암 전류를 억제하는 씨모스 이미지 센서.
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