KR100694470B1 - 이미지 센서 제조 방법 - Google Patents

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KR100694470B1
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김희진
차한섭
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 고집적, 고농도 및 얕은 피닝층을 갖는 포토다이오드 제조 방법 및 포토다이오드 영역의 실리콘 기판 표면에 결함을 최소화 또는 제거하여 노이즈가 적은 포토다이오드 제조 방법에 관한 것이다. 이를 위해 본 발명은 제1 도전형의 반도체 기판을 준비하는 단계, 상기 기판의 소정 영역에 제2 도전형의 불순물 영역을 형성하는 단계, 상기 소정 영역 상부의 상기 기판을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치에 제1 도전형의 불순물이 인시츄된 포토다이오드용 에피층을 매립하는 단계를 포함하는 이미지 센서의 제조 방법을 제공한다.
그리고, 제1 도전형의 반도체 기판을 준비하는 단계, 상기 기판의 소정 영역에 제2 도전형의 불순물 영역을 형성하는 단계, 상기 소정 영역을 오픈하는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴의 오픈 영역에 제1 도전형의 불순물이 인시츄된 포토다이오드용 에피층을 형성하는 단계를 포함하는 이미지 센서의 제조 방법을 제공한다.
이미지 센서, 포토다이오드, 트렌치, 에피층, 광감도, 면적

Description

이미지 센서 제조 방법{METHOD FOR FABRICATING IMAGE SENSOR}
도 1은 종래 기술에 따른 이미지 센서의 제조 공정을 나타낸 단면도.
도 2는 본 발명의 제1 실시예에 따른 이미지 센서를 나타낸 단면도.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 이미지 센서의 제조 공정을 나타낸 단면도.
도 4는 본 발명에 제2 실시예에 따른 이미지 센서를 나타낸 단면도.
도 5a 및 도 5b는 본 발명의 제2 실시예에 따른 이미지 센서의 제조 공정을 나타낸 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
401 : p+형 기판 402 : p에피층
403 : 반도체 기판 404 : 소자분리막
405 : 게이트 절연막 406 : 게이트 전도막
407 : 게이트 전극 408 : 불순물 영역
409 : 스페이서 410 : 플로팅 확산영역
411 : 실리콘 질화막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 이미지 센서(Image Sensor)의 제조 공정에 관한 것이다.
이미지 센서(image sensor)는 1차원 또는 2차원 이상의 광학 정보를 전기신호로 변환하는 장치이다. 이미지 센서의 종류는 크게 나누어 촬상관과 고체 촬상 소자로 분류된다. 촬상관은 텔레비전을 중심으로 하여 화상처리기술을 구사한 계측, 제어, 인식 등에서 널리 상용되며 응용 기술이 발전되었다. 고체 이미지 센서는 크게 MOS(metal-oxide-semiconductor)형과 CCD(charge coupled device)형으로 분류된다.
한편, 이미지센서는 광감지소자로서 핀드(Pinned) 포토다이오드를 사용하고 있는 바, 핀드 포토디아오드는 포토다이오드 영역의 실리콘-실리콘산화막 인터페이스에 가까이 배치되는 얕은 p형 도핑 영역(즉, pinning layer)을 사용하여 인터페이스 상태를 소멸함으로써 낮은 암전류를 유지하기 위한 것이다.
도 1은 종래 기술에 따른 이미지 센서의 제조 공정을 나타낸 단면도이다.
도 1을 참조하면, p+형 기판(101)에 p에피층(102)이 형성된 반도체 기판(103)에 활성영역과 소자분리영역을 분리하는 소자분리막(104)을 형성한다.
이어서, 상기 소자분리막(104)이 형성된 반도체 기판(103) 상에 게이트 절연막(105)과 게이트 전도막(106)을 순차적으로 증착한후, 선택적으로 식각하여 게이트 전극(107)을 형성한다.
이어서, 게이트 전극(107)의 에지와 자기 정렬(Self Alignment)되도록 n형 불순물을 주입하여 포토다이오드가 형성될 소정 영역에 제1 불순물영역(108)을 형성한다.
이어서, 상기 게이트 전극(107)의 양측벽에 스페이서(109)를 형성한다.
이어서, 상기 제1 불순물영역(108)과 상기 게이트 전극(107) 상부의 일부를 포함하는 이온주입 방지막을 형성시키고, 고농도의 p형 불순물을 주입시켜 상기 반도체 기판(103)에 플로팅 확산영역(110)을 형성한다.
이어서, 상기 게이트 전극(107)의 양측벽에 형성된 상기 스페이서(109)의 일측 에지와 자기 정렬(Self Alignment)되도록 p형 불순물을 주입하여 제1 불순물영역(108)이 형성된 상기 반도체 기판(103) 내에 피닝층으로써의 제2 불순물영역(111)을 형성한다.
이때, 상기 제2 불순물영역(111)은 핀드 포토다이오드의 피닝층으로써, 종래에는 이온주입 및 어닐 공정을 통해 형성되게 된다. 즉, 매우 낮은 에너지로 기판 표면에 이온주입을 실시한 다음, 기판에 주입된 도펀트의 활성화를 위한 어닐 공정이 수행 된다.
한편, p형 도핑영역(피닝층)은 n형 도핑영역 보다 상대적으로 도핑 농도가 높으며 실리콘기판 표면에서 매우 앝게 형성되어야 한다. 피닝층의 도핑 농도가 높 아야 하는 이유는 n형 도핑영역을 완전히 공핍(fully depletion)시켜 광생성효율을 극대화하여야 하기 때문이다. 그리고, 피닝층이 앝게 형성되어야 하는 이유는 단파장의 실리콘층 투과율이 매우 낮기 때문에 단파장(특히 청색 계열의 파장)에 대한 광감도(sensitivity)를 높이기 위해서이다.
그러나, 이온주입 및 어닐 공정에 의해 피닝층을 형성하는 종래기술은 이미지센서가 고집적화에 되어감에 따라서 고농도 및 앝게 피닝층을 형성하는 것이 어려워 지고 있다.
즉, 낮은 에너지로 이온주입을 수행한다 하더라도 피닝층은 상대적으로 고농도 이기 때문에 어닐시에 도펀트들의 확산에 의해 피닝층의 깊이(두께)가 커지게 된다. 또한, 더욱 고집적화된 소자에서는 최소한의 이온주입 에너지를 사용하더라도 원하는 디자인 룰에 따른 피닝층의 깊이를 얻을 수 없어서, 장비를 추가 구입 또는 개발하여야 하는 어려움도 따르게 된다.
아울러, 이온주입법은 공정의 특성상 기판 표면에 결함을 유발시키수 밖에 없는 바, 이러한 결함들이 실리콘표면에서 댕글링 본드로 작용하여 노이즈를 유발하는 원인이 된다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위해 제안된 것이다.
본 발명의 제1 목적은 고집적, 고농도 및 얕은 피닝층을 갖는 포토다이오드 제조 방법을 제공하는 것이다.
본 발명의 제2 목적은 포토다이오드 영역의 실리콘 기판 표면에 결함을 최소화 또는 제거하여 노이즈가 적은 포토다이오드 제조 방법을 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명은, 제1 도전형의 반도체 기판을 준비하는 단계, 상기 기판의 소정 영역에 제2 도전형의 불순물 영역을 형성하는 단계, 상기 소정 영역 상부의 상기 기판을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치에 제1 도전형의 불순물이 인시츄된 포토다이오드용 에피층을 매립하는 단계를 포함하는 이미지 센서의 제조 방법을 제공한다.
그리고, 제1 도전형의 반도체 기판을 준비하는 단계, 상기 기판의 소정 영역에 제2 도전형의 불순물 영역을 형성하는 단계, 상기 소정 영역을 오픈하는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴의 오픈 영역에 제1 도전형의 불순물이 인시츄된 포토다이오드용 에피층을 형성하는 단계를 포함하는 이미지 센서의 제조 방법을 제공한다.
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이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제1 실시예)
도 2는 본 발명의 제1 실시예에 따른 이미지 센서를 나타낸 단면도이다.
도 2를 참조하면, p+형 기판(401)에 p에피층(402)이 적층된 반도체 기판(403)에 활성영역과 소자분리영역을 정의하는 소자분리막(404)이 형성된다.
이때, 상기 반도체 기판(403)은 실리콘 기판인 것이 바람직하다.
계속해서, 상기 반도체 기판(403)의 활성영역에 게이트 절연막(405)과 게이트 전도막(406)이 순차적으로 적층된 구조의 게이트 전극(407)이 형성된다. 그리고, 상기 게이트 전극(407)은 양측벽에 형성된 스페이서(409)를 포함한다.
계속해서, 상기 게이트 전극(407)의 일측의 상기 반도체 기판(403)에 플로팅 확산영역(410)이 형성된다.
계속해서, 상기 게이트 전극(407)의 타측의 포토다이오드가 형성될 소정 영역의 상기 반도체 기판(403)에 트렌치가 형성되고, 상기 트렌치 바닥면 하부의 상기 기판 내에 포토다이오드용 불순물 영역(408)이 형성된다.
이때, 상기 트렌치는 깊이가 1~100Å인 것이 바람직하다.
계속해서, 상기 트렌치에 에피층(412)이 매립되고, 상기 에피층(412) 영역을 오픈하는 실리콘 질화막(411)이 상기 기판의 전체 구조 상에 형성된다.
이때, 상기 에피층(412)은 피닝층으로써, 성장시 불순물이 인시츄(In-Situ) 로 도핑된 것이 바람직하다.
그리고, 상기 에피층(412)은 실리콘(Si) 또는 실리콘저마늄(SiGe)이고, 상기 반도체 기판(403)과 접촉되는 것이 바람직하다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 이미지 센서의 제조 공정을 나타낸 단면도이다.
본 발명의 제1 실시예에 따른 이미지 센서의 제조 공정은 우선, 도 3a에 도시된 바와 같이, p+형 기판(201)에 p에피층(202)이 형성된 반도체 기판(203)에 활성영역과 소자분리영역을 분리하는 소자분리막(204)을 형성한다.
이때, 상기 반도체 기판(203)은 실리콘 기판인 것이 바람직하다.
그리고, 고농도의 p+형 기판(201) 상에 저농도의 p에피층(202)을 사용하는 이유는 첫째, 저농도의 p에피층(202)이 존재하므로 포토다이오드의 공핍영역(Depletion region)을 크고, 깊게 증가시킬 수 있어 광전하를 모으기 위한 포토다이오드의 능력(ability)을 증가시킬 수 있고, 둘째, p형 에피층(202)의 하부에 고농도의 p+형 기판(201)을 갖게되면, 이웃하는 단위화소(pixel)로 전하가 확산되기 전에 이 전하가 빨리 재결합(Recombination)되기 때문에 광전하의 불규칙 확산(Random Diffusion)을 감소시켜 광전하의 전달 기능 변화를 감소시킬 수 있기 때문이다.
그리고, 상기 반도체 기판(203)은 실리콘 기판인 것이 바람직하다.
또한, 상기 소자분리막(204)는 버즈 비크(Bird's Beak)가 거의 없어 소자의 고집적화에 따라 소자간에 전기적으로 분리시키는 영역을 축소시킬수 있는 STI 공 정을 통하여 형성된다.
이어서, 상기 소자분리막(204)이 형성된 반도체 기판(203) 상에 게이트 절연막(205)과 게이트 전도막(206)을 순차적으로 증착한후, 선택적으로 식각하여 게이트 전극(207)을 형성한다.
이어서, 게이트 전극(207)의 에지와 자기 정렬(Self Alignment)되도록 n형 불순물을 주입하여 포토다이오드가 형성될 소정 영역에 불순물 영역(208)을 형성한다.
이어서, 상기 게이트 전극(207)의 양측벽에 스페이서(209)를 형성한다.
상기 스페이서(209)는 버퍼산화막과 스페이서용 질화막을 순차적으로 상기 게이트 전극(207)을 포함하는 상기 반도체 기판(203) 상에 증착후, 건식 식각을 통하여 형성하는 것이 바람직하다.
이어서, 상기 불순물 영역(208)과 상기 게이트 전극(207) 상부의 일부를 포함하는 이온주입 방지막을 형성시키고, 고농도의 p형 불순물을 주입시켜 상기 반도체 기판(203)에 플로팅 확산영역(210)을 형성한다.
이어서, 상기 플로팅 확산영역(210)이 형성된 기판의 전체 구조 상에 후속 콘택홀 형성시 식각 정지막으로써 실리콘 질화막(211)을 증착한다.
이이서, 상기 실리콘 질화막(211) 중 포토다이오드가 형성될 소정 영역이 오픈되도록 선택적 식각한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 실리콘 질화막(211)을 식각 장벽으로 상기 반도체 기판(203)을 식각하여 상기 불순물 영역(208)상에 트렌치를 형성 한다.
이때, 상기 트렌치는 깊이가 1~100Å인 것이 바람직하다.
이어서, 상기 트렌치에 에피층(212)을 매립한다.
이때, 상기 에피층(212)은 피닝층으로써, 실리콘(Si) 또는 실리콘저마늄(SiGe)이고, 불순물이 인시츄(In-Situ)로 도핑되는 것이 바람직하다.
그리고, 상기 에피층(212)은 상기 반도체 기판(203)과 접하는 것이 바람직하다.
그리고, 상기 에피층(212)을 실리콘저마늄으로 형성시는 Si 소스를 DCS(Di-Chloro-Silane), SiH4 및 Si2H6 중 어느하나, Ge 소스를 GeH4로 500~900℃의 공정 온도에서 SEG(Selective Epitaxial Growing) 방식으로 형성한다.
또한, 상기 에피층(212)을 실리콘으로 형성시는 550~900℃의 공정 온도에서 SEG 방식으로 형성하는 것이 바람직하다.
그리고, 상기 에피층(212)에 함유된 불순물은 B2H6의 소스 가스, 1E18/cm3~5E21/cm3의 도핑 농도로 인시츄 되는 것이 바람직하다.
(제2 실시예)
도 4는 본 발명에 제2 실시예에 따른 이미지 센서를 나타낸 단면도이다.
도 4를 참조하면, p+형 기판(501)에 p에피층(502)이 적층된 반도체 기판(503)에 활성영역과 소자분리영역을 정의하는 소자분리막(504)이 형성된다.
이때, 상기 반도체 기판(503)은 실리콘 기판인 것이 바람직하다.
계속해서, 상기 반도체 기판(503)의 활성영역에 게이트 절연막(505)과 게이트 전도막(506)이 순차적으로 적층된 구조의 게이트 전극(507)이 형성된다. 그리고, 상기 게이트 전극(507)은 양측벽에 형성된 스페이서(509)를 포함한다.
계속해서, 상기 게이트 전극(507)의 일측의 상기 반도체 기판(503)에 플로팅 확산영역(510)이 형성된다.
계속해서, 상기 게이트 전극(507)의 타측의 포토다이오드가 형성될 소정 영역의 상기 반도체 기판(503)에 불순물 영역(508)이 형성되고, 상기 불순물이 형성된 상기 반도체 기판(503) 표면에 피닝층으로써 에피층(511)이 형성된다.
이때, 상기 에피층(511)은 상기 반도체 기판(503)과 접촉되고, 50~500Å의 두께 및 p형 불순물이 인시츄(In-Situ)로 도핑된 것이 바람직하다.
도 5a 및 도 5b는 본 발명의 제2 실시예에 따른 이미지 센서의 제조 공정을 나타낸 단면도이다.
본 발명의 제2 실시예에 따른 이미지 센서의 제조 공정은 우선, 도 5a에 도시된 바와 같이, p+형 기판(301)에 p에피층(302)이 형성된 반도체 기판(303)에 활성영역과 소자분리영역을 분리하는 소자분리막(304)을 형성한다.
이때, 상기 반도체 기판(303)은 실리콘 기판인 것이 바람직하다.
그리고, 고농도의 p+형 기판(301) 상에 저농도의 p에피층(302)을 사용하는 이유는 첫째, 저농도의 p에피층(302)이 존재하므로 포토다이오드의 공핍영역(Depletion region)을 크고, 깊게 증가시킬 수 있어 광전하를 모으기 위한 포토다이오드의 능력(ability)을 증가시킬 수 있고, 둘째, p형 에피층(302)의 하부에 고 농도의 p+형 기판(301)을 갖게되면, 이웃하는 단위화소(pixel)로 전하가 확산되기 전에 이 전하가 빨리 재결합(Recombination)되기 때문에 광전하의 불규칙 확산(Random Diffusion)을 감소시켜 광전하의 전달 기능 변화를 감소시킬 수 있기 때문이다.
또한, 상기 소자분리막(304)는 버즈 비크(Bird's Beak)가 거의 없어 소자의 고집적화에 따라 소자간에 전기적으로 분리시키는 영역을 축소시킬수 있는 STI 공정을 통하여 형성된다.
이어서, 상기 소자분리막(304)이 형성된 반도체 기판(303) 상에 게이트 절연막(305)과 게이트 전도막(306)을 순차적으로 증착한후, 선택적으로 식각하여 게이트 전극(307)을 형성한다.
이어서, 게이트 전극(307)의 에지와 자기 정렬(Self Alignment)되도록 n형 불순물을 주입하여 포토다이오드가 형성될 소정 영역에 불순물 영역(308)을 형성한다.
이어서, 상기 게이트 전극(307)의 양측벽에 스페이서(309)를 형성한다.
상기 스페이서(309)는 버퍼산화막과 스페이서용 질화막을 순차적으로 상기 게이트 전극(307)을 포함하는 상기 반도체 기판(303) 상에 증착후, 건식 식각을 통하여 형성하는 것이 바람직하다.
이어서, 상기 불순물 영역(308)과 상기 게이트 전극(307) 상부의 일부를 포함하는 이온주입 방지막을 형성시키고, 고농도의 p형 불순물을 주입시켜 상기 반도체 기판(303)에 플로팅 확산영역(310)을 형성한다.
이어서, 상기 플로팅 확산영역(310)이 형성된 기판의 전체 구조 상에 마스크 패턴(311)을 증착한다.
이때, 상기 마스크 패턴은 CVD 방식의 산화막인 것이 바람직하다.
이어서, 상기 포토다이오드가 형성될 소정 영역 상에 형성된 상기 마스크 패턴(311)을 제거한다.
이때, 상기 마스크 패턴(311)은 HCl 식각 공정을 통해 식각되고, 상기 HCl 식각 공정은 500~5000℃의 공정 온도, 0.1~760Torr의 공정 압력에서 수행하는 것이 바람직하다.
다음으로 도 5b에 도시된 바와 같이, 상기 마스크 패턴(311)을 선택적 식각하여 노출된 상기 반도체 기판(303)의 상기 소정 영역에 에피층(312)을 형성한다.
이때, 상기 에피층(312)은 피닝층으로써, 실리콘(Si) 또는 실리콘저마늄(SiGe)이고, 상기 반도체 기판(303)과 접촉되는 것이 바람직하다.
그리고, 상기 에피층(312)은 성장시 불순물이 인시츄(In-Situ)로 도핑되고, 상기 불순물은 B2H6의 소스 가스, 1E18/cm3~5E21/cm3의 도핑 농도로 인시츄 되는 것이 바람직하다.
그리고, 상기 에피층(312)을 실리콘저마늄으로 형성시는 Si 소스를 DCS(Di-Chloro-Silane), SiH4 및 Si2H6 중 어느하나, Ge 소스를 GeH4로 500~900℃의 공정 온도에서 SEG(Selective Epitaxial Growing) 방식으로 형성한다.
또한, 상기 에피층(312)을 실리콘으로 형성시는 550~900℃의 공정 온도에서 SEG 방식으로 형성하는 것이 바람직하다.
그리고, 상기 에피층(212)에 함유된 불순물은 B2H6의 소스 가스, 1E18/cm3~5E21/cm3의 도핑 농도로 인시츄 되는 것이 바람직하다.
상술한 바와 같이 본 발명의 제1 실시예 및 제2 실시예는, P/N/P 접합으로 이루어지는 포토다이오드의 상부 p형 불순물 영역인 에피층을 인시츄 상태로 도핑된 실리콘 또는 실리콘저마늄 에피층으로 형성하여, 얇고, 도핑 레벨(Doping Level)이 균일한 p형 불순물 영역을 확보한다.
따라서, 가시광 영역에서 문제가 되고 있는 블루(Blue) 영역의 광전 변환 효율을 설계 변경하여 레이아웃(Layout)의 추가 변경 없이 구현 가능하여 구현 용이성이 우수하다.
또한, 상기 제1 실시예에서의 콘택홀 식각 정지막으로써의 실리콘 질화막(211)을 상기 에피층(212) 상에서 제거하여 수광 효율을 증대시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, P/N/P 접합으로 이루어지는 포토다이오 드의 상부 p형 불순물 영역인 에피층을 인시츄 상태로 도핑된 실리콘 또는 실리콘저마늄 에피층으로 형성하여, 얇고, 도핑 레벨(Doping Level)이 균일한 p형 불순물 영역을 확보한다.
따라서, 피닝 전압(Pinning Voltage)의 조절이 쉽고, 가시광 영역에서 문제가 되고 있는 블루(Blue) 영역의 광전 변환 효율을 설계 변경하여 레이아웃(Layout)의 추가 변경 없이 구현 가능하여 구현 용이성이 우수하다.
그리고, 상기 p형 불순물 영역을 얇게 형성함으로써, 상기 n형 불순물 영역의 두께를 두껍게 형성할 수 있으므로, 광전하(Optical Carrier) 발생이 증대된다.
또한, 상기 제1 실시예에서의 콘택홀 식각 정지막으로써의 실리콘 질화막을 상기 에피층 상에서 제거하여 수광 효율을 증대시킨다.
그리고, 상기 에피층 성장시, 인시츄로 도핑되기 때문에 이온주입 공정에 의한 댕글링 본드 결함을 해결하여 노이즈를 제거한다.

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  9. 제1 도전형의 제1 에피층이 형성된 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 트랜지스터용 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 일측으로 노출되는 상기 제1 에피층 내에 제2 도전형으로 포토다이오드용 불순물 영역을 형성하는 단계;
    상기 게이트 전극의 타측으로 노출되는 상기 제1 에피층 내에 플로팅 확산영역을 형성하는 단계;
    상기 불순물 영역과, 상기 불순물 영역과 접하는 상기 제1 에피층의 일부를 식각하여 트렌치를 형성하는 단계; 및
    상기 불순물 영역과, 상기 불순물 영역과 접하는 상기 제1 에피층의 일부와 접속되도록 상기 트렌치 내에 상기 제1 도전형의 불순물이 인시츄로 도핑된 포토다이오드용 제2 에피층을 매립하는 단계
    를 포함하는 이미지 센서의 제조 방법.
  10. 제 9 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 트렌치가 형성될 영역이 오픈된 실리콘 질화막을 형성하는 단계; 및
    상기 실리콘 질화막을 식각 장벽층으로 이용한 식각 공정을 실시하는 단계
    를 포함하는 이미지 센서의 제조 방법.
  11. 제 9 항에 있어서,
    상기 제2 에피층은 피닝층인 것을 특징으로 하는 이미지 센서의 제조 방법.
  12. 삭제
  13. 제 9 항에 있어서,
    상기 제2 에피층은 B2H6의 소스 가스를 이용하여 1E18~5E21/cm3의 도핑농도로 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  14. 제 9 항에 있어서,
    상기 제2 에피층은 실리콘(Si) 또는 실리콘저마늄(SiGe)인 것을 특징으로 하는 이미지 센서의 제조 방법.
  15. 제 14 항에 있어서,
    상기 실리콘저마늄(SiGe)은 Si 소스로 DCS(Di-Chloro-Silane), SiH4 및 Si2H6 중 어느 하나를 사용하고, Ge 소스로 GeH4를 사용하여 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  16. 제 14 항에 있어서,
    상기 실리콘(Si)은 550~900℃의 공정 온도에서 SEG(Selective Epitaxial Growing) 방식으로 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  17. 제 14 항에 있어서,
    상기 실리콘저마늄(SiGe)은 500~900℃의 공정 온도에서 SEG 방식으로 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  18. 삭제
  19. 제 9 항에 있어서,
    상기 트렌치는 깊이가 1~100Å인 것을 특징으로 하는 이미지 센서의 제조 방법.
  20. 제 9 항에 있어서,
    상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 이미지 센서의 제조 방법.
  21. 삭제
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  23. 삭제
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  26. 제1 도전형의 제1 에피층이 형성된 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 트랜지스터용 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 일측으로 노출되는 상기 제1 에피층 내에 제2 도전형으로 포토다이오드용 불순물 영역을 형성하는 단계;
    상기 게이트 전극의 타측으로 노출되는 상기 제1 에피층 내에 플로팅 확산영역을 형성하는 단계;
    상기 불순물 영역과, 상기 불순물 영역과 접하는 상기 제1 에피층의 일부가오픈된 마스크 패턴을 형성하는 단계;
    상기 불순물 영역과, 상기 불순물 영역과 접하는 상기 제1 에피층의 일부와 접속되도록 상기 반도체 기판 상에 상기 제1 도전형의 불순물이 인시츄로 도핑된 포토다이오드용 제2 에피층을 형성하는 단계
    를 포함하는 이미지 센서의 제조 방법.
  27. 제 26 항에 있어서,
    상기 제2 에피층을 형성하는 단계 후,
    상기 마스크 패턴을 불산 용액을 이용하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  28. 제 26 항에 있어서,
    상기 제2 에피층은 피닝층인 것을 특징으로 하는 이미지 센서의 제조 방법.
  29. 삭제
  30. 제 26 항에 있어서,
    상기 제2 에피층은 B2H6의 소스 가스를 이용하여 1E18~5E21/cm3의 도핑농도로 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  31. 제 26 항에 있어서,
    상기 제2 에피층은 실리콘(Si) 또는 실리콘저마늄(SiGe)으로 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  32. 제 31 항에 있어서,
    상기 실리콘저마늄(SiGe)은 Si 소스로 DCS(Di-Chloro-Silane), SiH4 및 Si2H6 중 어느 하나를 사용하고, Ge 소스로 GeH4를 사용하여 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  33. 제 31 항에 있어서,
    상기 실리콘(Si)은 550~900℃의 공정 온도에서 SEG(Selective Epitaxial Growing) 방식으로 형성하고, 상기 실리콘저마늄(SiGe)은 500~900℃의 공정 온도에서 SEG 방식으로 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  34. 삭제
  35. 제 26 항에 있어서,
    상기 마스크 패턴은 CVD 방식으로 형성된 산화막인 것을 특징으로 하는 이미지 센서의 제조 방법.
  36. 제 26 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는 상기 마스크 패턴을 500~5000℃의 공정 온도, 0.1~760Torr의 공정 압력 조건에서 HCl 식각 공정을 수행하여 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  37. 제 26 항에 있어서,
    상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 이미지 센서의 제조 방법.
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