JP5529304B2 - イメージセンサ及びその製造方法 - Google Patents
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Description
本発明は、半導体製造技術に関し、特に、半導体素子の製造工程の中で、イメージセン
サの製造工程に関する。
サの製造工程に関する。
イメージセンサとは、１次元または２次元以上の光学情報を電気信号に変換する装置で
ある。イメージセンサの種類は、大別して、撮像管と固体撮像素子とに分類される。撮像
管は、テレビをはじめとして、画像処理技術を駆使した計測、制御、認識などで広く常用
され、応用技術が発展してきている。固体イメージセンサは、大きくＭＯＳ（metal-oxid
e-semiconductor）型とＣＣＤ（charge coupled device）型とに分類される。
ある。イメージセンサの種類は、大別して、撮像管と固体撮像素子とに分類される。撮像
管は、テレビをはじめとして、画像処理技術を駆使した計測、制御、認識などで広く常用
され、応用技術が発展してきている。固体イメージセンサは、大きくＭＯＳ（metal-oxid
e-semiconductor）型とＣＣＤ（charge coupled device）型とに分類される。
一方、イメージセンサは、光感知素子としてピン型（Pinned）フォトダイオードを使用
し、該ピン型フォトダイオードは、フォトダイオード領域のシリコン−シリコン酸化膜イ
ンターフェスに近く配置される浅いp型ドープ領域（すなわち、ピンニング層（pinning l
ayer））を使用してインターフェス状態を消滅することによって、低い暗電流を維持する
ためのものである。
し、該ピン型フォトダイオードは、フォトダイオード領域のシリコン−シリコン酸化膜イ
ンターフェスに近く配置される浅いp型ドープ領域（すなわち、ピンニング層（pinning l
ayer））を使用してインターフェス状態を消滅することによって、低い暗電流を維持する
ためのものである。
図１は、従来の技術に係るイメージセンサの製造工程を示した断面図である。
図１に示したように、ｐ＋型基板１０１にｐエピタキシャル層１０２が形成された半導
体基板１０３に、活性領域と素子分離領域を画定する素子分離膜１０４を形成する。
体基板１０３に、活性領域と素子分離領域を画定する素子分離膜１０４を形成する。
次に、前記素子分離膜１０４が形成された半導体基板１０３上に、ゲート絶縁膜１０５
及びゲート導電膜１０６を順に蒸着した後、選択的にエッチングしてゲート電極１０７を
形成する。
及びゲート導電膜１０６を順に蒸着した後、選択的にエッチングしてゲート電極１０７を
形成する。
次に、ゲート電極１０７のエッジとセルフアライメントされるように、ｎ型不純物を注
入して、フォトダイオードが形成される所定領域に第１の不純物領域１０８を形成する。
入して、フォトダイオードが形成される所定領域に第１の不純物領域１０８を形成する。
次に、前記ゲート電極１０７の両方の壁にスペーサ１０９を形成する。
次に、前記第１の不純物領域１０８と前記ゲート電極１０７の上部の一部を含むイオン
注入防止膜を形成させ、高濃度のp型不純物を注入させて、前記半導体基板１０３にフロ
ーティング拡散領域１１０を形成する。
注入防止膜を形成させ、高濃度のp型不純物を注入させて、前記半導体基板１０３にフロ
ーティング拡散領域１１０を形成する。
次に、前記ゲート電極１０７の両方の壁に形成された前記スペーサ１０９の一方のエッ
ジとセルフアライメントされるようにp型不純物を注入して、第１の不純物領域１０８が
形成された前記半導体基板１０３内にピンニング層としての第２の不純物領域１１１を形
成する。
ジとセルフアライメントされるようにp型不純物を注入して、第１の不純物領域１０８が
形成された前記半導体基板１０３内にピンニング層としての第２の不純物領域１１１を形
成する。
この時、前記第２の不純物領域１１１は、ピン型フォトダイオードのピンニング層であ
って、従来には、イオン注入及び焼きなまし工程により形成された。すなわち、極めて低
いエネルギーで基板の表面にイオン注入を行った後、基板に注入されたドーパントの活性
化のための焼きなまし工程が行われる。
って、従来には、イオン注入及び焼きなまし工程により形成された。すなわち、極めて低
いエネルギーで基板の表面にイオン注入を行った後、基板に注入されたドーパントの活性
化のための焼きなまし工程が行われる。
一方、p型ドープ領域（ピンニング層）は、ｎ型ドープ領域より相対的にドープ濃度が
高く、シリコン基板の表面で極めて浅く形成されなければならない。ピンニング層のドー
プ濃度が高くなければならない理由は、ｎ型ドープ領域を完全に空乏させて、光生成効率
を極大化しなければならないためである。そして、ピンニング層が浅く形成されなければ
ならない理由は、短波長のシリコン層への透過率が非常に低いため、短波長（特に、青色
系の波長）に対した光感度を高めるためである。
高く、シリコン基板の表面で極めて浅く形成されなければならない。ピンニング層のドー
プ濃度が高くなければならない理由は、ｎ型ドープ領域を完全に空乏させて、光生成効率
を極大化しなければならないためである。そして、ピンニング層が浅く形成されなければ
ならない理由は、短波長のシリコン層への透過率が非常に低いため、短波長（特に、青色
系の波長）に対した光感度を高めるためである。
しかし、イオン注入及び焼きなまし工程によりピンニング層を形成する従来の技術は、
イメージセンサが高集積化されるにともない、高濃度及び浅くピンニング層を形成するの
が困難となりつつある。
イメージセンサが高集積化されるにともない、高濃度及び浅くピンニング層を形成するの
が困難となりつつある。
すなわち、低いエネルギーでイオン注入を行うとしても、ピンニング層は、相対的に高
濃度であるため、焼きなましの際にドーパントの拡散によりピンニング層の深さ（厚さ）
が大きくなる。また、より高集積化された素子では、最小限のイオン注入エネルギーを使
用しても、所望のデザインルールにともなうピンニング層の深さを得ることができず、装
備を追加購入するか又は開発しなければならないという問題がある。
濃度であるため、焼きなましの際にドーパントの拡散によりピンニング層の深さ（厚さ）
が大きくなる。また、より高集積化された素子では、最小限のイオン注入エネルギーを使
用しても、所望のデザインルールにともなうピンニング層の深さを得ることができず、装
備を追加購入するか又は開発しなければならないという問題がある。
なお、イオン注入法は、工程の特性上、基板の表面に欠陥を引き起こさざるを得ないた
め、このような欠陥がシリコン表面でダングリングボンドとして作用して、ノイズを誘発
する原因となる。
め、このような欠陥がシリコン表面でダングリングボンドとして作用して、ノイズを誘発
する原因となる。
そこで、本発明は、上記した従来の技術の問題を解決するためになされたものであって
、その目的は、高集積、高濃度及び浅いピンニング層のフォトダイオード及びその製造方
法を提供することにある。
、その目的は、高集積、高濃度及び浅いピンニング層のフォトダイオード及びその製造方
法を提供することにある。
また、本発明の他の目的は、フォトダイオード領域のシリコン基板の表面に、欠陥を最
小化するか又は除去することによって、ノイズの少ないフォトダイオード及びその製造方
法を提供することにある。
小化するか又は除去することによって、ノイズの少ないフォトダイオード及びその製造方
法を提供することにある。
上記の目的を達成するため、本発明の第１の実施形態として、所定領域にトレンチが形
成された第１の導電型の半導体基板と、トレンチ底面の下部の前記半導体基板内に形成さ
れたフォトダイオード用第２の導電型の不純物領域と、前記トレンチに埋め込まれたフォ
トダイオード用第１の導電型のエピタキシャル層とを備えたイメージセンサを提供する。
成された第１の導電型の半導体基板と、トレンチ底面の下部の前記半導体基板内に形成さ
れたフォトダイオード用第２の導電型の不純物領域と、前記トレンチに埋め込まれたフォ
トダイオード用第１の導電型のエピタキシャル層とを備えたイメージセンサを提供する。
また、第１の導電型の半導体基板を用意するステップと、前記半導体基板の所定領域に
、第２の導電型の不純物領域を形成するステップと、前記所定領域の前記半導体基板をエ
ッチングすることによって、トレンチを形成するステップと、前記トレンチに第１の導電
型のエピタキシャル層を埋め込むステップとを含むことイメージセンサの製造方法を提供
する。
、第２の導電型の不純物領域を形成するステップと、前記所定領域の前記半導体基板をエ
ッチングすることによって、トレンチを形成するステップと、前記トレンチに第１の導電
型のエピタキシャル層を埋め込むステップとを含むことイメージセンサの製造方法を提供
する。
また、本発明の第２の実施形態として、第１の導電型の半導体基板と、該半導体基板の
所定領域に形成された第２の導電型の不純物領域と、該不純物領域の上部に形成された第
１の導電型のエピタキシャル層とを備えたイメージセンサを提供する。
所定領域に形成された第２の導電型の不純物領域と、該不純物領域の上部に形成された第
１の導電型のエピタキシャル層とを備えたイメージセンサを提供する。
また、第１の導電型の半導体基板を用意するステップと、前記半導体基板の所定領域に
、第２の導電型の不純物領域を形成するステップと、前記所定領域を開放するマスクパタ
ーンを形成するステップと、前記マスクパターンの開放領域に、第１の導電型のエピタキ
シャル層を形成するステップとを含むイメージセンサの製造方法を提供する。
、第２の導電型の不純物領域を形成するステップと、前記所定領域を開放するマスクパタ
ーンを形成するステップと、前記マスクパターンの開放領域に、第１の導電型のエピタキ
シャル層を形成するステップとを含むイメージセンサの製造方法を提供する。
本発明によれば、Ｐ／Ｎ／Ｐ接合からなるフォトダイオードの上部のp型不純物領域で
あるエピタキシャル層を、インシチュー状態にドープされたシリコンまたはシリコンゲル
マニウムエピタキシャル層で形成して、薄く、かつドープレベルが均一なp型不純物領域
を確保する。
あるエピタキシャル層を、インシチュー状態にドープされたシリコンまたはシリコンゲル
マニウムエピタキシャル層で形成して、薄く、かつドープレベルが均一なp型不純物領域
を確保する。
したがって、ピンニング電圧（Pinning Voltage）の調節が容易となり、可視光領域で
問題となっているブルー（Blue）領域の光電変換効率を、設計の変更によりレイアウト（
Layout）の追加変更無しで実現可能であるため、実現容易性に優れている。
問題となっているブルー（Blue）領域の光電変換効率を、設計の変更によりレイアウト（
Layout）の追加変更無しで実現可能であるため、実現容易性に優れている。
そして、前記p型不純物領域を薄く形成することによって、前記ｎ型不純物領域の厚さ
を厚く形成できるので、光電荷の発生が増大する。
を厚く形成できるので、光電荷の発生が増大する。
また、前記第１の実施形態におけるコンタクト孔のエッチング停止膜としてのシリコン
窒化膜を、前記エピタキシャル層上から除去することによって、受光効率を増大させる。
窒化膜を、前記エピタキシャル層上から除去することによって、受光効率を増大させる。
そして、前記エピタキシャル層の成長の際に、インシチューでドープされるため、イオ
ン注入工程によるダングリングボンド欠陥を解決して、ノイズを除去することができる。
ン注入工程によるダングリングボンド欠陥を解決して、ノイズを除去することができる。
以下、本発明の好ましい実施形態を、添付した図面を参照して詳細に説明する。
（第１の実施形態）
図２は、本発明の第１の実施形態に係るイメージセンサを示した断面図である。
図２は、本発明の第１の実施形態に係るイメージセンサを示した断面図である。
図２に示したように、ｐ＋型基板４０１にｐエピタキシャル層４０２が積層された半導
体基板４０３に、活性領域と素子分離領域を画定する素子分離膜４０４が形成される。
体基板４０３に、活性領域と素子分離領域を画定する素子分離膜４０４が形成される。
この時、前記半導体基板４０３は、シリコン基板であることが好ましい。
続いて、前記半導体基板４０３の活性領域に、ゲート絶縁膜４０５及びゲート導電膜４
０６が順に積層された構造のゲート電極４０７が形成される。そして、前記ゲート電極４
０７は、両方の壁に形成されたスペーサ４０９を備える。
０６が順に積層された構造のゲート電極４０７が形成される。そして、前記ゲート電極４
０７は、両方の壁に形成されたスペーサ４０９を備える。
続いて、前記ゲート電極４０７の一方の前記半導体基板４０３に、フローティング拡散
領域４１０が形成される。
領域４１０が形成される。
続いて、前記ゲート電極４０７の他方のフォトダイオードが形成される所定領域の前記
半導体基板４０３にトレンチが形成され、該トレンチの底面の下部の前記基板内にフォト
ダイオード用不純物領域４０８が形成される。
半導体基板４０３にトレンチが形成され、該トレンチの底面の下部の前記基板内にフォト
ダイオード用不純物領域４０８が形成される。
この時、前記トレンチは、深さが１Å〜１００Åの範囲であることが好ましい。
続いて、前記トレンチにエピタキシャル層４１２が埋め込まれ、前記エピタキシャル層
４１２の領域を開放するシリコン窒化膜４１１が、前記基板の全体構造上に形成される。
４１２の領域を開放するシリコン窒化膜４１１が、前記基板の全体構造上に形成される。
この時、前記エピタキシャル層４１２は、ピンニング層であって、成長の際に不純物が
インシチュー（In-Situ）でドープされたことが好ましい。
インシチュー（In-Situ）でドープされたことが好ましい。
また、前記エピタキシャル層４１２は、シリコン（Ｓｉ）又はシリコンゲルマニウム（
ＳｉＧｅ）であり、前記半導体基板４０３と接触されることが好ましい。
ＳｉＧｅ）であり、前記半導体基板４０３と接触されることが好ましい。
図３Ａ及び図３Ｂは、本発明の第１の実施形態に係るイメージセンサの製造工程を示し
た断面図である。
た断面図である。
本発明の第１の実施形態に係るイメージセンサの製造工程は、まず、図３Ａに示したよ
うに、ｐ＋型基板２０１にｐエピタキシャル層２０２が形成された半導体基板２０３に、
活性領域と素子分離領域を画定する素子分離膜２０４を形成する。
うに、ｐ＋型基板２０１にｐエピタキシャル層２０２が形成された半導体基板２０３に、
活性領域と素子分離領域を画定する素子分離膜２０４を形成する。
この時、前記半導体基板２０３は、シリコン基板であることが好ましい。
また、高濃度のｐ＋型基板２０１上に低濃度のｐエピタキシャル層２０２を使用する理
由は、第１に、低濃度のｐエピタキシャル層２０２が存在するので、フォトダイオードの
空乏領域（Depletion region）を大きくて深く増大させることができるため、光電荷を集
積するためのフォトダイオードの能力を増強させることができ、第２に、p型エピタキシ
ャル層２０２の下部に、高濃度のｐ＋型基板２０１を備えると、隣接する単位画素に電荷
が拡散される前に、この電荷が速く再結合されるため、光電荷のランダムな拡散を減少さ
せて、光電荷の伝達機能の変化を減少させることができるためである。
由は、第１に、低濃度のｐエピタキシャル層２０２が存在するので、フォトダイオードの
空乏領域（Depletion region）を大きくて深く増大させることができるため、光電荷を集
積するためのフォトダイオードの能力を増強させることができ、第２に、p型エピタキシ
ャル層２０２の下部に、高濃度のｐ＋型基板２０１を備えると、隣接する単位画素に電荷
が拡散される前に、この電荷が速く再結合されるため、光電荷のランダムな拡散を減少さ
せて、光電荷の伝達機能の変化を減少させることができるためである。
また、前記半導体基板２０３は、シリコン基板であることが好ましい。
また、前記素子分離膜２０４は、バーズビーク（Bird's Beak）がほとんどないため、
素子の高集積化によって素子間に電気的に分離させる領域を縮小させ得るＳＴＩ工程によ
り形成される。
素子の高集積化によって素子間に電気的に分離させる領域を縮小させ得るＳＴＩ工程によ
り形成される。
次に、前記素子分離膜２０４が形成された半導体基板２０３上にゲート絶縁膜２０５及
びゲート導電膜２０６を順に蒸着した後、選択的にエッチングして、ゲート電極２０７を
形成する。
びゲート導電膜２０６を順に蒸着した後、選択的にエッチングして、ゲート電極２０７を
形成する。
次に、ゲート電極２０７のエッジとセルフアライメントされるように、ｎ型不純物を注
入して、フォトダイオードが形成される所定の領域に不純物領域２０８を形成する。
入して、フォトダイオードが形成される所定の領域に不純物領域２０８を形成する。
次に、前記ゲート電極２０７の両方の壁にスペーサ２０９を形成する。
前記スペーサ２０９は、バッファ酸化膜及びスペーサ用窒化膜を前記ゲート電極２０７
を含む前記半導体基板２０３上に順に蒸着した後、ドライエッチングにより形成されるこ
とが好ましい。
を含む前記半導体基板２０３上に順に蒸着した後、ドライエッチングにより形成されるこ
とが好ましい。
次に、前記不純物領域２０８と前記ゲート電極２０７の上部の一部を含むイオン注入防
止膜を形成させ、高濃度のp型不純物を注入させて、前記半導体基板２０３にフローティ
ング拡散領域２１０を形成する。
止膜を形成させ、高濃度のp型不純物を注入させて、前記半導体基板２０３にフローティ
ング拡散領域２１０を形成する。
次に、前記フローティング拡散領域２１０が形成された基板の全体構造上に、後続のコ
ンタクト孔の形成時に、エッチング停止膜としてシリコン窒化膜２１１を蒸着する。
ンタクト孔の形成時に、エッチング停止膜としてシリコン窒化膜２１１を蒸着する。
次に、前記シリコン窒化膜２１１の中で、フォトダイオードが形成される所定領域が開
放されるように選択的エッチングを行う。
放されるように選択的エッチングを行う。
次に、図３Ｂに示したように、前記シリコン窒化膜２１１をエッチングバリアとして、
前記半導体基板２０３をエッチングすることによって、前記不純物領域２０８上にトレン
チを形成する。
前記半導体基板２０３をエッチングすることによって、前記不純物領域２０８上にトレン
チを形成する。
この時、前記トレンチは、１Å〜１００Åの範囲の深さであることが好ましい。
次に、前記トレンチにエピタキシャル層２１２を埋め込む。
この時、前記エピタキシャル層２１２は、ピンニング層であって、シリコン（Ｓｉ）又
はシリコンゲルマニウム（ＳｉＧｅ）で形成され、不純物がインシチューでドープされる
ことが好ましい。
はシリコンゲルマニウム（ＳｉＧｅ）で形成され、不純物がインシチューでドープされる
ことが好ましい。
そして、前記エピタキシャル層２１２は、前記半導体基板２０３と接することが好まし
い。
い。
そして、前記エピタキシャル層２１２をシリコンゲルマニウムで形成する時には、Ｓｉ
ソースには、ＤＣＳ（Di-Chloro-Silane）、ＳｉＨ４及びＳｉ２Ｈ６のうちのいずれかを
用い、Ｇｅソースには、ＧｅＨ４を用いて、５００℃〜９００℃の範囲の工程温度におい
てＳＥＧ（Selective Epitaxial Growing）法で形成する。
ソースには、ＤＣＳ（Di-Chloro-Silane）、ＳｉＨ４及びＳｉ２Ｈ６のうちのいずれかを
用い、Ｇｅソースには、ＧｅＨ４を用いて、５００℃〜９００℃の範囲の工程温度におい
てＳＥＧ（Selective Epitaxial Growing）法で形成する。
また、前記エピタキシャル層２１２をシリコンで形成する時には、５５０℃〜９００℃
の工程温度においてＳＥＧ法で形成することが好ましい。
の工程温度においてＳＥＧ法で形成することが好ましい。
そして、前記エピタキシャル層２１２に含まれた不純物は、Ｂ２Ｈ６のソースガス、１
×１０１８ｃｍ−３〜５×１０２１ｃｍ−３のドープ濃度でインシチューされることが好
ましい。
×１０１８ｃｍ−３〜５×１０２１ｃｍ−３のドープ濃度でインシチューされることが好
ましい。
（第２の実施形態）
図４は、本発明の第２の実施形態に係るイメージセンサを示した断面図である。
図４は、本発明の第２の実施形態に係るイメージセンサを示した断面図である。
図４に示したように、ｐ＋型基板５０１にｐエピタキシャル層５０２が積層された半導
体基板５０３に、活性領域と素子分離領域を画定する素子分離膜５０４が形成される。
体基板５０３に、活性領域と素子分離領域を画定する素子分離膜５０４が形成される。
この時、前記半導体基板５０３は、シリコン基板であることが好ましい。
続いて、前記半導体基板５０３の活性領域に、ゲート絶縁膜５０５及びゲート導電膜５
０６が順に積層された構造のゲート電極５０７が形成される。そして、前記ゲート電極５
０７は、両方の壁に形成されたスペーサ５０９を備える。
０６が順に積層された構造のゲート電極５０７が形成される。そして、前記ゲート電極５
０７は、両方の壁に形成されたスペーサ５０９を備える。
続いて、前記ゲート電極５０７の一方の前記半導体基板５０３に、フローティング拡散
領域５１０が形成される。
領域５１０が形成される。
続いて、前記ゲート電極５０７の他方のフォトダイオードが形成される所定領域の前記
半導体基板５０３に、不純物領域５０８が形成され、前記不純物が形成された前記半導体
基板５０３の表面に、ピンニング層としてエピタキシャル層５１２が形成される。
半導体基板５０３に、不純物領域５０８が形成され、前記不純物が形成された前記半導体
基板５０３の表面に、ピンニング層としてエピタキシャル層５１２が形成される。
この時、前記エピタキシャル層５１２は、前記半導体基板５０３と接触し、５０Å〜５
００Åの範囲の厚さ及びp型不純物がインシチューでドープされたことが好ましい。
００Åの範囲の厚さ及びp型不純物がインシチューでドープされたことが好ましい。
図５Ａ及び図５Ｂは、本発明の第２の実施形態に係るイメージセンサの製造工程を示し
た断面図である。
た断面図である。
本発明の第２の実施形態に係るイメージセンサの製造工程は、まず、図５Ａに示したよ
うに、ｐ＋型基板３０１にｐエピタキシャル層３０２が形成された半導体基板３０３に、
活性領域と素子分離領域を画定する素子分離膜３０４を形成する。
うに、ｐ＋型基板３０１にｐエピタキシャル層３０２が形成された半導体基板３０３に、
活性領域と素子分離領域を画定する素子分離膜３０４を形成する。
この時、前記半導体基板３０３は、シリコン基板であることが好ましい。
そして、高濃度のｐ＋型基板３０１上に低濃度のｐエピタキシャル層３０２を使用する
理由は、第１に、低濃度のｐエピタキシャル層３０２が存在するので、フォトダイオード
の空乏領域を大きくて深く増大させることができて、光電荷を集積するためのフォトダイ
オードの能力（ability）を増強させることができ、第２に、p型エピタキシャル層３０２
の下部に高濃度のｐ＋型基板３０１を有すれば、隣接する単位画素に電荷が拡散される前
に、この電荷が速く再結合されるため、光電荷のランダム拡散を減少させて、光電荷の伝
達機能の変化を減少させることができるためである。
理由は、第１に、低濃度のｐエピタキシャル層３０２が存在するので、フォトダイオード
の空乏領域を大きくて深く増大させることができて、光電荷を集積するためのフォトダイ
オードの能力（ability）を増強させることができ、第２に、p型エピタキシャル層３０２
の下部に高濃度のｐ＋型基板３０１を有すれば、隣接する単位画素に電荷が拡散される前
に、この電荷が速く再結合されるため、光電荷のランダム拡散を減少させて、光電荷の伝
達機能の変化を減少させることができるためである。
また、前記素子分離膜３０４は、バーズビークがほとんどないため、素子の高集積化に
よって素子間に電気的に分離させる領域を縮小させ得るＳＴＩ工程により形成される。
よって素子間に電気的に分離させる領域を縮小させ得るＳＴＩ工程により形成される。
次に、前記素子分離膜３０４が形成された半導体基板３０３上に、ゲート絶縁膜３０５
及びゲート導電膜３０６を順に蒸着した後、選択的にエッチングすることによって、ゲー
ト電極３０７を形成する。
及びゲート導電膜３０６を順に蒸着した後、選択的にエッチングすることによって、ゲー
ト電極３０７を形成する。
次に、ゲート電極３０７のエッジとセルフアライメントされるように、ｎ型不純物を注
入することによって、フォトダイオードが形成される所定領域に不純物領域３０８を形成
する。
入することによって、フォトダイオードが形成される所定領域に不純物領域３０８を形成
する。
次に、前記ゲート電極３０７の両方の壁にスペーサ３０９を形成する。
前記スペーサ３０９は、バッファ酸化膜及びスペーサ用窒化膜を前記ゲート電極３０７
を含む前記半導体基板３０３上に順に蒸着した後、ドライエッチングにより形成すること
が好ましい。
を含む前記半導体基板３０３上に順に蒸着した後、ドライエッチングにより形成すること
が好ましい。
次に、前記不純物領域３０８と前記ゲート電極３０７の上部の一部を含むイオン注入防
止膜を形成させ、高濃度のp型不純物を注入させて、前記半導体基板３０３にフローティ
ング拡散領域３１０を形成する。
止膜を形成させ、高濃度のp型不純物を注入させて、前記半導体基板３０３にフローティ
ング拡散領域３１０を形成する。
次に、前記フローティング拡散領域３１０が形成された基板の全体構造上にマスクパタ
ーン３１１を蒸着する。
ーン３１１を蒸着する。
この時、前記マスクパターンは、ＣＶＤ法の酸化膜であることが好ましい。
次に、前記フォトダイオードが形成される所定領域上に形成された前記マスクパターン
３１１を除去する。
３１１を除去する。
この時、前記マスクパターン３１１は、ＨＣｌエッチング工程によりエッチングされ、
前記ＨＣｌエッチング工程は、５００℃〜５０００℃の範囲の工程温度、０．１Ｔｏｒｒ
〜７６０Ｔｏｒｒの範囲の工程圧力で行われることが好ましい。
前記ＨＣｌエッチング工程は、５００℃〜５０００℃の範囲の工程温度、０．１Ｔｏｒｒ
〜７６０Ｔｏｒｒの範囲の工程圧力で行われることが好ましい。
次に、図５Ｂに示したように、前記マスクパターン３１１を選択的にエッチングして、
露出された前記半導体基板３０３の前記所定領域にエピタキシャル層３１２を形成する。
露出された前記半導体基板３０３の前記所定領域にエピタキシャル層３１２を形成する。
この時、前記エピタキシャル層３１２はピンニング層であって、シリコン（Ｓｉ）又は
シリコンゲルマニウム（ＳｉＧｅ）で形成され、前記半導体基板３０３と接触されること
が好ましい。
シリコンゲルマニウム（ＳｉＧｅ）で形成され、前記半導体基板３０３と接触されること
が好ましい。
そして、前記エピタキシャル層３１２は、成長の際に、不純物がインシチューでドープ
され、前記不純物は、Ｂ２Ｈ６のソースガスを用いて、１×１０１８ｃｍ−３〜５×１０
２１ｃｍ−３のドープ濃度でインシチューされることが好ましい。
され、前記不純物は、Ｂ２Ｈ６のソースガスを用いて、１×１０１８ｃｍ−３〜５×１０
２１ｃｍ−３のドープ濃度でインシチューされることが好ましい。
そして、前記エピタキシャル層３１２をシリコンゲルマニウムで形成する時には、Ｓｉ
ソースには、ＤＣＳ、ＳｉＨ４及びＳｉ２Ｈ６のうちのいずれかを用い、Ｇｅソースには
、ＧｅＨ４を用いて、５００℃〜９００℃の範囲の工程温度においてＳＥＧ法で形成する
。
ソースには、ＤＣＳ、ＳｉＨ４及びＳｉ２Ｈ６のうちのいずれかを用い、Ｇｅソースには
、ＧｅＨ４を用いて、５００℃〜９００℃の範囲の工程温度においてＳＥＧ法で形成する
。
また、前記エピタキシャル層３１２をシリコンで形成する時には、５５０℃〜９００℃
の範囲の工程温度においてＳＥＧ法で形成することが好ましい。
の範囲の工程温度においてＳＥＧ法で形成することが好ましい。
そして、前記エピタキシャル層３１２に含まれた不純物は、Ｂ２Ｈ６のソースガスを用
いて、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３のドープ濃度でインシチューされる
ことが好ましい。
いて、１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３のドープ濃度でインシチューされる
ことが好ましい。
上述したように、本発明の第１の実施形態及び第２の実施形態は、Ｐ／Ｎ／Ｐ接合から
なるフォトダイオードの上部のp型不純物領域であるエピタキシャル層を、インシチュー
状態にドープされたシリコンまたはシリコンゲルマニウムエピタキシャル層で形成して、
薄く、かつドープレベルが均一なp型不純物領域を確保する。
なるフォトダイオードの上部のp型不純物領域であるエピタキシャル層を、インシチュー
状態にドープされたシリコンまたはシリコンゲルマニウムエピタキシャル層で形成して、
薄く、かつドープレベルが均一なp型不純物領域を確保する。
したがって、可視光領域で問題となっているブルー（Blue）領域の光電変換効率を、設
計の変更によりレイアウト（Layout）の追加変更無しで実現可能であるため、実現容易性
に優れている。
計の変更によりレイアウト（Layout）の追加変更無しで実現可能であるため、実現容易性
に優れている。
また、前記第１の実施形態におけるコンタクト孔のエッチング停止膜としてのシリコン
窒化膜２１１を、前記エピタキシャル層２１２上から除去することによって、受光効率を
増大させる。
窒化膜２１１を、前記エピタキシャル層２１２上から除去することによって、受光効率を
増大させる。
なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思
想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲
に属する。
想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲
に属する。
４０１ ｐ＋型基板
４０２ ｐエピタキシャル層
４０３ 半導体基板
４０４ 素子分離膜
４０５ ゲート絶縁膜
４０６ ゲート導電膜
４０７ ゲート電極
４０８ 不純物領域
４０９ スペーサ
４１０ フローティング拡散領域
４１１ シリコン窒化膜
４０２ ｐエピタキシャル層
４０３ 半導体基板
４０４ 素子分離膜
４０５ ゲート絶縁膜
４０６ ゲート導電膜
４０７ ゲート電極
４０８ 不純物領域
４０９ スペーサ
４１０ フローティング拡散領域
４１１ シリコン窒化膜
Claims (12)
- 活性領域と素子分離領域とを画定するために、基板内に第１のトレンチを形成するステップと、
前記活性領域の上にゲート電極を形成するステップと、
前記ゲート電極の一方の側にある前記活性領域内にフローティング拡散領域を形成するステップと、
前記ゲート電極の別の側にある前記活性領域内に不純物領域を形成するステップと、
前記不純物領域の所定領域と前記活性領域の所定領域とを開放するステップと、
エピタキシャル層の成長の際にインシチュー（in-situ）で導電性不純物をドープして、前記不純物と前記基板との開放した前記所定領域の上に前記エピタキシャル層を形成するステップと
を含むことを特徴とするイメージセンサの製造方法。 - 前記エピタキシャル層を形成するステップは、５０Å〜５００Åの範囲の厚さに前記エピタキシャル層を形成することを含むことを特徴とする請求項１に記載のイメージセンサの製造方法。
- 前記エピタキシャル層を形成するステップは、シリコン（Ｓｉ）を含む前記エピタキシャル層を形成するために、５００℃〜９００℃の範囲の工程温度においてＳＥＧ法を用いることを特徴とする請求項１に記載のイメージセンサの製造方法。
- 前記エピタキシャル層を形成するステップは、Ｂ２Ｈ６のソースガスのドープ濃度が１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３の状態下で前記エピタキシャル層を成長させることを含むことを特徴とする請求項１に記載のイメージセンサの製造方法。
- 前記エピタキシャル層を形成するステップは、
シリコン（Ｓｉ）ソースとして、ＤＣＳ（Di-Chloro-Silane）、ＳｉＨ４及びＳｉ２Ｈ６のうちのいずれかを選択し、
ゲルマニウム（Ｇｅ）ソースとしてＧｅＨ４を選択し、
シリコンゲルマニウム（ＳｉＧｅ）を含む前記エピタキシャル層を成長させるために、選択された前記シリコンソースと前記ゲルマニウムソースとを用いることを特徴とする請求項１に記載のイメージセンサの製造方法。 - 前記第２の不純物領域の所定領域と前記活性領域の所定領域とを開放するマスクパターンを形成するステップをさらに含み、
前記エピタキシャル層を形成するステップは、前記第２の不純物領域の開放した前記所定領域と前記活性領域の開放した前記所定領域とに接触する前記エピタキシャル層を形成することを含むことを特徴とする請求項１に記載のイメージセンサの製造方法。 - 半導体基板と、
前記半導体基板に形成されたピンニングされたフォトダイオードと、
前記半導体基板に形成されたフローティング拡散領域と、
前記ピンニングされたフォトダイオードと前記フローティング拡散領域との間に配置されたゲート電極と
を備えてなり、
前記ピンニングされたフォトダイオードは、前記半導体基板内に形成された不純物領域と、成長の際にインシチュー（in-situ）で導電性不純物をドープしたエピタキシャルピンニング層とを含んでおり、
前記ゲート電極は、前記不純物領域から前記フローティング拡散領域への電荷の移動を制御するように構成されていることを特徴とするイメージセンサ。 - 前記エピタキシャルピンニング層が、５０Å〜５００Åの範囲の厚さを有することを特徴とする請求項７に記載のイメージセンサ。
- 前記エピタキシャルピンニング層が、前記半導体基板と前記不純物領域とに接触されていることを特徴とする請求項７に記載のイメージセンサ。
- イメージセンサの製造方法であって、
半導体基板上にゲート電極を形成するステップと、
前記ゲート電極の一側面まで、前記半導体基板内にフローティング拡散領域を形成するステップと、
前記ゲート電極の別の側面まで、前記半導体基板内にピン型フォトダイオードを形成するステップと
を含んでなり、
前記ピン型フォトダイオードを形成するステップは、
前記ゲート電極の一側面まで、前記半導体基板内に不純物領域を形成することと、
ドープされたエピタキシャル層を得るために、インシチュー（in-situ）でドープした導電性不純物のドープ濃度の状態下で、前記不純物領域の上にエピタキシャルピンニング層を成長させることと
を含むものであるイメージセンサの製造方法。 - 前記ピン型フォトダイオードを形成するステップは、前記不純物領域の所定領域と前記半導体基板の前記活性領域の所定領域とを開放マスクパターンを形成することをさらに含み、
前記エピタキシャルピンニング層を成長させることは、前記不純物領域の開放した前記所定領域と前記活性領域の開放した前記所定領域とに接触している前記エピタキシャルピンニング層を成長させることを含むことを特徴とする請求項１０に記載の製造方法。 - 前記エピタキシャルピンニング層を成長させることは、５０Å〜５００Åの範囲の厚さに前記エピタキシャルピンニング層を成長させるものである請求項１０に記載の製造方法。
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