TW202010117A - 具有改進的電位井容量的影像感測器及相關製造方法 - Google Patents

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Abstract

在一些實施例中，提供一種方法。該方法包含在一半導體基板中形成複數個溝槽，其中該等溝槽自該半導體基板之一背側延伸至該半導體基板中。在該等溝槽之下表面、該等溝槽之側壁及該半導體基板之該背側上形成包括一摻雜劑之一磊晶層，其中該摻雜劑具有一第一摻雜類型。將該摻雜劑驅動至該半導體基板中以沿該磊晶層形成具有該第一摻雜類型之一第一摻雜區，其中該第一摻雜區將具有與該第一摻雜類型相反之一第二摻雜類型之一第二摻雜區與該等溝槽之該等側壁及該半導體基板之該背側分離。在該半導體基板之該背側上方形成一介電質層，其中該介電質層填充該等溝槽以形成背側深溝槽隔離結構。

Description

具有改進的電位井容量的影像感測器及相關製造方法
本發明實施例係有關具有改進的電位井容量的影像感測器及相關製造方法。
數位相機及光學成像裝置採用影像感測器。影像感測器將光學影像轉換成可表示為數位影像之數位資料。一影像感測器通常包含一像素感測器陣列，其等係用於將一光學影像轉換成電信號之單元裝置。像素感測器通常表現為電荷耦合裝置(CCD)或互補金屬氧化物半導體(CMOS)裝置。然而，CMOS像素感測器最近受到更多關注。相對於CCD像素感測器，CMOS像素感測器提供更低功耗、更小大小及更快資料處理。此外，CMOS像素感測器提供一直接數位資料輸出，且通常具有低於CCD像素感測器之一製造成本。
本發明的一實施例係關於一種用於形成一影像感測器之方法，該方法包括：在一半導體基板中形成複數個溝槽，其中該等溝槽自該半導體基板之一背側延伸至該半導體基板中；在該等溝槽之下表面、該等溝槽之側壁及該半導體基板之該背側上形成包括一摻雜劑之一磊晶層，其中該摻雜劑具有一第一摻雜類型；將該摻雜劑驅動至該半導體基板中以沿該磊晶層形成具有該第一摻雜類型之一第一摻雜區，其中該第一摻雜區將具有與該第一摻雜類型相反之一第二摻雜類型之一第二摻雜區與該等溝槽之該等側壁及該半導體基板之該背側分離；及在該半導體基板之該背側上方形成一介電質層，其中該介電質層填充該等溝槽以形成背側深溝槽隔離(BDTI)結構。
本發明的一實施例係關於一種互補金屬氧化物半導體(CMOS)影像感測器，其包括：一第一光電偵測器及一第二光電偵測器，其等放置於一半導體基板中；一介電質層，其放置於該半導體基板之一背側上方，其中該介電質層自該第一光電偵測器與該第二光電偵測器之間該半導體基板之該背側延伸至該半導體基板中以界定一背側溝槽隔離(BDTI)結構；一磊晶層，其放置於該BDTI結構與該半導體基板之間；及第一摻雜區，其等放置於該半導體基板中，其中該等第一摻雜區沿該BDTI結構之相對側上之該磊晶層延伸。
本發明的一實施例係關於一種用於形成一互補金屬氧化物半導體(CMOS)影像感測器之方法，該方法包括：在一第一半導體晶圓之一前側上方形成一第一互連結構；在一第二半導體晶圓之一前側上方形成一第二互連結構；將該第一互連結構接合至該第二互連結構；在接合該第一互連結構及該第二互連結構之後，在該第一半導體晶圓中形成複數個溝槽，其中該等溝槽自與該第一半導體晶圓之該前側相對的該第一半導體晶圓之一背側延伸至該第一半導體晶圓中；形成加襯裡於該等溝槽及該第一半導體晶圓之該背側之一磊晶層；在該第一半導體晶圓中該等溝槽之間形成一光電偵測器；及用一介電質層填充該等溝槽以在該第一半導體晶圓中形成背側深溝槽隔離(BDTI)結構，其中該介電質層在該第一半導體晶圓之該背側上方延伸，且其中該磊晶層沿該BDTI結構之側壁、沿該BDTI結構之下表面及沿該第一半導體晶圓之該背側連續地接觸該第一半導體晶圓及該介電質層。
現將參考圖式描述本揭露，其中類似元件符號自始至終用來指代類似元件，且其中所繪示結構未必按比例繪製。將明白，本詳細描述及對應圖不以任何方式限制本揭露之範疇，且詳細描述及圖僅提供一些實例來闡釋發明概念可表現自身之一些方式。
本揭露提供用於實施本揭露之不同特徵之不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅僅係實例且並非意欲於限制性。例如，在下文描述中一第一構件形成於一第二構件上方或上可包含其中第一構件及第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可不直接接觸之實施例。另外，本揭露可在各項實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的且本身不規定所論述之各項實施例及/或組態之間的一關係。
此外，為便於描述，空間相對術語(諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者)可在本文中用來描述一個元件或構件與另一(其他)元件或構件之關係，如圖中所繪示。空間相對術語意欲於涵蓋除圖中所描繪之定向以外之使用或操作中裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且據此可同樣解釋本文中所使用之空間相對描述詞。
諸多可攜式電子裝置(例如，相機、蜂巢式電話等)包含用於擷取影像之一影像感測器。此一影像感測器之一個實例係包含一主動像素感測器陣列之一互補金屬氧化物半導體(CMOS)影像感測器。主動像素感測器之各者包括放置於一半導體基板中之一光電偵測器。光電偵測器包括存在於一第一摻雜區(其具有一第一摻雜類型(例如，n型摻雜))與第二摻雜區(其具有與第一摻雜類型相反之一第二摻雜類型(例如，p型摻雜)之間的一p-n接面。
在CMOS影像感測器之情況下，裝置按比例調整可減小第一摻雜區之尺寸。然而，減小第一摻雜區之尺寸更難以在利用將離子佈植至半導體基板之一前側中以形成第一摻雜區之一離子佈植製程時控制第一摻雜區之一輪廓。因此，歸因於離子佈植製程非所要地減小第一摻雜區之大小，可降低光電偵測器之全井容量(例如，一光電偵測器可在飽和之前累積之電荷量)。降低光電偵測器之全井容量可藉由例如降低主動像素感測器之高動態範圍來負面地影響CMOS影像感測器之效能。
另外，深溝槽隔離(DTI)結構通常配置於相鄰第一摻雜區之間以隔離鄰近光電偵測器。歸因於控制第一摻雜區之輪廓之難度，一些第一摻雜區可能接觸DTI結構(例如，歸因於藉由離子佈植製程非所要地增加第一摻雜區之大小)。歸因於沿DTI結構與半導體基板之間的一介面(例如，矽(Si)-二氧化矽(SiO2 )介面陷阱)之缺陷，DTI結構可產生增加暗電流及/或白色像素數目之雜訊信號。一種減少此等雜訊信號之可能解決方案係在DTI結構與半導體基板之間配置一高介電係數層。然而，此可增加製造複雜性(例如，額外沉積製程、光微影製程、蝕刻製程等)，且因此增加製造CMOS影像感測器之成本。
在各項實施例中，本揭露涉及一種使用一摻雜磊晶層來控制一第一摻雜區之一輪廓以改進全井容量之CMOS影像。在一些實施例中，CMOS影像感測器具有一光電偵測器，該光電偵測器具有放置於一半導體基板中之一第一摻雜區。介電質層經放置於半導體基板上方且包括一DTI結構，該DTI結構延伸至第一摻雜區之一側上之半導體基板中。一磊晶層經配置於介電質層與半導體基板之間。第二摻雜區經放置於半導體基板中且將磊晶層與第一摻雜區分離。另外，磊晶層包括具有與第一摻雜區相反之一摻雜類型之一摻雜劑。
因為磊晶層包括具有與第一摻雜區相反之一摻雜類型之一摻雜劑且因為磊晶層經放置於介電質層與半導體基板之間，所以摻雜劑可自磊晶層驅動至半導體基板中以形成第二摻雜區。與利用將離子佈植至半導體基板之一前側中之一離子佈植製程形成第一摻雜區相比，將磊晶層之摻雜劑驅動至半導體基板中以形成第二摻雜區提供對第一摻雜區之輪廓之更大控制。因此，可增加第一摻雜區之大小；由此藉由增加光電偵測器之全井容量來改進CMOS影像感測器之效能。另外，第二摻雜區可(例如，藉由p-n接面隔離)將第一摻雜區與DTI結構隔離。因此，在不增加製造複雜性之情況下，可藉由防止由DTI結構(例如，Si-SiO2 介面陷阱)產生之雜訊信號被光電偵測器收集來改進CMOS影像感測器之暗電流效能及/或白色像素數目。據此，可降低製造CMOS影像感測器之成本。
圖1繪示包括放置於第一摻雜區與一介電質層之間以改進全井容量之第二摻雜區之一互補金屬氧化物半導體(CMOS)影像感測器100之一些實施例之一剖面圖。
如圖1中所展示，CMOS影像感測器100包括具有複數個光電偵測器103a至103c之一半導體基板102。在一些實施例中，複數個光電偵測器103a至103c包括一第一光電偵測器103a、一第二光電偵測器103b及一第三光電偵測器103c。光電偵測器103a至103c經組態以將入射輻射118 (例如，光子)轉換成一電信號。
光電偵測器103a至103c之各者包括一第一摻雜區104。在一些實施例中，第一摻雜區104可包括具有一第一摻雜類型(例如，n型摻雜)之半導體基板102之一區。在進一步實施例中，光電偵測器103a至103c之各者包括存在於第一摻雜區104與一第二摻雜區124之間的一p-n接面，第二摻雜區124具有與第一摻雜類型相反之一第二摻雜類型(例如，p型摻雜)。在又進一步實施例中，光電偵測器103a至103c可以包括列及/或行之一陣列放置於半導體基板102中。
一井區107經放置於半導體基板102中靠近半導體基板102之一前側102f。井區107自半導體基板102之前側102f延伸至半導體基板102，達安置於半導體基板102之前側102f與半導體基板102之一背側102b之間的半導體基板102中之一位置，背側102b與半導體基板102之前側102f相對。在一些實施例中，井區107包括第二摻雜類型(例如，p型摻雜)。
一介電質層106經放置於半導體基板102上方。此外，介電質層106之複數個區分別延伸至光電偵測器103a至103c之間的半導體基板102中。在一些實施例中，介電質層106經放置於半導體基板102之背側102b上方。在進一步實施例中，半導體基板102之背側102b與包括放置於一層間介電質(ILD)層112中之複數個導電構件110 (例如，導電線、導電通路、接觸墊等)之一互連結構108對置。在進一步實施例中，介電質層106可包括氧化物、氮化物或一些其他介電質材料。在進一步實施例中，介電質層106係在半導體基板102之背側102b上方延伸且透過半導體基板102之背側102b延伸至該半導體基板中之一連續層。
深溝槽隔離(DTI)結構114經放置於半導體基板102中。DTI結構114包括分別延伸至光電偵測器103a至103c之間的半導體基板102中之介電質層106之區。DTI結構114經組態以隔離(例如，雜訊信號)鄰近光電偵測器103a至103c。在一些實施例中，DTI結構114可為自半導體基板102之背側102b垂直地延伸至半導體基板102中之位置之背側深溝槽隔離(BDTI)結構。在進一步實施例中，DTI結構114延伸至井區107中。在其他實施例中，DTI結構114具有放置於井區107與半導體基板102之背側102b之間的下表面。
複數個彩色濾光器116a至116c經放置於介電質層106上方。複數個彩色濾光器116a至116c分別透射特定波長之入射輻射118。例如，一第一彩色濾光器116a (例如，一紅色濾光器)可透射具有一第一範圍內之波長之光，一第二彩色濾光器116b (例如，一綠色濾光器)可透射具有與第一範圍不同之一第二範圍內之波長之光，且一第三彩色濾光器116c (例如，一藍色濾光器)可透射具有與第一及第二範圍不同之一第三範圍內之波長之光。複數個微透鏡120經放置於複數個彩色濾光器116a至116c上方。各自微透鏡120與彩色濾光器116a至116c橫向地對準且上覆於光電偵測器103a至103c。微透鏡120經組態以將入射輻射118 (例如，光)聚焦至光電偵測器103a至103c。
一磊晶層122經放置於介電質層106與半導體基板102之間及DTI結構114與半導體基板102之間。在一些實施例中，磊晶層122分離介電質層106與半導體基板102之背側102b。在一些實施例中，磊晶層122分離DTI結構114之一下表面及側壁與半導體基板102。在進一步實施例中，磊晶層122係一連續層，且連續地分離DTI結構114與半導體基板102且連續地分離介電質層106與半導體基板102之背側102b。在又進一步實施例中，磊晶層122可連續地接觸半導體基板102之背側102b、DTI結構114之下表面及DTI結構114之側壁。
此外，磊晶層122包括具有與第一摻雜區104相反之一摻雜類型(例如，p型摻雜)之一摻雜劑。在一些實施例中，摻雜劑可為例如硼(B)、碳(C)、磷(P)、一些其他摻雜物種或前述組合。在進一步實施例中，磊晶層122具有與井區107相同之摻雜類型。在又進一步實施例中，磊晶層122係摻雜矽。
第二摻雜區124分別放置於半導體基板102中磊晶層122與第一摻雜區104之間。在一些實施例中，第二摻雜區124具有自半導體基板102之背側102b延伸至井區107中之側壁。在進一步實施例中，第二摻雜區124之各者將光電偵測器103a至103c之一者之第一摻雜區104與DIT結構114及介電質層106連續地分離。在又進一步實施例中，第二摻雜區124之各者可連續地接觸光電偵測器103a至103c之該一者之第一摻雜區104、磊晶層122之一下表面及磊晶層122之側壁。在各項實施例中，第二摻雜區124之各者保形地加襯裡於磊晶層122之下表面及磊晶層122之側壁。在一些實施例中，第二摻雜區124由自磊晶層122擴散至半導體基板102中之摻雜劑(例如，硼(B)、碳(C)等)形成。在此等實施例中，第二摻雜區124包括與磊晶層122相同之摻雜類型(例如，p型摻雜)。
第二摻雜區124 (例如，藉由p-n接面隔離)分別將光電偵測器103a至103c之第一摻雜區104與DTI結構114及介電質層106隔離。因此，在不增加製造複雜性(例如，額外沉積製程、光微影製程、蝕刻製程等)之情況下，第二摻雜區124可藉由防止由DTI結構114 (例如，Si-SiO2 介面陷阱)及/或介電質層106引起之雜訊信號被光電偵測器103a至103c收集來改進CMOS影像感測器100之暗電流效能及/或白色像素數目。據此，可降低製造CMOS影像感測器100之成本。
圖2A至圖2C繪示包括圖1之CMOS影像感測器100之一積體晶片(IC) 200之一些實施例之剖面圖。
如圖2A中所展示，第一光電偵測器103a及第二光電偵測器103b經放置於半導體基板102中且彼此橫向地間隔開。第一光電偵測器103a及第二光電偵測器103b各包括一第一摻雜區104。在一些實施例中，第一光電偵測器103a之第一摻雜區104及第二光電偵測器103b之第一摻雜區104係包括第一摻雜類型之半導體基板102之離散區。
一背側深溝槽隔離(BDTI)結構204經放置於半導體基板102中。BDTI結構204自半導體基板102之背側102b延伸至第一光電偵測器103a與第二光電偵測器103b之間的一位置。BDTI結構204包括介電質層106之一區，該區自第一光電偵測器103a與第二光電偵測器103b之間半導體基板102之背側102b延伸至半導體基板102中。
磊晶層122將BDTI結構204及介電質層106與半導體基板102分離。在一些實施例中，磊晶層122具有傾斜下表面122L，傾斜下表面122L分別在相反橫向方向上自彼此向外且垂直地朝向半導體基板102之背側102b延伸。此外，磊晶層122具有實質上垂直側壁122s，實質上垂直側壁122s分別自傾斜下表面122L朝向半導體基板102之背側102b延伸。此外，磊晶層122具有傾斜上側壁122u，傾斜上側壁122u分別在相反橫向方向上自實質上垂直側壁122s朝向彼此向內延伸且垂直地延伸至半導體基板102之背側102b。在一些實施例中，傾斜上側壁122u向內延伸小於傾斜下表面122L向外延伸。
在一些實施例中，磊晶層122包括具有與井區107相同之摻雜類型(例如，p型摻雜)之摻雜矽。在此等實施例中，磊晶層122可包括一摻雜劑，例如硼(B)、碳(C)、一些其他摻雜物種或前述組合。在進一步實施方案中，磊晶層122可具有約1x1018 cm3 與約2x1020 cm3 之間的一摻雜濃度。在進一步實施例中，磊晶層122可具有約1奈米(nm)與約30 nm之間的一厚度。更具體而言，磊晶層122可具有約1 nm與約10 nm之間的一厚度。在進一步實施例中，磊晶層122沿實質上垂直側壁122s、傾斜上側壁122u及傾斜下表面122L具有一第一厚度，且沿磊晶層122之一底部部分122b具有大於第一厚度之一第二厚度。
在一些實施例中，磊晶層122之傾斜下表面122L接觸井區107。在進一步實施例中，磊晶層122之傾斜下表面122L接觸井區107之一部分，該部分在第一光電偵測器103a與第二光電偵測器103b之間垂直地延伸。在又進一步實施例中，磊晶層122之傾斜下表面122L可分別向外延伸超出在第一光電偵測器103a與第二光電偵測器103b之間垂直地延伸之井區107部分之側壁。
第二摻雜區124分別放置於半導體基板102中磊晶層122與第一光電偵測器103a之第一摻雜區104之間及磊晶層122與第二光電偵測器103b之第一摻雜區104之間。在一些實施例中，第二摻雜區124分別沿磊晶層122之傾斜上側壁122u、沿磊晶層122之實質上垂直側壁122s及沿磊晶層122之傾斜下表面122L之部分自半導體基板102之背側102b延伸至半導體基板102中。在此等實施例中，第二摻雜區124可保形地加襯裡於磊晶層122。在進一步實施例中，第二摻雜區124分別沿半導體基板102之背側102b橫向地延伸，使得第二摻雜區124將半導體基板102之背側102b分別與第一光電偵測器103a之第一摻雜區104及第二光電偵測器103b之第一摻雜區104分離。在此等實施例中，第二摻雜區124可在橫向方向上靠近半導體基板102之背側102b沿磊晶層122保形地延伸。
在一些實施例中，第二摻雜區124可分別在磊晶層122之傾斜下表面122L下方延伸至井區107中。在此等實施例中，延伸至井區107中之第二摻雜區124部分(例如，以虛線展示)可具有高於井區107之一摻雜濃度。在進一步此等實施例中，延伸至井區107中之第二摻雜區124部分(例如，以虛線展示)可具有高於放置於井區107外部之第二摻雜區124部分之一摻雜濃度。
在進一步實施例中，第二摻雜區124係藉由將一摻雜劑(例如，硼(B)、碳(C)等)自磊晶層122驅動至半導體基板102中而形成。在此等實施例中，第二摻雜區124包括與磊晶層122相同之摻雜類型(例如，p型摻雜)。在進一步實施例中，第二摻雜區124可具有小於約50 nm之一厚度。在又進一步實施例中，第二摻雜區124可具有約1x1018 cm3 與約2x1020 cm3 之間的一摻雜濃度。
第二摻雜區124 (例如，藉由p-n接面隔離)分別將第一光電偵測器103a之第一摻雜區104與BDTI結構204隔離及第二光電偵測器103b之第一摻雜區104與BDTI結構204隔離。因此，在不增加製造複雜性(例如，額外沉積製程、光微影製程、蝕刻製程等)之情況下，第二摻雜區124可分別藉由防止由BDTI結構204 (例如，Si-SiO2 介面陷阱)及/或介電質層106引起之雜訊信號被第一光電偵測器103a及/或第二光電偵測器103b收集來改進CMOS影像感測器100之暗電流效能及/或白色像素數目。據此，可降低製造IC 200之成本。
如圖2B中所展示，磊晶層122保形地放置於介電質層106與半導體基板102之間，使得磊晶層122保形地放置於BDTI結構204與半導體基板102之間且保形地放置於介電質層106與半導體基板102之背側102b之間。在一些實施例中，磊晶層122具有傾斜下表面122L，傾斜下表面122L經放置於半導體基板102之背側102b與井區107之間。儘管磊晶層122具有放置於半導體基板102之背側102b與井區107之間的傾斜下表面122L，但第二摻雜區124仍可延伸至井區107中。在其他實施例中，第二摻雜區124可不延伸至井區107中。
如圖2C中所展示，磊晶層122自半導體基板102之背側102b延伸至井區107中，使得磊晶層122之側壁延伸至井區107中。在一些實施例中，磊晶層122具有放置於BDTI結構204下面之一實質上圓形下表面。此外，磊晶層122具有在相反橫向方向上自實質上圓形下表面彼此向外且垂直地朝向半導體基板102之背側102b延伸之傾斜下側壁。此外，磊晶層122具有在相反橫向方向上自傾斜下側壁朝向彼此向內延伸且垂直地延伸至半導體基板102之背側102b之傾斜上側壁。在一些實施例中，傾斜上側壁向內延伸之一角度大於傾斜下側壁向外延伸之一角度。在進一步實施例中，磊晶層122之下傾斜側壁接觸第二摻雜區124及井區107。在此等實施例中，磊晶層122之圓形下表面可接觸井區107。
圖3繪示包括放置於一第一摻雜區與一介電質層之間以改進全井容量之一第二摻雜區之一背側照明CMOS (BSI-CMOS)影像感測器300之一些實施例之一剖面圖。
BSI-CMOS影像感測器300包括一像素感測器301 (例如，一主動像素感測器)。像素感測器301包括放置於一半導體基板102中之一光電偵測器103。在一些實施例中，半導體基板102可包括例如一塊體矽基板、一絕緣體上覆矽(SOI)基板或某一其他半導體基板。在進一步實施例中，光電偵測器103包括具有一第一摻雜類型(例如，n型摻雜)之一第一摻雜區104。在又進一步實施例中，具有一第二摻雜類型(例如，p型摻雜)之一井區107經放置於半導體基板102中靠近半導體基板102之一前側102f。
一傳送電晶體306經放置於半導體基板102之前側102f上方。傳送電晶體306包括放置於半導體基板102之前側102f上方之一閘極介電質層308及放置於閘極介電質層308上之一閘極電極310。在一些實施例中，側壁間隔物312經放置於閘極電極310之相對側及閘極介電質層308之相對側壁上。傳送電晶體306經組態以將第一摻雜區104中累積之電荷傳送至一浮動擴散節點314。在進一步實施例中，傳送電晶體306可藉由放置於傳送電晶體306之相對側上井區107中之一或多個隔離結構304 (例如，淺溝槽隔離(STI)結構)而與相鄰傳送電晶體(未展示)隔離。一或多個隔離結構304可包括一介電質材料，例如氧化物(例如，二氧化矽(SiO2 ))、氮化物、氮氧化物或類似者。
一ILD層112經放置於半導體基板102之前側102f上。在一些實施例中，ILD層112包括一或多種ILD材料。在進一步實施例中，ILD層112可包括一低介電係數層(例如，具有小於約3.9之一介電常數之一介電質)、一超低介電係數層或氧化物(例如，SiO2 )之一或多者。導電接點316經放置於ILD層112中。導電接點316自閘極電極310及浮動擴散節點314延伸至一或多個金屬線層(未展示)。在各項實施例中，導電接點316可包括例如銅、鎢或某一其他導電材料。
一介電質層106經放置於半導體基板102之一背側102b上方。介電質層106之複數個區自半導體基板102之背側102b延伸至光電偵測器103之相對側上之半導體基板102中。介電質層106將複數個彩色濾光器116a至116c與半導體基板102之背側102b垂直地分離。在一些實施例中，複數個彩色濾光器116a至116c可經配置成安置於介電質層106上方之一柵格結構320。在一些實施例中，柵格結構320可包括具有由一介電質材料環繞之一金屬框架之一堆疊柵格。在進一步實施例中，介電質層106及柵格結構320之介電質材料可包括一相同介電質材料(例如，SiO2 )。
複數個微透鏡120分別放置於複數個彩色濾光器116a至116c上方。在一些實施例中，微透鏡120具有分別接觸複數個彩色濾光器116a至116c之實質上平坦底表面。在進一步實施例中，微透鏡120具有彎曲上表面。在此等實施例中，微透鏡120之一者之彎曲上表面經組態以將入射輻射聚焦至下伏光電偵測器103。
背側深溝槽隔離(BDTI)結構204經放置於半導體基板102中且自半導體基板102之背側102b延伸至光電偵測器103之相對側上之半導體基板102中。BDTI結構204包括介電質層106之複數個區，該複數個區分別延伸至光電偵測器103之相對側上之半導體基板102中。在一些實施例中，BDTI結構204包括例如氧化物(例如，SiO2 )、氮化物、氮氧化物等。
一磊晶層122經放置於介電質層106與半導體基板102之間，使得BDTI結構204及介電質層106藉由磊晶層122與半導體基板102分離。在一些實施例中，磊晶層122可具有與第一摻雜區104相反之一摻雜類型。在進一步實施例中，磊晶層122可包括矽(Si)及一或多種摻雜劑，例如硼(B)、磷(P)、碳(C)、某一其他合適摻雜劑或前述組合。在進一步實施例中，一或多種摻雜劑具有與第一摻雜區104相反之一摻雜類型(例如，p型摻雜)。
一第二摻雜區124經放置於半導體基板102中第一摻雜區104與磊晶層122之間。在一些實施例中，第二摻雜區124沿磊晶層122之側壁垂直地延伸且沿磊晶層122之一下表面橫向地延伸。在進一步實施例中，第二摻雜區124包括與井區107相同之摻雜類型(例如，p型摻雜)。在進一步實施例中，第二摻雜區124包括與磊晶層122相同之一或多種摻雜劑(例如，硼(B)、碳(C)等)。在進一步實施例中，第二摻雜區124包括與井區107不同之一摻雜濃度。在其他實施例中，第二摻雜區124包括與井區107實質上類似之一摻雜濃度。
在BSI-CMOS影像感測器300之操作期間，由微透鏡120之一者將入射輻射聚焦至下伏光電偵測器103。當足夠能量之入射輻射照射光電偵測器103時，其產生一電子-電洞對以產生一光電流。傳送電晶體306控制自光電偵測器103至浮動擴散節點314之電荷傳送。若浮動擴散節點314中之電荷位準足夠高(或若滿足集極電荷之某個預定時間)，則啟動一源極隨耦器電晶體322且根據用於定址之一列選擇電晶體324之操作選擇性地輸出電荷。一重設電晶體326經組態以在暴露週期之間重設光電偵測器103。
圖4繪示包括耦合至一第二積體晶片(IC) 403之圖3之背側照明CMOS (BSI-CMOS)影像感測器300之一堆疊CMOS影像感測器400之一些實施例之一剖面圖。
如圖4中所展示，BSI-CMOS影像感測器300包括放置於半導體基板102之前側102f上之一互連結構108。在一些實施例中，互連結構108包括放置於ILD層112上之一上鈍化層401。複數個導電構件110 (例如，導電線及導電通路)經放置於ILD層112中且電耦合至導電接點316。在一些實施例中，複數個接觸墊402經放置於上鈍化層401上且電耦合至複數個導電構件110。在進一步實施例中，接觸墊402可包括例如鋁、金、銅或某一其他導電材料。在又進一步實施例中，上鈍化層401可包括例如氧化物、氮化物及氮氧化物、聚合物或某一其他介電質材料。
第二IC 403包括一半導體裝置。在一些實施例中，半導體裝置係放置於一第二半導體基板406之一前側406f上之一金屬氧化物半導體場效電晶體(MOSFET) 404。在一些實施例中，第二半導體基板406可包括例如一絕緣體上覆矽(SOI)基板或某一其他半導體基板。在進一步實施例中，MOSFET 404包括：一對源極/汲極區408，其放置於第二半導體基板406中；一MOSFET閘極介電質層410，其放置於第二半導體基板406之前側406f上方；及一MOSFET閘極電極412，其放置於MOSFET閘極介電質層410上。在一些實施例中，MOSFET側壁隔離物413經放置於MOSFET閘極電極412之相對側及MOSFET閘極介電質層410之相對側壁上。在又進一步實施例中，第二IC 403係經組態以處理自BSI-CMOS影像感測器300接收之電信號之一特定應用積體電路(ASIC)。
一第二IC互連結構414經放置於第二半導體基板406之前側406f上方。第二IC互連結構414包括放置於第二半導體基板406之前側406f上之一第二IC ILD層416。在一些實施例中，第二IC ILD層416可包括一低介電係數層(例如，具有小於約3.9之一介電常數之一介電質)、一超低介電係數層或氧化物(例如，SiO2 )之一或多者。複數個第二IC導電接點418經放置於第二IC ILD層416中。在一些實施例中，第二IC導電接點418自MOSFET閘極電極412及該對源極/汲極區408延伸至放置於第二IC ILD層416中之複數個第二IC導電構件420 (例如，導電線及導電通路)。
在一些實施例中，第二IC互連結構414包括放置於第二IC ILD層416上之一第二IC上鈍化層422。複數個第二IC接觸墊424經放置於第二IC上鈍化層422中且電耦合至第二IC導電構件420。在進一步實施例中，第二IC互連結構414 (例如，藉由共晶接合、藉由混合接合等)接合至互連結構108，使得MOSFET 404電耦合至BSI-CMOS影像感測器300。
圖5至圖13繪示用於形成包括放置於一第一摻雜區與一介電質層之間以改進全井容量之一第二摻雜區之一堆疊CMOS影像感測器之一些實施例之一系列剖面圖。
如圖5中所展示，在一半導體基板102中形成一摻雜區域502。在進一步實施例中，摻雜區域502係包括一第一摻雜類型(例如，n型摻雜)之半導體基板102之一區。在又進一步實施例中，可藉由一毯覆式離子佈植製程(例如，一未遮罩離子佈植)以將離子佈植至半導體基板102中來形成摻雜區域502。在其他實施例中，可藉由利用半導體基板102之一前側102f上之一遮罩層(未展示)以將離子選擇性地佈植至半導體基板102中之一選擇性離子佈植製程而形成摻雜區域502。
亦在圖5中展示，在半導體基板102中形成一井區107。在一些實施例中，井區107係具有與第一摻雜類型相反之一第二摻雜類型(例如，p型摻雜)之半導體基板102之一區。在進一步實施例中，井區107經形成為與摻雜區502接觸。在又進一步實施例中，可藉由一毯覆式離子佈植製程以將離子佈植至半導體基板102中來形成井區107。在其他實施例中，可藉由利用半導體基板102之前側102f上之一遮罩層(未展示)以將離子選擇性地佈植至半導體基板102中之一選擇性離子佈植製程而形成井區107。
如圖6中所展示，在半導體基板102中形成隔離結構304 (例如，淺溝槽隔離(STI)結構)。在一些實施例中，可藉由選擇性地蝕刻半導體基板102以在半導體基板102中形成一溝槽且隨後用一介電質材料填充溝槽來形成隔離結構304。在進一步實施例中，藉由在半導體基板102上方形成一遮罩層(未展示)且隨後將半導體基板102暴露於經組態以選擇性地移除半導體基板102之未遮罩部分之一蝕刻劑，選擇性地蝕刻半導體基板102。在進一步實施例中，可藉由例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、濺鍍、熱氧化、或某一其他沉積或生長製程沉積或生長介電質材料。在又進一步實施例中，介電質材料可包括氧化物(例如，二氧化矽(SiO2 ))、氮化物、碳化物或類似者。
亦在圖6中所展示，在半導體基板102之一前側102f上形成一傳送電晶體306。可藉由在半導體基板102上方沉積一閘極介電質膜及一閘極電極膜來形成傳送電晶體306。隨後圖案化閘極介電質膜及閘極電極膜以分別形成一閘極介電質層308及一閘極電極310。此外，可在閘極電極310之相對側壁及閘極介電質層308之相對側壁上形成側壁間隔物312。在一些實施例中，可藉由將氮化物保形地沉積至半導體基板102之前側102f上且使用一垂直蝕刻回蝕氮化物以形成側壁間隔物312來形成側壁間隔物312。此外，在半導體基板102中形成一浮動擴散節點314。浮動擴散節點314係具有與井區107相反之一摻雜類型之半導體基板102之一區。在一些實施例中，可藉由利用半導體基板102之前側102f上之一遮罩層(未展示)以將離子選擇性地佈植至半導體基板102中之一選擇性離子佈植製程而形成浮動擴散節點314。
如圖7中所展示，在半導體基板102之前側102f上方形成一互連結構108。互連結構108包括放置於一ILD層112中之導電接點316及複數個導電構件110 (例如，導電線及導電通路)。在一些實施例中，在半導體基板102之前側102f上方形成可包括一或多個介電質層之ILD層112。隨後蝕刻ILD層112以形成通路孔及/或導電線溝槽。接著用一導電材料(例如，銅、鋁、鎢等)填充通路孔及/或導電線溝槽以形成複數個導電接點316及複數個導電構件110。在一些實施例中，可藉由例如PVD、CVD、濺鍍、熱氧化、或某一其他沉積或生長製程沉積或生長ILD層112。可藉由例如PVD、CVD、電化學電鍍、無電式電鍍或一某其他沉積製程形成導電接點316及導電構件110。
在進一步實施例中，互連結構108包括放置於一上鈍化層401中之接觸墊402，上鈍化層401經放置於ILD層112上。在一些實施例中，可在ILD層112上形成上鈍化層401，且隨後蝕刻上鈍化層401以在上鈍化層401中形成開口。接著用一導電材料填充開口以形成接觸墊402。在一些實施例中，可藉由例如PVD、CVD、濺鍍或某一其他沉積製程沉積上鈍化層401。可藉由例如PVD、CVD、電化學電鍍、無電式電鍍或某一其他沉積製程形成接觸墊402。
如圖8中所展示，將互連結構108接合至包括一第二IC互連結構414之一第二積體晶片(IC) 403。在一些實施例中，在一第二半導體基板406之一前側406f上方形成第二IC互連結構414。隨後，藉由例如共晶接合、混合接合或某一其他接合製程將互連結構108接合至第二IC互連結構414。
在一些實施例中，第二IC 403包括一金屬氧化物半導體場效電晶體(MOSFET) 404。MOSFET 404經放置在第二半導體基板406之前側406f上。MOSFET 404包括：一MOSFET閘極介電質層410，其放置於第二半導體基板406之前側406f上；及一MOSFET閘極電極412，其放置於MOSFET閘極介電質層410上。一對源極/汲極區408經放置在MOSFET閘極介電質層410之相對側上。在一些實施例中，MOSFET側壁間隔物413經放置在MOSFET閘極電極412之相對側及MOSFET閘極介電質層410之相對側壁上。在進一步實施例中，用於形成MOSFET 404之一製程可包括用於形成傳送電晶體306之一實質上類似製程。
在一些實施例中，第二IC互連結構414包括放置於第二半導體基板406之前側406f上之一第二IC ILD層416。在第二IC ILD層416中放置第二IC導電接點418。在一些實施例中，第二IC導電接點418自MOSFET閘極電極412及該對源極/汲極區408延伸至放置於第二IC ILD層416中之複數個第二IC導電構件420 (例如，導電線及導電通路)。在一些實施例中，第二IC互連結構414包括放置於第二IC ILD層416上之一第二IC上鈍化層422。複數個第二IC接觸墊424經放置於第二IC上鈍化層422中且電耦合至複數個第二IC導電構件420。在進一步實施例中，用於形成第二IC互連結構414之一製程可包括用於形成BSI-CMOS影像感測器300之互連結構108之一實質上類似製程。
如圖9中所展示，選擇性地蝕刻半導體基板102以在半導體基板102之背側102b中形成初始深溝槽902a至902b。在一些實施例中，初始深溝槽902a至902b分別自半導體基板102之背側102b延伸至半導體基板102中之第一點，該等第一點經放置於井區107上方(例如，在井區107與半導體基板102之背側102b之間)。在其他實施例中，初始深溝槽902a至902b可分別自半導體基板102之背側102b延伸至半導體基板102中之第二點，該等第二點經放置於井區107中。
在一些實施例中，用於形成初始深溝槽902a至902b之一製程包括在半導體基板102之背側102b上形成一遮罩層(未展示)。可藉由翻轉半導體基板102 (例如，使半導體基板旋轉180度)使得可在半導體基板102之背側102b上形成遮罩層(未展示)而在半導體基板102之背側102b上形成遮罩層(未展示)。接著將半導體基板102之背側102b暴露於一第一蝕刻劑904，第一蝕刻劑904移除半導體基板102未被遮罩層暴露之部分以在半導體基板102中形成初始深溝槽902a至902b。在一些實施方案中，第一蝕刻劑係稀釋氫氟酸(DHF)。
如圖10中所展示，蝕刻半導體基板102以在半導體基板102之背側102b中形成經延伸深溝槽1002a至1002b。在一些實施例中，經延伸深溝槽1002a至1002b分別自半導體基板102之背側102b延伸至半導體基板102中之第三點，該等第三點經放置於井區107上方(例如，在井區107與半導體基板102之背側102b之間)。在此等實施例中，第三點可放置在第一點與井區107之間。在其他實施例中，經延伸深溝槽1002a至1002b可分別延伸至半導體基板102中之第四點，該等第四點經放置於井區107中。在此等實施例中，第四點可放置在第二點與半導體基板102之前側102f之間。
在一些實施例中，經延伸深溝槽1002a至1002b具有實質上圓形下表面。在其他實施例中，經延伸深溝槽1002a至1002b沿半導體基板102之＜111＞晶體平面具有傾斜下表面。此外，經延伸深溝槽1002a至1002b具有傾斜下側壁，該等傾斜下側壁分別在相反橫向方向上自實質上圓形下表面彼此向外且垂直地朝向半導體基板102之背側102b延伸。此外，經延伸深溝槽1002a至1002b具有傾斜上側壁，該等傾斜上側壁分別在相反橫向方向上自傾斜下側壁朝向彼此向內延伸且垂直地延伸至半導體基板102之背側102b。在一些實施例中，傾斜上側壁向內延伸之一角度大於傾斜下側壁向外延伸之一角度。
在一些實施例中，用於形成經延伸深溝槽1002a至1002b之一製程包括在半導體基板102之背側102b上形成一遮罩層(未展示)。隨後，將半導體基板102之背側102b暴露於一第二蝕刻劑1004，第二蝕刻劑1004移除半導體基板102未被遮罩層暴露之部分以形成經延伸深溝槽1002a至1002b。在一些實施例中，第二蝕刻劑係氫氧化四甲基銨(TMAH)。
如圖11中所展示，在半導體基板102之背側102b上形成一磊晶層122且將其加襯裡於經延伸深溝槽1002a至1002b。在一些實施例中，磊晶層122保形地形成於半導體基板102之背側上且保形地加襯裡於經延伸深溝槽1002a至1002b。在進一步實施例中，磊晶層122包括矽(Si)及具有第二摻雜類型(例如，p型摻雜)之一摻雜劑(例如，硼(B)、碳(C)等)。
在一些實施例中，用於形成磊晶層122之一製程包括一非選擇性低溫磊晶生長製程。非選擇性低溫磊晶生長製程包括在一處理室中加熱半導體基板102，且使一前驅體化合物及一摻雜劑化合物流動至處理室中以形成磊晶層122。在一些實施例中，前驅體化合物包括例如乙矽烷(Si2 H6 )、丙矽烷(Si3 H6 )或(若干)一些其他高級矽烷。在進一步實施例中，摻雜劑化合物可包含乙硼烷(B2 H6 )。
在各項實施例中，在具有低於約500℃之一溫度及約5托與約12托之間的一壓力之一環境中執行非選擇性低溫磊晶生長製程。因為半導體基板102經接合至一第二IC 403，所以在低於約500℃之溫度下執行非選擇性低溫磊晶生長製程以確保磊晶層122形成於半導體基板102之背側102b上方且加襯裡於經延伸深溝槽1002a至1002b，而不損壞傳送電晶體306及/或MOSFET 404。在一些實施例中，在形成磊晶層122之前，在半導體基板102上執行一烘烤製程以自半導體基板102移除雜質。可在低於約500℃之一溫度及低於約2托之一壓力下在氫氣(H2 )環境中執行烘烤製程約10分鐘。
亦在圖11中所展示，在半導體基板102中摻雜區域502 (參見例如圖10)與磊晶層122之間形成一第二摻雜區124。在一些實施例中，沿磊晶層122保形地形成第二摻雜區124。在進一步實施例中，第二摻雜區124延伸至井區107中。在進一步實施例中，藉由將磊晶層122之摻雜劑驅動至半導體基板102中，在半導體基板102中形成第二摻雜區124。在又進一步實施例中，形成第二摻雜區124會在半導體基板102中形成一光電偵測器103。在一些實施例中，光電偵測器103包括一第一摻雜區104及存在於第一摻雜區104與第二摻雜區124之間的一p-n接面。在此等實施例中，第一摻雜區104可為放置於第二摻雜區124與井區107之間的摻雜區域502之一部分(參見例如圖10)。
在一些實施例中，在磊晶層122之形成期間，將磊晶層122之摻雜劑驅動至半導體基板102中。在進一步實施例中，在形成磊晶層122之後，可執行一退火製程(例如，快速熱退火、微波退火等)以將摻雜劑驅動至半導體基板102中。在進一步實施例中，可利用磊晶製程且在具有低於約500℃之一溫度及低於約2托之一壓力之一環境中原位執行退火製程。在其他實施例中，退火製程可為一離位(ex-situ)製程。
與利用一選擇性離子佈植製程(例如，在形成傳送電晶體306之前)來界定第一摻雜區104之輪廓相比，將磊晶層122之摻雜劑驅動至半導體基板102中以形成第二摻雜區124提供對第一摻雜區104之輪廓之更大控制。例如，可將摻雜劑驅動至半導體基板102中以在第一摻雜區104與磊晶層122之間形成第二摻雜區124。另一方面，若藉由選擇性離子佈植製程形成第一摻雜區104，則歸因於控制第一摻雜區104之輪廓之難度，可非所要地減小第一摻雜區104之一大小。因此，將磊晶層122之摻雜劑驅動至半導體基板102中以形成第二摻雜區124可增加第一摻雜區104之大小。據此，可藉由增加光電偵測器103之全井容量來改進堆疊CMOS影像感測器之效能。
如圖12中所展示，在磊晶層122上方且在經延伸深溝槽1002a至1002b中形成一介電質層106，使得延伸至深溝槽1002a至1002b中之介電質層106之部分形成背側深溝槽隔離(BDTI)結構204。在一些實施例中，介電質層106經形成在磊晶層122上，使得磊晶層122沿BDTI結構204且連續地沿半導體基板102之背側102b連續地接觸介電質層106。在進一步實施例中，在第一摻雜區104與BDTI結構204之間且在第一摻雜區104與介電質層106之間放置第二摻雜區124。在又進一步實施例中，用於形成介電質層之一製程包括例如CVD、PVD、濺鍍、熱氧化、或某一其他沉積或生長製程。
因為第二摻雜區124經放置在第一摻雜區104與BDTI結構204 (及介電質層106)之間且因為第二摻雜區124包括與第一摻雜區104相反之一摻雜類型，所以第二摻雜區124可 (例如，藉由p-n接面隔離)將第一摻雜區104與BDTI結構204及/或介電質層106隔離。因此，在不增加製造複雜性(例如，用來在介電質層106與半導體基板102之間沉積一高介電係數層之一額外沉積製程)之情況下，第二摻雜區124可藉由防止由BDTI結構204 (例如，Si-SiO2 介面陷阱)或介電質層106引起之雜訊信號被光電偵測器103收集來改進堆疊CMOS影像感測器之暗電流效能及/或白色像素數目。據此，可降低製造堆疊CMOS影像感測器之成本。
如圖13中所展示，在半導體基板102之背側102b上方形成複數個彩色濾光器116a至116c。在一些實施例中，可藉由形成一彩色濾光器層且圖案化彩色濾光器層來形成複數個彩色濾光器116a至116c。彩色濾光器層由允許透射具有一特定波長范圍之輻射(例如，光)同時阻擋指定範圍外之波長之光之一材料形成。此外，在一些實施例中，在形成之後平坦化彩色濾光器層。
在複數個彩色濾光器116a至116c上方形成複數個微透鏡120。在一些實施例中，可藉由在複數個彩色濾光器116a至116c上方沉積一微透鏡材料(例如，藉由一旋塗方法或一沉積製程)來形成複數個微透鏡120。在微透鏡材料上方圖案化具有一彎曲上表面之一微透鏡模板(未展示)。在一些實施例中，微透鏡模板可包括一光阻劑材料，該光阻劑材料使用一分佈暴露光劑量暴露(例如，針對一負性光阻劑，在曲率之一底部處暴露較多光且在曲率之一頂部處暴露較少光)，經顯影且經烘烤以形成一圓形形狀。接著藉由根據微透鏡模板選擇性地蝕刻微透鏡材料來形成複數個微透鏡120。
如圖14中所繪示，提供用於形成包括放置於一第一摻雜區與一介電質層之間以改進全井容量之一第二摻雜區之一堆疊CMOS影像感測器之一方法之一些實施例之一流程圖1400。雖然圖14之流程圖1400在本文中被繪示及被描述為一系列動作或事件，但將明白，此等動作或事件之所繪示排序不應被解釋為限制意義。例如，一些動作可以不同順序發生及/或與除本文中所繪示及/或所描述之動作或事件之外之其他動作或事件同時發生。此外，可能不需要所有所繪示動作來實施本文描述之一或多個態樣或實施例，且本文中所描繪之一或多個動作可在一或多個單獨動作及/或階段中實行。
在1402處，在一半導體基板中形成一摻雜區域及一井區。圖5繪示對應於動作1402之一些實施例之一剖面圖。
在1404處，在半導體基板之一前側上方形成一傳送電晶體。圖6繪示對應於動作1404之一些實施例之一剖面圖。
在1406處，在半導體基板之前側上且在傳送電晶體上方形成一互連結構。圖7繪示對應於動作1406之一些實施例之一剖面圖。
在1408處，將一第二積體晶片(IC)接合至互連結構。圖8繪示對應於動作1408之一些實施例之一剖面圖。
在1410處，蝕刻半導體基板之一背側以在半導體基板中形成初始深溝槽。圖9繪示對應於動作1410之一些實施例之一剖面圖。
在1412處，蝕刻半導體基板之背側以在半導體基板中形成經延伸深溝槽。圖10繪示對應於動作1412之一些實施例之一剖面圖。
在1414處，在半導體基板之背側上方形成一磊晶層且將該磊晶層加襯裡於經延伸深溝槽。圖11繪示對應於動作1414之一些實施例之一剖面圖。
在1416處，在半導體基板中沿磊晶層形成一第二摻雜區，其中第二摻雜區經放置於一光電偵測器之一第一摻雜區與磊晶層之間。圖11繪示對應於動作1416之一些實施例之一剖面圖。
在1418處，在磊晶層上方且在經延伸深溝槽中形成一介電質層以在光電偵測器之相對側上形成背側深溝槽隔離(BDTI)結構，其中第二摻雜區經放置於第一摻雜區與介電質層之間及第一摻雜區與BDTI結構之間。圖12繪示對應於動作1418之一些實施例之一剖面圖。
在1420處，在半導體基板之背側上方形成複數個彩色濾光器及微透鏡。圖13繪示對應於動作1420之一些實施例之一剖面圖。
在一些實施例中，本申請案提供一種用於形成一影像感測器之方法。該方法包含在一半導體基板中形成複數個溝槽，其中該等溝槽自該半導體基板之一背側延伸至該半導體基板中。在該等溝槽之下表面、該等溝槽之側壁及該半導體基板之該背側上形成包括一摻雜劑之一磊晶層，其中該摻雜劑具有一第一摻雜類型。將該摻雜劑驅動至該半導體基板中以沿該磊晶層形成具有該第一摻雜類型之一第一摻雜區，其中該第一摻雜區將具有與該第一摻雜類型相反之一第二摻雜類型之一第二摻雜區與該等溝槽之該等側壁及該半導體基板之該背側分離。在該半導體基板之該背側上方形成一介電質層，其中該介電質層填充該等溝槽以形成背側深溝槽隔離(BDTI)結構。
在其他實施例中，本申請案提供一種互補金屬氧化物半導體(CMOS)影像感測器。該CMOS影像感測器包含放置於一半導體基板中之一第一光電偵測器及一第二光電偵測器。一介電質層經放置於該半導體基板之一背側上方，其中該介電質層自該第一光電偵測器與該第二光電偵測器之間該半導體基板之該背側延伸至該半導體基板中以界定一背側溝槽隔離(BDTI)結構。一磊晶層經放置於該BDTI結構與該半導體基板之間。第一摻雜區經放置於該半導體基板中，其中該等第一摻雜區沿該BDTI結構之相對側上之該磊晶層延伸。
在又其他實施例中，本申請案提供一種用於形成一互補金屬氧化物半導體(CMOS)影像感測器之方法。該方法包含在一第一半導體晶圓之一前側上方形成一第一互連結構。在一第二半導體晶圓之一前側上方形成一第二互連結構。將該第一互連結構接合至該第二互連結構。在接合該第一互連結構及該第二互連結構之後，在該第一半導體晶圓中形成複數個溝槽，其中該等溝槽自與該第一半導體晶圓之該前側相對的該第一半導體晶圓之一背側延伸至該第一半導體晶圓中。形成加襯裡於該等溝槽及該第一半導體晶圓之該背側之一磊晶層。在該第一半導體晶圓中該等溝槽之間形成一光電偵測器。用一介電質層填充該等溝槽以在該第一半導體晶圓中形成背側深溝槽隔離(BDTI)結構，其中該介電質層在該第一半導體晶圓之該背側上方延伸，且其中該磊晶層沿該BDTI結構之側壁、沿該BDTI結構之下表面及沿該第一半導體晶圓之該背側連續地接觸該第一半導體晶圓及該介電質層。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應明白，其等可容易使用本揭露作為設計或修改用於實行本文中所介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認知，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中作出各種改變、置換及更改。
100‧‧‧互補金屬氧化物半導體(CMOS)影像感測器 102‧‧‧半導體基板 102b‧‧‧背側 102f‧‧‧前側 103‧‧‧光電偵測器 103a‧‧‧第一光電偵測器 103b‧‧‧第二光電偵測器 103c‧‧‧第三光電偵測器 104‧‧‧第一摻雜區 106‧‧‧介電質層 107‧‧‧井區 108‧‧‧互連結構 110‧‧‧導電構件 112‧‧‧層間介電質(ILD)層 114‧‧‧深溝槽隔離(DTI)結構 116a‧‧‧第一彩色濾光器 116b‧‧‧第二彩色濾光器 116c‧‧‧第三彩色濾光器 118‧‧‧入射輻射 120‧‧‧微透鏡 122‧‧‧磊晶層 122b‧‧‧底部部分 122L‧‧‧傾斜下表面 122s‧‧‧實質上垂直側壁 122u‧‧‧傾斜上側壁 124‧‧‧第二摻雜區 200‧‧‧積體晶片(IC) 204‧‧‧背側深溝槽隔離(BDTI)結構 300‧‧‧背側照明互補金屬氧化物半導體(BSI-CMOS)影像感測器 301‧‧‧像素感測器 304‧‧‧隔離結構 306‧‧‧傳送電晶體 308‧‧‧閘極介電質層 310‧‧‧閘極電極 312‧‧‧側壁間隔物 314‧‧‧浮動擴散節點 316‧‧‧導電接點 320‧‧‧柵格結構 322‧‧‧源極隨耦器電晶體 324‧‧‧列選擇電晶體 326‧‧‧重設電晶體 400‧‧‧堆疊互補金屬氧化物半導體(CMOS)影像感測器 401‧‧‧上鈍化層 402‧‧‧接觸墊 403‧‧‧第二積體晶片(IC) 404‧‧‧金屬氧化物半導體場效應電晶體(MOSFET) 406‧‧‧第二半導體基板 406f‧‧‧前側 408‧‧‧源極/汲極區 410‧‧‧金屬氧化物半導體場效電晶體(MOSFET)閘極介電質層 412‧‧‧金屬氧化物半導體場效電晶體(MOSFET)閘極電極 413‧‧‧金屬氧化物半導體場效電晶體(MOSFET)側壁隔離物 414‧‧‧第二積體晶片(IC)互連結構 416‧‧‧第二積體晶片(IC)層間介電質(ILD)層 418‧‧‧第二積體晶片(IC)導電接點 420‧‧‧第二積體晶片(IC)導電構件 422‧‧‧第二積體晶片(IC)上鈍化層 424‧‧‧第二積體晶片(IC)接觸墊 502‧‧‧摻雜區 902a‧‧‧初始深溝槽 902b‧‧‧初始深溝槽 904‧‧‧第一蝕刻劑 1002a‧‧‧經延伸深溝槽 1002b‧‧‧經延伸深溝槽 1004‧‧‧第二蝕刻劑 1400‧‧‧流程圖 1402‧‧‧動作 1404‧‧‧動作 1406‧‧‧動作 1408‧‧‧動作 1410‧‧‧動作 1412‧‧‧動作 1414‧‧‧動作 1416‧‧‧動作 1418‧‧‧動作 1420‧‧‧動作
當結合附圖閱讀時，自下文詳細描述最好地理解本揭露之態樣。應注意，根據標準行業實踐，各種構件不一定按比例繪製。事實上，為清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1繪示包括放置於第一摻雜區與一介電質層之間以改進全井容量之第二摻雜區之一互補金屬氧化物半導體(CMOS)影像感測器之一些實施例之一剖面圖。
圖2A至圖2C繪示包括圖1之CMOS影像感測器之一積體晶片(IC)之各項實施例之剖面圖。
圖3繪示包括安置於一第一摻雜區與一介電質層之間以改進全井容量之一第二摻雜區之一背側照明CMOS (BSI-CMOS)影像感測器之一些實施例之一剖面圖。
圖4繪示包括耦合至一第二積體晶片(IC)之圖3之背側照明CMOS (BSI-CMOS)影像感測器之一堆疊CMOS影像感測器之一些實施例之一剖面圖。
圖5至圖13繪示用於形成包括放置於一第一摻雜區與一介電質層之間以改進全井容量之一第二摻雜區之一堆疊CMOS影像感測器之一些實施例之一系列剖面圖。
圖14繪示用於形成包括放置於一第一摻雜區與一介電質層之間以改進全井容量之一第二摻雜區之一堆疊CMOS影像感測器之一方法之一些實施例之一流程圖。
100‧‧‧互補金屬氧化物半導體(CMOS)影像感測器
102‧‧‧半導體基板
102b‧‧‧背側
102f‧‧‧前側
103a‧‧‧第一光電偵測器
103b‧‧‧第二光電偵測器
103c‧‧‧第三光電偵測器
104‧‧‧第一摻雜區
106‧‧‧介電質層
107‧‧‧井區
108‧‧‧互連結構
110‧‧‧導電構件
112‧‧‧層間介電質(ILD)層
114‧‧‧深溝槽隔離(DTI)結構
116a‧‧‧第一彩色濾光器
116b‧‧‧第二彩色濾光器
116c‧‧‧第三彩色濾光器
118‧‧‧入射輻射
120‧‧‧微透鏡
122‧‧‧磊晶層
124‧‧‧第二摻雜區

Claims (20)

  1. 一種用於形成一影像感測器之方法，該方法包括： 在一半導體基板中形成複數個溝槽，其中該等溝槽自該半導體基板之一背側延伸至該半導體基板中； 在該等溝槽之下表面、該等溝槽之側壁及該半導體基板之該背側上形成包括一摻雜劑之一磊晶層，其中該摻雜劑具有一第一摻雜類型； 將該摻雜劑驅動至該半導體基板中以沿該磊晶層形成具有該第一摻雜類型之一第一摻雜區，其中該第一摻雜區將具有與該第一摻雜類型相反之一第二摻雜類型之一第二摻雜區與該等溝槽之該等側壁及該半導體基板之該背側分離；及 在該半導體基板之該背側上方形成一介電質層，其中該介電質層填充該等溝槽以形成背側深溝槽隔離(BDTI)結構。
  2. 如請求項1之方法，其中該第一摻雜區沿形成於該等溝槽之該等側壁上之該磊晶層且橫向沿形成於該半導體基板之該背側上之該磊晶層連續地延伸。
  3. 如請求項2之方法，其中該第一摻雜區沿該磊晶層保形地延伸。
  4. 如請求項1之方法，其中形成該等溝槽包括： 執行形成初始溝槽之一第一蝕刻，該等初始溝槽包括： 一實質上圓形下表面；及 側壁，其等自該實質上圓形下表面延伸至該半導體基板之該背側；及 執行形成延伸溝槽之一第二蝕刻，該等延伸溝槽包括： 傾斜下表面，其等在相反橫向方向上自一點向外且垂直地朝向該半導體基板之該背側延伸； 實質上垂直下側壁，其等分別自該等傾斜下表面朝向該半導體基板之該背側延伸；及 傾斜上側壁，其等在相反橫向方向上自該等下側壁朝向該點向內延伸且垂直地延伸至該半導體基板之該背側。
  5. 如請求項4之方法，其中該等傾斜上側壁朝向該點向內延伸小於該等傾斜下表面自該點向外延伸。
  6. 如請求項5之方法，其中該第一蝕刻包括稀釋氫氟酸(DHF)蝕刻，且其中該第二蝕刻包括氫氧化四甲基銨(TMAH)蝕刻。
  7. 如請求項1之方法，其進一步包括： 在該半導體基板中形成一井區，其中該井區經放置於該第二摻雜區與該半導體基板之一前側之間，該半導體基板之該前側與該半導體基板之該背側相對，且其中該第一摻雜區接觸該井區。
  8. 如請求項7之方法，其中該等溝槽延伸至該半導體基板中達放置於該井區中之位置。
  9. 如請求項7之方法，其中該等溝槽延伸至該半導體基板中達放置於該井區與該半導體基板之該背側之間的位置。
  10. 如請求項1之方法，其中藉由具有低於約500℃之一溫度之一磊晶生長製程形成該磊晶層。
  11. 一種互補金屬氧化物半導體(CMOS)影像感測器，其包括： 一第一光電偵測器及一第二光電偵測器，其等放置於一半導體基板中； 一介電質層，其放置於該半導體基板之一背側上方，其中該介電質層自該第一光電偵測器與該第二光電偵測器之間該半導體基板之該背側延伸至該半導體基板中以界定一背側溝槽隔離(BDTI)結構； 一磊晶層，其放置於該BDTI結構與該半導體基板之間；及 第一摻雜區，其等放置於該半導體基板中，其中該等第一摻雜區沿該BDTI結構之相對側上之該磊晶層延伸。
  12. 如請求項11之CMOS影像感測器，其進一步包括： 一互連結構，其放置於與該半導體基板之該背側相對的該半導體基板之一前側上；及 一井區，其放置於該半導體基板中，其中該井區自該半導體基板之該前側延伸至該半導體基板中，且其中該等第一摻雜區沿該BDTI結構之相對側上之該磊晶層自該井區垂直地延伸至該半導體基板之該背側。
  13. 如請求項12之CMOS影像感測器，其中該磊晶層經放置於該半導體基板之該背側與該介電質層之間，且其中該第一摻雜區在相反橫向方向上沿放置於該半導體基板之該背側與該介電質層之間的該磊晶層延伸遠離該BDTI結構。
  14. 如請求項13之CMOS影像感測器，其進一步包括： 第二摻雜區，其等放置於該BDTI結構之相對側上，其中該等第一摻雜區分別將該磊晶層與該等第二摻雜區分離，且其中該等第一摻雜區具有一第一摻雜類型且該等第二摻雜區具有與該第一摻雜類型相反之一第二摻雜類型。
  15. 如請求項11之CMOS影像感測器，其中該磊晶層包括： 傾斜下表面，其等在相反橫向方向上自一點向外且垂直地朝向該半導體基板之該背側延伸； 實質上垂直下側壁，其等分別自該等傾斜下表面朝向該半導體基板之該背側延伸；及 傾斜上側壁，其等在相反橫向方向上自該等實質上垂直下側壁朝向該點向內延伸且垂直地延伸至該半導體基板之該背側，其中該等傾斜上側壁朝向該點向內延伸小於該等傾斜下表面自該點向外延伸。
  16. 如請求項15之CMOS影像感測器，其中： 該磊晶層沿該等實質上垂直側壁、該等傾斜上側壁及該等傾斜下表面之第一部分具有一第一厚度；且 沿該等傾斜下表面之第二部分具有大於該第一厚度之一第二厚度。
  17. 一種用於形成一互補金屬氧化物半導體(CMOS)影像感測器之方法，該方法包括： 在一第一半導體晶圓之一前側上方形成一第一互連結構； 在一第二半導體晶圓之一前側上方形成一第二互連結構； 將該第一互連結構接合至該第二互連結構； 在接合該第一互連結構及該第二互連結構之後，在該第一半導體晶圓中形成複數個溝槽，其中該等溝槽自與該第一半導體晶圓之該前側相對的該第一半導體晶圓之一背側延伸至該第一半導體晶圓中； 形成加襯裡於該等溝槽及該第一半導體晶圓之該背側之一磊晶層； 在該第一半導體晶圓中該等溝槽之間形成一光電偵測器；及 用一介電質層填充該等溝槽以在該第一半導體晶圓中形成背側深溝槽隔離(BDTI)結構，其中該介電質層在該第一半導體晶圓之該背側上方延伸，且其中該磊晶層沿該BDTI結構之側壁、沿該BDTI結構之下表面及沿該第一半導體晶圓之該背側連續地接觸該第一半導體晶圓及該介電質層。
  18. 如請求項17之方法，其進一步包括： 在該第一半導體晶圓中形成一井區，其中該等溝槽經形成為自該第一半導體晶圓之該背側延伸至該井區中，且其中該磊晶層經形成為接觸該井區。
  19. 如請求項18之方法，其中該磊晶層及該井區具有一相同摻雜類型。
  20. 如請求項19之方法，其中藉由一非選擇性磊晶製程形成該磊晶層，且其中該磊晶層包括硼(B)或碳(C)。
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