TWI758586B - 互補金屬氧化物半導體影像感測器及其形成方法 - Google Patents

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Abstract

一種具有深渠溝隔離(DTI)結構上的像素元件的CMOS 影像感測器，以及相關聯的形成方法。在一些實施例中，深渠溝隔離(DTI)結構安置於像素區域的外圍處，自基底的背側延伸至基底內。像素元件安置於基底的前側處，直接上覆DTI結構。像素元件包括安置於基底內且達至DTI結構的頂部表面上的一對源極/汲極(S/D)區域。藉由形成所揭露的直接上覆DTI結構的像素元件以形成SOI元件結構，短通道效應因像素元件的空間且亦因像素元件下部的絕緣層而降低。因此，可實現較高元件效能。

Description

互補金屬氧化物半導體影像感測器及其形成方 法
本揭露的實施例是有關於一種互補金屬氧化物半導體影像感測器及其形成方法。
數位攝影機及光學成像元件採用影像感測器。影像感測器將光學影像轉換為可表示為數位影像的數位資料。影像感測器包含用於偵測光並記錄所偵測光的強度(亮度)的像素陣列(或柵格)。像素陣列藉由累積電荷而對光作出回應。隨後使用(例如藉由其他電路)所累積電荷提供用於合適應用上(諸如數位攝影機)的顏色及亮度信號。
本發明的一實施例提供一種互補金屬氧化物半導體影像感測器，包括：基底，具有前側及與所述前側相對的背側；像素區域，安置於所述基底內且包括P-N接面光二極體，所述P-N接面光二極體經組態以將自所述背側進入所述基底的輻射轉換為電信 號；第一溝渠隔離結構，安置於所述像素區域的外圍處，自所述基底的所述背側延伸至所述基底內的位置；以及像素元件，安置於所述基底的所述前側處，直接上覆所述第一溝渠隔離結構，所述像素元件包括安置於所述基底上方的閘極電極以及安置於所述基底內並達至所述第一溝渠隔離結構的頂部表面上的一對源極/汲極區域。
本發明的一實施例提供一種互補金屬氧化物半導體影像感測器，包括：基底，具有前側及與所述前側相對的背側；像素區域，安置於所述基底內且包括P-N接面光二極體，所述P-N接面光二極體經組態以將自所述背側進入所述基底的輻射轉換為電信號；第一淺溝渠隔離結構及第二淺溝渠隔離結構，自所述基底的所述前側延伸，包圍所述P-N接面光二極體；深溝渠隔離結構，安置於所述第一淺溝渠隔離結構與所述第二淺溝渠隔離結構之間，且自所述基底的所述背側延伸以在所述基底內與所述第一淺溝渠隔離結構及所述第二淺溝渠隔離結構會合；以及像素元件，安置於所述基底的所述前側處且於所述第一淺溝渠隔離結構與第二淺溝渠隔離結構之間，所述像素元件包括安置於所述基底上方的閘極電極及安置於所述基底內的一對源極/汲極區域。
本發明的一實施例提供一種形成互補金屬氧化物半導體影像感測器的方法，包括：自基底的前側在像素區域的外圍處形成第一淺溝渠隔離結構及第二淺溝渠隔離結構；自基底的所述前側形成與像素區域的P-N接面光二極體相對應的摻雜層；在所述P-N接面光二極體旁形成轉移閘極結構且在所述轉移閘的與所述P-N接面光二極體相對的一側處形成浮置擴散阱；在所述第一淺溝 渠隔離結構與第二淺溝渠隔離結構之間形成像素元件的閘極結構且在所述像素元件的所述閘極結構旁形成源極/汲極區域；自所述基底的背側延伸至所述基底中且在所述第一淺溝渠隔離結構與所述第二淺溝渠隔離結構之間形成深溝渠；以及用介電層填充所述深溝渠以形成深溝渠隔離結構。
100:影像感測器
102、146:基底
103:感測像素
104:P-N接面光二極體
106:層間介電層
110:P-N接面光二極體摻雜行
111:深溝渠隔離結構
111s:頂部表面
112:第一淺溝渠隔離結構
112s、114s、130s:底部表面
113:連續溝渠隔離結構
114:第二淺溝渠隔離結構
116、610:轉移閘極電極
118:微透鏡
120:入射光
122:前側
124:背側
126:中心線
130:源極/汲極區域
132:釘軋摻雜層
134:源極隨耦電晶體
136:重設電晶體
138:側壁間隔物
140:列選擇電晶體
142:浮置擴散阱
143:光二極體外圍阱節點
144:彩色濾光片
145:像素元件阱節點
148:像素元件
150:閘極電極
200、300a、300b、400a、400b、900、1100、1300、1500、1700、1800、1900、2000:橫截面視圖
602:抗反射層
604:導電行
606:背側觸點
608:矽化物層
612:閘極介電質
700:像素感測器
800、1000、1200、1400:俯視圖
1602:導電觸點
1604:金屬導線層
1606:BEOL金屬化物堆疊
1802:深溝渠
1902:介電質填充層
2100:方法
2102、2104、2106、2108、2110、2112、2114、2116、2118:動作
2200:影像感測器
A-A'、B-B'、C-C'、D-D':線
h:深度
Vdd:電壓供應端子
Vout:輸出
結合附圖閱讀以下詳細描述會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增大或減小各種特徵的尺寸。
圖1示出在深溝渠隔離(deep trench isolation；DTI)結構上具有像素元件的互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)影像感測器的一些實施例的俯視圖。
圖2示出在DTI結構上具有像素元件的CMOS影像感測器的一些實施例的橫截面視圖(例如沿圖1的線A-A')。
圖3A示出在DTI結構上具有像素元件的CMOS影像感測器的一些實施例的橫截面視圖(例如沿圖1的線B-B')。
圖3B示出在DTI結構上具有像素元件的CMOS影像感測器的一些替代實施例的橫截面視圖(例如沿圖1的線B-B')。
圖4A示出在DTI結構上具有像素元件的CMOS影像感測器的一些實施例的橫截面視圖(例如沿圖1的線C-C')。
圖4B示出在DTI結構上具有像素元件的CMOS影像感測器的一些替代實施例的橫截面視圖(例如沿圖1的線C-C')。
圖5示出在DTI結構上具有像素元件的CMOS影像感測器的一些實施例的橫截面視圖(例如沿圖1的線D-D')。
圖6A示出具有在DTI結構上具有像素元件的影像感測器的積體晶片的一些實施例的橫截面視圖。
圖6B示出具有在DTI結構上具有像素元件的影像感測器的積體晶片的一些額外實施例的橫截面視圖。
圖7示出根據一些實施例的影像感測器的光感測器的一些實施例的電路圖。
圖8至圖20示出繪示形成在DTI結構上具有像素元件的CMOS影像感測器的方法的橫截面視圖及/或俯視圖的一些實施例。
圖21示出形成在DTI結構上具有像素元件的CMOS影像感測器的方法的一些實施例的流程圖。
圖22示出在深溝渠隔離結構上具有像素元件的CMOS影像感測器的一些替代實施例的俯視圖。
圖23示出在溝渠隔離結構上具有像素元件的CMOS影像感測器的一些替代實施例的橫截面視圖(例如沿圖22的線A-A')。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。下文描述組件及佈置的特定實例以簡化本揭露。當然，此等特定實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上方上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦 可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述各種實施例與/或組態之間的關係。
此外，為易於描述，可在本文中使用諸如「在...下面(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」及類似者的空間相對術語來描述如諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除諸圖中所描繪的定向以外，空間相對術語意欲涵蓋元件於使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
對於具有像素陣列的影像感測器，介電溝渠經製造為隔離結構以隔離影像感測器像素，且改善相鄰像素之間的電隔離及光學隔離並降低輝散(blooming)及串擾。像素元件通常佈置於邊界隔離結構內部的像素區域內。時常藉由按比例縮小元件幾何結構來改進積體電路(Integrated circuit；IC)技術，以達成較低製造成本、較高元件積體密度、較高速率及較佳效能。然而，歸因於元件按比例調整，影像感測器的感測像素具有更小尺寸且彼此更接近，且因而像素元件的空間更受限。具有較小閘極長度的像素元件可具有降低的效能，諸如嚴重短通道效應及雜訊級。
本揭露是關於一種包括上覆深渠溝隔離(DTI)結構的像素元件的CMOS影像感測器，以及相關聯的形成方法。在一些實施例中，CMOS影像感測器具有安置於基底內的像素區域。像素區 域具有經組態以將輻射轉換為電信號的P-N接面光二極體。深溝渠隔離(DTI)結構經安置於基底的像素區域中，自基底的背側延伸至基底內。像素元件安置於基底的前側處，直接上覆DTI結構。像素元件包括：閘極電極，安置於基底上方；及一對源極/汲極(source/drain；S/D)區域，安置於基底內且延伸至DTI結構的頂部表面上。相較於將像素元件佈置於由隔離結構包圍的區域內部的先前方法，像素元件的空間增大，且因而較大像素元件可佈置於感測像素中，因此可改善短通道效應及雜訊級。另外，像素元件經直接佈置於DTI結構上，以實現絕緣體上基底(substrate on insulator；SOI)元件結構。藉由DIT結構充當像素元件下部的絕緣體，可進一步提高短通道效應、可進一步降低功率消耗、以及可進一步提高雜訊級以作為SOI元件的優勢。
圖1示出CMOS影像感測器100的感測像素103的俯視圖。術語「像素」是指包含用於將電磁輻射轉換為電信號的特徵(例如光偵測器及各種電路，其可包含各種半導體元件)的單位胞元。在所描繪的實施例中，每一像素可包含用於記錄光(輻射)的強度或亮度的光偵測器，諸如光閘型光偵測器。每一像素亦可包含各種半導體元件，諸如包含轉移電晶體(transfer transistor)、重設電晶體(reset transistor)、源極隨耦電晶體(source-follower transistor)、選擇電晶體(select transistor)的各種電晶體、另一合適的電晶體或其組合。額外電路、輸入及/或輸出可經耦接至像素陣列以為像素提供操作環境並支援與像素的外部通信。舉例而言，像素陣列可與讀出電路及/或控制電路耦接。作為一實例，感測像素103可具有約0.5微米至約10微米範圍內的大小。若未另外陳 述，則下文中的尺寸實例全部基於此像素大小。
在一些實施例中，感測像素103包括安置於基底102內的P-N接面光二極體摻雜行110。浮置擴散阱(floating diffusion well)142在基底102內安置在P-N接面光二極體摻雜行110旁邊。轉移閘極電極116經安置為在浮置擴散阱142與P-N接面光二極體摻雜行110之間上覆基底102。P-N接面光二極體摻雜行110與基底102彼此接觸以形成P-N接面光二極體104(亦參見圖5)。在一些實施例中，光二極體外圍阱節點143經安置於P-N接面光二極體摻雜行110的上部部分上，與浮置擴散阱142相對。在感測像素103的外圍區域處，第一淺溝渠隔離(shallow trench isolation；STI)結構112經安置為包圍P-N接面光二極體摻雜行110及浮置擴散阱142。第二STI結構114經安置於第一STI結構112的外部外圍處。像素元件148經安置於第一STI結構112與第二STI結構114之間。像素元件148可為源極隨耦電晶體134、重設電晶體136或列選擇電晶體(row select transistor)140，且可分別包括安置於基底102上方的閘極電極150及安置於基底102內的一對S/D區域130。像素元件148可具有接觸第一STI結構112的最外側壁的S/D區域130的最內側壁，及接觸第二STI結構114的最內側壁的S/D區域130的最外側壁。在一些實施例中，像素元件阱節點145經安置於第一STI結構112與第二STI結構114之間。像素元件阱節點145可接觸第一STI結構112的最外側壁及第二STI結構114的最內側壁。DTI結構111經安置於像素元件148正下方且於第一STI結構112與第二STI結構114之間。作為一實例，第一STI結構112與第二STI結構114可分別具有 約50奈米至約200奈米範圍內的寬度。DTI結構111可具有約100奈米至約500奈米範圍內的寬度。在一些實施例中，DTI結構111或STI結構112、STI結構114可包括例如氧化物、氮化物、高k介電材料，諸如氧化鋁(aluminum oxide；AlO)、氧化鉭(tantalum oxide；TaO)、氧化鉿(hafnium oxide；HfO)、氧化鉿矽(hafnium silicon oxide；HfSiO)、氧化鉿鋁(hafnium aluminum oxide；HfAlO)或氧化鉿鉭(hafnium tantalum oxide；HfTaO)，或其組合。
圖2示出具有安置於DTI結構111上的像素元件148的CMOS影像感測器的一些實施例的橫截面視圖200。圖2描述為沿圖1的線B-B'的橫截面視圖，但應理解，圖2中所示的一些特徵亦可為獨立的且因而不受圖1中所示的特徵限制。如圖2中所示，CMOS影像感測器包括具有前側122及背側124的基底102。在各種實施例中，基底102可包括任何類型的半導體主體(例如矽/CMOS塊體、SiGe、SOI等)，諸如半導體晶圓或晶圓上的一或多個晶粒，以及形成於其上及/或以其他方式與其相關聯的任何其他類型的半導體及/或磊晶層。作為一實例，基底102可具有約2微米至約10微米範圍內的深度。基底102包括可按包括列及/或行的陣列形式佈置於基底102內的像素區域，諸如圖1中所示的感測像素103。DTI結構111經安置於基底102中，自基底的背側124延伸至基底102內。DTI結構111經安置於STI結構112與STI結構114之間。如圖1中所示，在一些實施例中，DTI結構111的相對側上的STI結構112及STI結構114可為連續矩形環。作為一實例，STI結構112及STI結構114可分別具有約50奈米至約500奈米範圍內的深度。DTI結構111可具有約2微米至約10 微米範圍內的深度。在一些實施例中，DTI結構111包括介電質填充層(例如氧化物層)。像素元件148經安置於基底102的前側122處，直接上覆DTI結構111。像素元件148包括安置於基底102上方的閘極電極150及安置於基底102內的一對S/D區域130。在一些實施例中，S/D區域130達至DTI結構111的頂部表面111s上。
圖3A及圖4A示出在DTI結構上具有像素元件的CMOS影像感測器的一些實施例的橫截面視圖300a、橫截面視圖400a。作為一實例，圖3A的橫截面視圖300a可沿圖1中所示的線B-B'，且圖4A的橫截面視圖400a可沿圖1中所示的線C-C'。如圖3A及圖4A中所示，在一些實施例中，CMOS影像感測器可包括安置於第一STI結構112與第二STI結構114之間且直接在DTI結構111上的像素元件148的S/D區域130。像素元件148的S/D區域130可具有定位於基底102中的底部表面130s，所述底部表面130s高於第一STI結構112的底部表面112s及第二STI結構114的底部表面114s。圖3B及圖4B示出圖3A及圖4A中所示的CMOS影像感測器的一些替代實施例的橫截面視圖300b、橫截面視圖400b。作為一實例，圖3B的橫截面視圖300b可沿圖1中所示的線B-B'，且圖4B的橫截面視圖400b可沿圖1中所示的線C-C'。如圖3B及圖4B中所示，在一些實施例中，CMOS影像感測器可包括安置於第一STI結構112與第二STI結構114之間的像素元件148的S/D區域130。像素元件148的S/D區域130可具有底部表面130s，所述底部表面與第一STI結構112的底部表面112s、第二STI結構114的底部表面114s及/或DTI結構111的頂 部表面111s橫向對準。
圖5示出在DTI結構上具有像素元件的CMOS影像感測器的一些實施例的橫截面視圖(例如沿圖1的線D-D')。如由圖5所示，感測像素103包括安置於基底102內的P-N接面光二極體摻雜行110。在一些實施例中，基底102具有不同於P-N接面光二極體摻雜行110的第一摻雜類型(例如p型摻雜)的第二摻雜類型(例如n型摻雜)，且接觸P-N接面光二極體摻雜行110，從而形成經組態以將自背側進入基底的輻射轉換為電信號的P-N接面光二極體104。基底102可經區域性摻雜以在P-N接面光二極體摻雜行110的接觸區域處形成P-N接面光二極體摻雜阱。舉例而言，P-N接面光二極體摻雜阱可具有約1014/cm3至約1018/cm3範圍內的摻雜濃度，而基底102的其他區域的磊晶摻雜濃度可在約1013/cm3至約1015/cm3的範圍內。P-N接面光二極體摻雜行110可具有約1014/cm3至約1018/cm3範圍內的摻雜濃度。釘軋摻雜層(pinning doped layer)132可經安置於P-N接面光二極體摻雜行110上。釘紮摻雜層132沿基底102的前側122延伸。釘紮摻雜層132可接觸P-N接面光二極體摻雜行110的側向表面，且充當P-N接面光二極體摻雜行110的釘紮植入層。釘紮摻雜層132可經重度摻雜(例如具有在毫歐姆/公分範圍內的電阻率)。在一些實施例中，來自基底102的前側122的光二極體外圍阱節點143可經安置於釘紮摻雜層132或P-N接面光二極體摻雜行110內。光二極體外圍阱節點143可經重度摻雜，且可具有約1015/cm3至約1018/cm3範圍內的摻雜濃度。
在一些實施例中，浮置擴散阱142經安置為自基底102 的前側122至基底102內的位置。轉移閘極電極116經佈置於基底102的前側122上，在橫向於P-N接面光二極體104與浮置擴散阱142之間的位置處。在操作期間，轉移閘極電極116控制電荷自P-N接面光二極體104轉移至浮置擴散阱142。若電荷電平於浮置擴散阱142內足夠高，則源極隨耦電晶體134經激活，且根據用於尋址的列選擇電晶體(參考圖1)的操作選擇性地輸出電荷。重設電晶體136可用以在暴露週期之間將P-N接面光二極體104復位。影像感測像素的實例電路圖可參考圖7及以下相關聯論述。
DTI結構111經安置於P-N接面光二極體104的外圍區域處，自基底102的背側124延伸至基底102內。第一STI結構112自基底102的前側122安置於DTI結構111的內部外圍處。第二STI結構114自前側122安置於DTI結構111的外部外圍處。DTI結構112與STI結構114共同充當感測像素103的隔離，以使得可降低感測像素103當中的串擾及輝散。
像素元件148經安置於基底102的前側122處，直接上覆DTI結構111。像素元件148包括安置於基底102上方的閘極電極150及安置於基底102內的一對源極/汲極(S/D)區域130。像素元件148經安置於第一STI結構112與第二STI結構114之間。在一些實施例中，像素元件148的閘極電極150與DTI結構111豎直對準(例如共用共同中心線126)。
圖22及圖23分別示出根據替代圖1至圖5中所示的實施例的一些實施例的CMOS影像感測器2200的感測像素103的俯視圖及橫截面視圖。除連續溝渠隔離結構113可經安置為上覆 第一溝渠隔離結構(例如諸圖中所示的深溝渠隔離(DTI)結構111)來替換感測像素103的外圍區域處的第一STI結構112及第二STI結構114以外，CMOS影像感測器2200可具有類似於圖1至圖5中所示的CMOS影像感測器100的特徵。像素元件148可經安置於連續溝渠隔離結構113的上部部分處的開口內。在一些實施例中，開口與像素元件148具有相同大小。像素元件148可具有側壁，所述側壁接觸連續溝渠隔離結構113的側壁。深溝渠隔離(DTI)結構111經安置於連續溝渠隔離結構113下面，在像素元件148正下方。作為一實例，連續溝渠隔離結構113可具有約100奈米至約500奈米範圍內的寬度。圖23可示出沿圖22的線A-A'的橫截面視圖200。沿其他方向(諸如線B-B'、線C-C'、線D-D')的橫截面視圖可合理地參考圖3A至圖5，其中第一STI結構112及第二STI結構114由連續溝渠隔離結構113替換。應瞭解，圖23中所示的一些特徵亦可為獨立的，且因而不受圖22中所示的特徵限制。亦應瞭解，下文描述的實施例可併入圖22至圖23中所示的特徵。
如圖6A中所示，在一些實施例中，多個彩色濾光片144經佈置於基底102的背側124上方。多個彩色濾光片144分別經組態以透射特定波長的入射輻射或入射光120。舉例而言，第一彩色濾光片(例如紅色濾光片)可透射波長在第一範圍內的光，而第二彩色濾光片可透射波長在不同於第一範圍的第二範圍內的光。在一些實施例中，多個彩色濾光片144可經佈置於上覆基底102的柵格結構內。在一些實施例中，柵格結構可包括介電材料。在一些實施例中，抗反射層602經安置於彩色濾光片144與基底102 之間。在一些實施例中，抗反射層602可包括例如氧化物、氮化物、高k介電材料，諸如氧化鋁(AlO)、氧化鉭(TaO)、氧化鉿(HfO)、氧化鉿矽(HfSiO)、氧化鉿鋁(HfAlO)或氧化鉿鉭(HfTaO)，或其組合。多個微透鏡(microlens)118可經佈置於多個彩色濾光片144上方。對應微透鏡118與彩色濾光片144對準且上覆感測像素103。在一些實施例中，多個微透鏡118具有鄰接多個彩色濾光片144的實質上平坦的底部表面及曲形上部表面。曲形上部表面經組態以使入射輻射或入射光120(例如朝向底層感測像素103的光)聚焦。在CMOS影像感測器的操作期間，藉由微透鏡118使入射輻射或入射光120聚焦至底層感測像素103。當足夠能量的入射輻射或入射光撞擊P-N接面光二極體104時，其產生電子-電洞對，所述電子-電洞對產生光電流。值得注意地，儘管微透鏡118經繪示為固定至圖6A中的影像感測器上，應瞭解，影像感測器可不包含微透鏡，且微透鏡稍後於分別的製造活動中可附接至影像感測器。
在一些實施例中，後段製程(back-end-of-the-line；BEOL)金屬化物堆疊可經佈置於基底102的前側122上。BEOL金屬化物堆疊包括經佈置於一或多個層間介電(inter-level dielectric；ILD)層106內的多個金屬互連層。ILD層106可包括低k介電層(亦即具有小於約3.9的介電常數的介電質)、超低k介電層或氧化物(例如氧化矽)中的一或多種。導電觸點1602經佈置於ILD層106內。導電觸點1602自轉移閘極電極116及浮置擴散阱142延伸至一或多個金屬導線層1604。在各種實施例中，導電觸點1602可包括例如導電金屬，諸如銅或鎢。在一些實施例中，載體基底 146經由ILD層106附接或接合至基底102的前側。載體基底146可為操作晶圓、ASIC電路、其他感測電路，或支援、輔助影像感測器電路或與影像感測器電路共同作用的任何適用結構。
圖6B示出包括上覆DTI結構111的像素元件的CMOS影像感測器的一些額外實施例的橫截面視圖。除上文針對圖6A所繪示及描述的類似特徵之外，在一些實施例中，如圖6B中所示，抗反射層602可具有接近於P-N接面光二極體摻雜行110的非平坦底部表面，以使得入射光可經較佳地限定於像素區域。進而，可改善感測像素之間的串擾。在一些其他實施例中，導電行604可經安置於DTI結構111的中心區域處。背側觸點606可經由抗反射層602安置於基底102的背側124處。導電行604可將像素元件148的源極/汲極(S/D)區域130電性連接至背側觸點606。又在一些其他實施例中，像素元件148的源極/汲極(S/D)區域130可包括定位於源極/汲極(S/D)區域130的上部區域處的矽化物層608。因此，由於低矽化物S/D的低電阻及低寄生電容，因而可實現高訊框率。在一些實施例中，矽化物層608可包括鈷、鎳、鉑、鎢、鉬、鈦或其組合。又在一些其他實施例中，轉移閘極電極610經佈置於基底102的前側122上，在橫向於P-N接面光二極體104與浮置擴散阱142之間的位置處且藉由閘極介電質612與基底102分離。轉移閘極電極610及閘極介電質612延伸至基底102內的位置。轉移閘極電極610可由多晶矽或金屬製成。作為一實例，轉移閘極電極610的豎直轉移深度h可在約0.1微米至約0.6微米的範圍內。在一些實施例中，S/D區域130可具有低於像素元件148的閘極電極150的較薄通道厚度。舉例而言，像素元件148的通 道厚度可在約5奈米至約50奈米的範圍內。因此，像素元件148的通道區域在操作期間可完全耗盡或至少部分地耗盡。
參考圖7，提供像素感測器700(諸如圖1的影像感測器100)的一些實施例或上述影像感測器的其他實施例的電路圖。像素感測器700包含P-N接面光二極體摻雜行110，所述P-N接面光二極體摻雜行可經實施為具有基底102的P-N接面光二極體104或具有基底102的摻雜阱。當入射光(含有充足能量的光子)撞擊P-N接面光二極體104時，形成電子-電洞對。若於接面的耗盡區域或遠離其的一個擴散長度中發生吸附，則此電子-電洞對的載體藉由耗盡區域的內建式電場自接面掃過。因此，電洞朝向P-N接面光二極體104的陽極區域移動，且電子朝向P-N接面光二極體104的陰極區域移動，並產生光電流。通過P-N接面光二極體104的總電流為暗電流(在無光時產生的電流)與光電流之和。P-N接面光二極體104藉助於轉移閘極電極116電性連接至浮置擴散阱142。P-N接面光二極體104的另一端可經連接至光二極體外圍阱節點143。轉移閘極電極116將電荷自P-N接面光二極體104選擇性轉移至浮置擴散阱142。重設電晶體136經電性連接於DC電壓供應端子Vdd與浮置擴散阱142之間，以選擇性地清除浮置擴散阱142處的電荷。源極隨耦電晶體134經電性連接於Vdd與輸出Vout之間，且藉由浮置擴散阱142閘控，以使得在不移除電荷的情況下觀察到浮置擴散阱142處的電荷電平。列選擇電晶體140經電性連接於源極隨耦電晶體134與輸出Vout之間，以選擇性地輸出與浮置擴散阱142處的電荷成比例的電壓。電流源可連接於列選擇電晶體140與輸出Vout之間。
在使用期間，像素感測器700經暴露於光學影像持續預定整合週期。在此時間週期內，像素感測器藉由累積與光強度成比例的電荷來記錄P-N接面光二極體104上的光入射強度。在預定整合週期之後，讀取所累積電荷的量。在一些實施例中，藉由瞬時激活重設電晶體136以清除儲存於浮置擴散阱142處的電荷來讀取P-N接面光二極體104的所累積電荷的量。其後，激活選擇電晶體140，且藉由激活轉移閘極電極116持續預定轉移週期將P-N接面光二極體104的所累積電荷轉移至浮置擴散阱142。在預定轉移週期期間，監測輸出Vout處的電壓。隨著電荷轉移，輸出Vout處的電壓發生變化，一般而言會降低。在預定轉移週期之後，在輸出Vout處所觀察到的電壓的變化與在P-N接面光二極體104處所記錄的光強度成比例。
圖8至圖20示出俯視圖及/或橫截面視圖的一些實施例，所述俯視圖及/或橫截面視圖繪示形成在深溝渠隔離(DTI)結構上具有像素元件的CMOS影像感測器的方法。
如圖8的俯視圖800及圖9的橫截面視圖900中所示，提供基底102。在各種實施例中，基底102可包括任何類型的半導體主體(例如矽/CMOS塊體、SiGe、SOI等)，諸如半導體晶圓或晶圓上的一或多個晶粒，以及形成於其上及/或以其他方式與其相關聯的任何其他類型的半導體及/或磊晶層。基底102可藉由形成摻雜濃度在約1013/cm3至約1015/cm3範圍內的第一摻雜類型(例如p型)的磊晶層來製備。可在磊晶層內形成具有以約1014/cm3至約1018/cm3範圍內的摻雜濃度的第一摻雜類型(例如p型)的摻雜阱作為待形成P-N接面光二極體的第一區域。隨後，自基底102 的前側122形成第一淺溝渠隔離(STI)結構112及第二STI結構114。可藉由執行蝕刻製程以在CMOS影像感測器的感測像素的外圍區域處形成彼此分離的第一淺溝渠環與第二淺溝渠環來形成第一STI結構112及第二STI結構114。隨後，將介電層填充至第一淺溝渠環及第二淺溝渠環中以及基底102上方，繼之以回蝕製程以蝕刻並暴露基底102的頂部表面。
如圖10的俯視圖1000及圖11的橫截面視圖1100中所示，將第一摻雜物植入基底102中以在第一STI結構112及第二STI結構114的中心區域中於基底102的前側122內形成包含P-N接面光二極體摻雜行110的摻雜區域。在一些實施例中，第一摻雜物可包括經植入至基底102的前側122中的第二摻雜類型(例如n型摻雜物，諸如磷)。P-N接面光二極體摻雜行110接觸基底102或基底102的摻雜阱以形成P-N接面光二極體104。
如圖12的俯視圖1200及圖13的橫截面視圖1300中所示，在基底102的前側122上方形成諸如源極隨耦電晶體134、重設電晶體136及/或列選擇電晶體140的像素元件148的轉移閘極電極116及閘極結構。可藉由使閘極介電膜及閘極電極膜沉積於基底102上方來形成閘極結構。隨後圖案化閘極介電膜及閘極電極膜以形成閘極介電層及閘極電極。可在閘極電極的外側壁上形成側壁間隔物138。在一些實施例中，可藉由使氮化物沉積至基底102的前側122上並選擇性地蝕刻氮化物以形成側壁間隔物138。在第一STI結構112與第二STI結構114之間形成像素元件148的閘極結構。
如圖14的俯視圖1400及圖15的橫截面視圖1500中所 示，執行多個植入製程。在基底102的前側122內執行植入製程以沿轉移閘極電極116的一側形成浮置擴散阱142。在諸如源極隨耦電晶體134、重設電晶體136及/或列選擇電晶體140的像素元件148的閘極結構旁形成S/D區域130。在一些實施例中，可使用圖案化罩幕來植入第二摻雜物，以形成自前側122延伸至基底102的第一深度中的釘紮摻雜層132。第二摻雜物種可包括第一摻雜類型(例如p型摻雜物，諸如硼)。釘紮摻雜層132可具有比摻雜阱更高的摻雜濃度。釘紮摻雜層132的實例摻雜濃度可在約1016/cm3至約1018/cm3的範圍內。浮置擴散阱142及S/D區域130的實例摻雜濃度可在約1018/cm3至約1021/cm3的範圍內。在一些實施例中，可根據包括光阻的圖案化罩幕層(未繪示)來選擇性地植入基底102。
如圖16的橫截面視圖1600中所示，可在基底102的前側122上方形成包括佈置於ILD層106內的多個金屬互連層的BEOL金屬化物堆疊1606。在一些實施例中，可藉由在基底102的前側122上方形成ILD層106來形成BEOL金屬化物堆疊1606，所述ILD層包括一或多個ILD材料層。隨後蝕刻ILD層106以形成通孔及/或金屬溝渠。隨後用導電材料填充通孔及/或金屬溝渠以形成多個金屬互連層。在一些實施例中，可藉由沉積技術(例如物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition，CVD)等)來沉積ILD層。可使用沉積製程及/或電鍍製程(例如電鍍、無電式鍍覆等)來形成多個金屬互連層。在各種實施例中，多個金屬互連層可包括例如鎢、銅或鋁銅。隨後可將ILD層接合至操作基底(未繪示)或用於堆疊結 構的任何其他功能性基底。在一些實施例中，接合製程可使用佈置於ILD層與操作基底之間的中間接合氧化物層。在一些實施例中，接合製程可包括融合接合製程。
如圖17的橫截面視圖1700中所示，將基底102翻轉以供在與前側122相對的背側124上作進一步處理。將基底102薄化且可暴露P-N接面光二極體摻雜行110的背側。作為一實例，經薄化基底102可具有約2微米至約10微米範圍內的厚度。在一些實施例中，可藉由蝕刻半導體基底的背側124來薄化基底102。在其他實施例中，可藉由對半導體基底的背側124進行機械研磨來薄化基底102。
如圖18的橫截面視圖1800中所示，選擇性地蝕刻基底102以在基底102的背側124內形成深溝渠1802。在一些實施例中，可藉由使罩幕層形成至基底102的背側124上來蝕刻基底102。隨後在未由罩幕層覆蓋的區域中將基底102暴露於蝕刻劑。蝕刻劑對基底102進行蝕刻以形成深溝渠1802，所述深溝渠延伸至達至且/或穿過第一STI結構112及第二STI結構114的底部表面。可形成深溝渠1802以自基底102的背側124暴露諸如源極隨耦電晶體134、重設電晶體136及/或列選擇電晶體140的像素元件148的S/D區域130。在各種實施例中，罩幕層可包括使用微影製程圖案化的光阻或氮化物(例如SiN)。在各種實施例中，蝕刻劑可包括具有蝕刻化學物質的乾式蝕刻劑，所述蝕刻化學物質包括氟物種(例如CF4、CHF3、C4F8等)或濕式蝕刻劑(例如氫氟酸(hydroflouric acid；HF)或四甲基氫氧化銨(Tetramethylammonium hydroxide；TMAH))。深溝渠1802可橫向延伸至第一STI結構112 的外側壁及第二STI結構114的內側壁，但並不延伸至第一STI結構112的內側壁及第二STI結構114的外側壁。
如圖19的橫截面視圖1900中所示，形成介電質填充層1902以填充深溝渠1802。儘管未由圖19展示，但在一些實施例中，在形成介電質填充層1902之後執行平坦化製程以形成平坦表面及分散式DTI結構111。因此，在基底102中形成DTI結構111，所述DTI結構自背側124延伸至基底102內，且可接觸第一STI結構112及第二STI結構114及/或像素元件148的S/D區域130。
如圖20的橫截面視圖2000中所示，可隨後在基底102的背側124上方形成多個彩色濾光片144。可在彩色濾光片144與基底102之間形成抗反射層602。在一些實施例中，可藉由形成彩色濾光片層並圖案化彩色濾光片層來形成多個彩色濾光片144。彩色濾光片層由允許具有特定波長範圍的輻射(例如光)透射，同時阻擋波長在指定範圍之外的光的材料形成。此外，在一些實施例中，在形成之後將彩色濾光片層平坦化。可在多個彩色濾光片上方形成多個微透鏡118。在一些實施例中，可藉由使微透鏡材料沉積於多個彩色濾光片上方(例如藉由旋塗方法或沉積製程)來形成多個微透鏡。在微透鏡材料上方將具有曲形上部表面的微透鏡模板圖案化。在一些實施例中，微透鏡模板可包括使用分佈暴露光劑量(distributing exposing light dose)來暴露的光阻材料(例如對於負型光阻，曲率底部處暴露較多光且曲率頂部處暴露較少光)，經顯影及烘烤以形成圓化形狀。隨後藉由根據微透鏡模板選擇性地蝕刻微透鏡材料來形成多個微透鏡。
圖21示出形成在DTI結構上具有像素元件的CMOS影 像感測器的方法2100的一些實施例的流程圖。
儘管所揭露的方法2100在本文中經示出並描述為一系列動作或事件，但將瞭解，不應以限制性意義來解譯此類動作或事件的所示出排序。舉例而言，除本文中所示出及/或所描述的動作或事件以外，一些動作可與其他動作或事件以不同次序及/或同時出現。另外，並非需要所有的所示出動作來實施本文中的描述的一或多個態樣或實施例。此外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。
在動作2102處，提供基底102。可在磊晶層內形成具有第一摻雜類型(例如p型)的摻雜阱作為待形成P-N接面光二極體的第一區域。隨後，自基底的前側形成第一淺溝渠隔離(STI)結構及第二STI結構。圖8至圖9示出與一些實施例相對應的橫截面視圖及俯視圖，所述一些實施例與動作2102相對應。
在動作2104處，將第一摻雜物植入至基底中以在第一STI結構及第二STI結構的中心區域中於基底的前側內形成包含P-N接面光二極體摻雜行的摻雜區域。圖10至圖11示出與一些實施例相對應的橫截面視圖及俯視圖，所述一些實施例與動作2104相對應。
在動作2106處，於基底的前側上方形成諸如源極隨耦電晶體、重設電晶體及/或列選擇電晶體的像素元件的轉移閘極電極及閘極結構。在第一STI結構112與第二STI結構114之間形成像素元件的閘極結構。可藉由使閘極介電膜及閘極電極膜沉積於基底上方來形成閘極結構。隨後圖案化閘極介電膜及閘極電極膜以形成閘極介電層及閘極電極。可在閘極電極的外側壁上形成側 壁間隔物。圖12至圖13示出與一些實施例相對應的橫截面視圖及俯視圖，所述一些實施例與動作2106相對應。
在動作2108處，執行多個植入製程。在基底的前側內執行植入製程以沿轉移閘極電極的一側形成浮置擴散阱。在像素元件的閘極結構旁形成S/D區域。在一些實施例中，可植入第二摻雜物作為毯覆式植入(亦即未遮罩植入)以形成自前側延伸至基底的第一深度中的釘紮摻雜層。圖14至圖15示出與一些實施例相對應的橫截面視圖及俯視圖，所述一些實施例與動作2108相對應。
在動作2110處，可在基底的前側上方形成包括佈置於ILD層內的多個金屬互連層的BEOL金屬化物堆疊。圖16示出與一些實施例相對應的橫截面視圖，所述一些實施例與動作2110相對應。
在動作2112處，將基底翻轉以供在與前側相對的背側上作進一步處理。將基底薄化且可暴露P-N接面光二極體摻雜行的背側。圖17示出與一些實施例相對應的橫截面視圖，所述一些實施例與動作2112相對應。
在動作2114處，選擇性地蝕刻基底102以在基底的背側內形成深溝渠。蝕刻劑對基底進行蝕刻以形成深溝渠，所述深溝渠延伸至達至及/或穿過第一STI結構及第二STI結構的底部表面的位置。可形成深溝渠以暴露像素元件的S/D區域。深溝渠可橫向延伸至第一STI結構及第二STI結構的內側壁，且並不延伸至第一STI結構的內側壁及第二STI結構的外側壁。圖18示出與一些實施例相對應的橫截面視圖，所述一些實施例與動作2114相對應。
在動作2116處，形成介電質填充層以填充深溝渠。在一 些實施例中，在形成介電質填充層之後執行平坦化製程，以形成平坦表面及分散式DTI結構。因此，在基底中形成DTI結構，所述DTI結構自背側延伸至基底內，且可接觸第一STI結構及第二STI結構及/或像素元件的S/D區域。圖19示出與一些實施例相對應的橫截面視圖，所述一些實施例與動作2116相對應。
在動作2118處，在半導體基底的背側上方形成彩色濾光片及微透鏡。圖20示出與一些實施例相對應的橫截面視圖，所述一些實施例與動作2118相對應。
因此，本揭露是關於一種在DTI結構上具有像素元件的CMOS影像感測器，以及相關聯的形成方法。DTI結構包括內襯深溝渠的側壁表面的摻雜層及填充深溝渠的剩餘空間的介電層。藉由形成直接上覆DTI結構的所揭露像素元件，短通道效應因像素元件的空間且亦因像素元件下部的絕緣層而降低。因此，可實現較高元件效能，且降低輝散及串擾。
在一些實施例中，本揭露是關於一種CMOS影像感測器。影像感測器包括具有前側及與前側相對的背側的基底。像素區域經安置於基底內且分別包括P-N接面光二極體，所述P-N接面光二極體經組態以將自背側進入基底的輻射轉換為電信號。第一溝渠隔離結構結構經安置於像素區域的外圍處，自基底的背側延伸至基底內的位置。像素元件安置於基底的前側處，直接上覆第一溝渠隔離結構結構。像素元件包括：閘極電極，安置於基底上方；及一對源極/汲極區域，安置於基底內且達至第一溝渠隔離結構結構的頂部表面上。在一些實施例中，CMOS影像感測器更包括第二溝渠隔離結構，自前側安置於第一溝渠隔離結構的內部外圍處，以及 第三溝渠隔離結構，自前側安置於第一溝渠隔離結構的外部外圍處；其中像素元件經安置於第二溝渠隔離結構與第三溝渠隔離結構之間。在一些實施例中，像素元件的源極/汲極區域具有底部表面，底部表面定位於基底中高於第二溝渠隔離結構及第三溝渠隔離結構的底部表面的位置。在一些實施例中，像素元件的源極/汲極區域具有與第二溝渠隔離結構及第三溝渠隔離結構的底部表面橫向對準的底部表面。在一些實施例中，第一溝渠隔離結構具有接觸第二溝渠隔離結構的底部表面的最外側壁，以及接觸第三溝渠隔離結構的底部表面的最內側壁。在一些實施例中，像素元件為源極隨耦電晶體、重設電晶體或列選擇電晶體。在一些實施例中，像素元件具有接觸第二溝渠隔離結構的最外側壁的源極/汲極區域的最外側壁，以及接觸第三溝渠隔離結構的最內側壁的源極/汲極區域的最內側壁。在一些實施例中，第一溝渠隔離結構包括氧化矽。在一些實施例中，CMOS影像感測器更包括抗反射層，安置於基底的背側上；其中抗反射層具有非平坦底部表面。在一些實施例中，CMOS影像感測器更包括導電行，安置於第一溝渠隔離結構的中心區域處，且經由抗反射層將像素元件的源極/汲極區域電性連接至基底的背側處的觸點。在一些實施例中，像素元件的源極/汲極區域包括矽化物層，矽化物層定位於源極/汲極區域的上部區域處。在一些實施例中，CMOS影像感測器更包括浮置擴散阱，安置於P-N接面光二極體與第一溝渠隔離結構之間的基底內；以及轉移閘極電極，佈置於基底的前側上，在側向於P-N接面光二極體與浮置擴散阱之間的位置處且藉由閘極介電質與基底分離。在一些實施例中，轉移閘極電極及閘極介電質延伸至基底內的位置。
在一些替代實施例中，本揭露是關於一種CMOS影像感測器。影像感測器包括具有前側及與前側相對的背側的基底。像素區域經安置於基底內且包括P-N接面光二極體，所述P-N接面光二極體經組態以將自背側進入基底的輻射轉換為電信號。第一淺溝渠隔離結構及第二淺溝渠隔離結構自基底的前側延伸，包圍P-N接面光二極體。深溝渠隔離結構經安置於第一淺溝渠隔離結構與第二淺溝渠隔離結構之間，且自基底的背側延伸以在基底內與第一淺溝渠隔離結構及第二淺溝渠隔離結構會合。像素元件經安置於基底的前側處且於第一淺溝渠隔離結構與第二淺溝渠隔離結構之間，像素元件包括安置於基底上方的閘極電極及安置於基底內的一對源極/汲極區域。在一些實施例中，像素元件直接接觸深溝渠隔離結構的頂部表面。在一些實施例中，像素元件的源極/汲極區域直接接觸第一淺溝渠隔離結構及第二淺溝渠隔離結構的側壁。在一些實施例中，第一淺溝渠隔離結構與第二淺溝渠隔離結構的平分線橫向平分深溝渠隔離結構。在一些實施例中，像素元件為源極隨耦電晶體、重設電晶體或列選擇電晶體。
在又其他實施例中，本揭露是關於形成影像感測器的方法。方法包含：自基底的前側在像素區域的外圍處形成第一淺溝渠隔離結構及第二淺溝渠隔離結構；以及自基底的前側形成與像素區域的P-N接面光二極體相對應的摻雜層。方法更包括：在P-N接面光二極體旁形成轉移閘極結構且在轉移閘極與P-N接面光二極體相對的一側處形成浮置擴散阱；以及在第一淺溝渠隔離結構與第二淺溝渠隔離結構之間形成像素元件的閘極結構且在像素元件的閘極結構旁形成源極/汲極區域。方法更包括：自基底的背側 延伸至基底中且在第一淺溝渠隔離結構與第二淺溝渠隔離結構之間形成深溝渠，以及用介電層填充深溝渠以形成深溝渠隔離結構。在一些實施例中，深溝渠經形成以自基底的背側暴露像素元件的S/D區域。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可較佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下於本文中作出各種改變、替代以及更改。
200:橫截面視圖
102:基底
111:深溝渠隔離結構
111s:頂部表面
114:第二淺溝渠隔離結構
122:前側
130:源極/汲極區域
134(148):源極隨耦電晶體(像素元件)
138:側壁間隔物
145:像素元件阱節點
150:閘極電極
A-A':線

Claims (11)

  1. 一種互補金屬氧化物半導體影像感測器，包括：基底，具有前側及與所述前側相對的背側；像素區域，安置於所述基底內且包括P-N接面光二極體，所述P-N接面光二極體經組態以將自所述背側進入所述基底的輻射轉換為電信號；第一溝渠隔離結構，安置於所述像素區域的外圍處，自所述基底的所述背側延伸至所述基底內的位置；以及像素元件，安置於所述基底的所述前側處，直接上覆所述第一溝渠隔離結構，所述像素元件包括安置於所述基底上方的閘極電極以及安置於所述基底內並達至所述第一溝渠隔離結構的頂部表面上的一對源極/汲極區域。
  2. 如申請專利範圍第1項所述的互補金屬氧化物半導體影像感測器，更包括：第二溝渠隔離結構，自所述前側安置於所述第一溝渠隔離結構的內部外圍處，以及第三溝渠隔離結構，自所述前側安置於所述第一溝渠隔離結構的外部外圍處；其中所述像素元件經安置於所述第二溝渠隔離結構與所述第三溝渠隔離結構之間。
  3. 如申請專利範圍第2項所述的互補金屬氧化物半導體影像感測器，其中所述第一溝渠隔離結構具有接觸所述第二溝渠隔離結構的底部表面的最外側壁，以及接觸所述第三溝渠隔離結構的底部表面的最內側壁。
  4. 如申請專利範圍第1項所述的互補金屬氧化物半導體 影像感測器，其中所述像素元件具有接觸所述第二溝渠隔離結構的最外側壁的所述源極/汲極區域的最外側壁，以及接觸所述第三溝渠隔離結構的最內側壁的所述源極/汲極區域的最內側壁。
  5. 如申請專利範圍第1項所述的互補金屬氧化物半導體影像感測器，更包括：抗反射層，安置於所述基底的所述背側上；其中所述抗反射層具有非平坦底部表面。
  6. 如申請專利範圍第1項所述的互補金屬氧化物半導體影像感測器，更包括：浮置擴散阱，安置於所述P-N接面光二極體與所述第一溝渠隔離結構之間的所述基底內；以及轉移閘極電極，佈置於所述基底的所述前側上，在側向於所述P-N接面光二極體與所述浮置擴散阱之間的位置處且藉由閘極介電質與所述基底分離。
  7. 一種互補金屬氧化物半導體影像感測器，包括：基底，具有前側及與所述前側相對的背側；像素區域，安置於所述基底內且包括P-N接面光二極體，所述P-N接面光二極體經組態以將自所述背側進入所述基底的輻射轉換為電信號；第一淺溝渠隔離結構及第二淺溝渠隔離結構，自所述基底的所述前側延伸，包圍所述P-N接面光二極體；深溝渠隔離結構，安置於所述第一淺溝渠隔離結構與所述第二淺溝渠隔離結構之間，且自所述基底的所述背側延伸以在所述基底內與所述第一淺溝渠隔離結構及所述第二淺溝渠隔離結構會 合；以及像素元件，安置於所述基底的所述前側處且於所述第一淺溝渠隔離結構與第二淺溝渠隔離結構之間，所述像素元件包括安置於所述基底上方的閘極電極及安置於所述基底內的一對源極/汲極區域。
  8. 如申請專利範圍第7項所述的互補金屬氧化物半導體影像感測器，其中所述像素元件直接接觸所述深溝渠隔離結構的頂部表面。
  9. 如申請專利範圍第7項所述的互補金屬氧化物半導體影像感測器，其中所述第一淺溝渠隔離結構與所述第二淺溝渠隔離結構的平分線橫向平分所述深溝渠隔離結構。
  10. 一種形成互補金屬氧化物半導體影像感測器的方法，包括：自基底的前側在像素區域的外圍處形成第一淺溝渠隔離結構及第二淺溝渠隔離結構；自基底的所述前側形成與像素區域的P-N接面光二極體相對應的摻雜層；在所述P-N接面光二極體旁形成轉移閘極結構且在所述轉移閘的與所述P-N接面光二極體相對的一側處形成浮置擴散阱；在所述第一淺溝渠隔離結構與第二淺溝渠隔離結構之間形成像素元件的閘極結構且在所述像素元件的所述閘極結構旁形成源極/汲極區域；自所述基底的背側延伸至所述基底中且在所述第一淺溝渠隔離結構與所述第二淺溝渠隔離結構之間形成深溝渠；以及 用介電層填充所述深溝渠以形成深溝渠隔離結構。
  11. 如申請專利範圍第10項所述的方法，其中所述深溝渠經形成以自所述基底的所述背側暴露所述像素元件的所述源極/汲極區域。
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