TWI718760B - Cmos圖像感測器及形成圖像感測器的方法 - Google Patents

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王銓中
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施俊吉
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Abstract

本發明涉及一種CMOS圖像感測器和一種相關的形成方 法，CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。在一些實施例中，CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。光電二極管遠離基底的前側佈置在基底內。像素裝置安置於上覆光電二極管的基底的前側處且通過摻雜隔離結構與光電二極管分離。相較於其中光電二極管的上部部分通常佈置在基底的前側的頂面處的先前圖像感測器設計，現在光電二極管佈置成遠離頂面且為像素裝置留出更多空間。因此，較大像素裝置可佈置在感測像素中，且可改進較短溝道效應和噪聲級。

Description

CMOS圖像感測器及形成圖像感測器的方法
本發明的實施例是有關於一種CMOS圖像感測器及形成圖像感測器的方法。
數位相機及光學成像裝置採用圖像感測器(image sensor)。圖像感測器將光學圖像轉換為可表示為數位圖像(digital images)的數位數據(digital data)。圖像感測器包含用於檢測光並記錄所檢測到的光的強度(亮度)的像素陣列(或柵)。像素陣列通過積聚電荷來對光作出響應。積聚的電荷隨後用於提供色彩和亮度信號以用於合適的應用，例如數位相機。
本發明實施例提供一種CMOS圖像感測器，包括基底、光電二極管摻雜區、垂直轉移柵極電極、摻雜橫向隔離區、像素裝置井以及像素裝置。基底，具有第一摻雜類型且具有前側以及與前側相對的背側。光電二極管摻雜區，具有與第一摻雜類型相 對的第二摻雜類型且安置於基底內。垂直轉移柵極電極，從基底的前側垂直地延伸到基底內的第一位置且通過柵極介電質與基底分離。摻雜橫向隔離區，安置於光電二極管摻雜區上。像素裝置井，安置於摻雜橫向隔離區上。以及像素裝置，安置於基底的前側處的像素裝置井上，像素裝置包括安置於基底上方的柵極電極以及安置於基底內的一對源極/漏極(S/D)區。
本發明實施例提供一種CMOS圖像感測器，包括p型基底、n型光電二極管區、垂直轉移柵極電極、p型橫向隔離區以及p型垂直隔離區。p型基底，具有前側以及與前側相對的背側。n型光電二極管區，安置於p型基底內且與p型基底直接接觸。垂直轉移柵極電極，從p型基底的前側垂直地延伸到p型基底內的第一位置，且通過柵極介電質與p型基底分離。p型橫向隔離區，安置於n型光電二極管區上。以及p型垂直隔離區，從p型基底的前側垂直地延伸且到達p型橫向隔離區上。
本發明實施例提供一種圖像感測器的方法，包括：從基底的前側在像素區的外周處形成淺溝槽隔離(STI)結構；從基底的前側形成像素區的光電二極管的光電二極管摻雜區；在光電二極管摻雜區及基底上形成摻雜橫向隔離區及摻雜垂直隔離區；在摻雜垂直隔離區旁邊形成垂直轉移柵極結構，以及在與摻雜垂直隔離區相對的垂直轉移柵極結構的一側處形成浮動擴散井；在與垂直轉移柵極結構相對的摻雜垂直隔離區的一側上的基底的前側上形成像素裝置；以及形成深溝槽隔離(DTI)結構，深溝槽隔離 結構從基底的背側延伸到基底中，包圍光電二極管摻雜區且通過基底與光電二極管摻雜區分離。
100、400、700、1100、1200、1500、1600、1700、2000、2500、 2600、2700、2800、2900、3000、3100、3200、3300:橫截面視圖
102:基底
103、103a、103b、103c、103d、103e、103f、103g、103h:感測像素/單元像素
104、PD1、PD2、PD3、PD4、PD5、PD6、PD7、PD8:光電二極管
105、107、109:感測單元
106:層間介電層
108:摻雜橫向隔離區
108b、112s、116b:底面
108t:頂面
110:光電二極管摻雜區
111:深溝槽隔離結構
112、112a:淺溝槽隔離結構/介電隔離結構
112':摻雜隔離結構
114:柵極介電質
116、VTX1、VTX2、VTX3、VTX4、VTX5、VTX6、VTX7、VTX8:垂直轉移柵極
118:微透鏡
120:入射輻射/入射光
122:前側
124:背側
128:高劑量N型區
130、130':源極/漏極區
132:摻雜垂直隔離區
134、SF:源極跟隨晶體管
136、RST:複位晶體管
138:側壁間隔物
140、SEL:行選擇晶體管
142、FD:浮動擴散井
143:井節點
144:濾色器
146:浮動擴散接觸件
148、148':像素裝置
150:柵極電極
152、152':像素裝置井
152a、152b、NW1、NW2:n型像素裝置井
154:光電二極管井區
200、300、500、600、800、900、1900、2100、2300:佈局圖
602:抗反射層
1000:曲線圖
1002:點
1300、1400、1800、2200、2400:電路圖
1520、1520a、1520b、PW:接觸區
1602:導電接點
1604:金屬線層
1606:BEOL金屬化堆疊
1802:深溝槽
2802:垂直柵極溝槽
3500:方法
3502、3504、3506、3508、3510、3512、3514、3516、3518、3520:動作
d1、d2、d2a、d2b、:寬度
Vdd:DC電壓供應端
Vout:輸出
結合附圖閱讀以下詳細描述會最佳地理解本發明的各方面。應注意，根據業界中的標準慣例，各個特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各個特徵的尺寸。
圖1示出根據一些實施例的CMOS圖像感測器的橫截面視圖，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。
圖2示出根據一些實施例的CMOS圖像感測器的2×2像素區的佈局圖。
圖3示出根據一些實施例的由重複2×2像素區陣列製成的感測陣列的佈局圖。
圖4示出根據一些實施例的CMOS圖像感測器的橫截面視圖，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。
圖5示出根據一些實施例的CMOS圖像感測器的2×2像素區的佈局圖。
圖6示出根據一些實施例的CMOS圖像感測器的2×2像素區的佈局圖。
圖7示出根據一些實施例的CMOS圖像感測器的橫截面視 圖，所述CMOS圖像感測器具有在轉移柵極電極下面的一對摻雜區。
圖8示出根據一些實施例的CMOS圖像感測器的2×2像素區的佈局圖，所述CMOS圖像感測器可採用PMOS像素裝置和n型像素裝置井以減少像素噪聲。
圖9示出根據一些實施例的CMOS圖像感測器的2×2像素區的佈局圖，所述CMOS圖像感測器具有雙像素裝置井。
圖10示出繪示根據一些實施例的CMOS圖像感測器的偏壓光電二極管摻雜井對全井容量的影響的曲線圖。
圖11示出根據一些實施例的CMOS圖像感測器的橫截面視圖，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。
圖12示出根據一些實施例的CMOS圖像感測器的橫截面視圖，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。
圖13示出根據一些實施例的對應於上文圖11或圖12的圖像感測器的2×2像素的一些實施例的電路圖。
圖14示出根據一些實施例的對應於下文圖15或圖16的圖像感測器的2×2像素的一些實施例的電路圖。
圖15示出根據一些實施例的CMOS圖像感測器的橫截面視圖，所述CMOS圖像感測器具有將光電二極管與PMOS像素裝置分離的摻雜隔離結構。
圖16示出根據一些實施例的CMOS圖像感測器的橫截面視圖，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。
圖17示出根據一些實施例的CMOS圖像感測器的橫截面視圖，所述CMOS圖像感測器具有用於PMOS像素裝置的雙STI結構。
圖18示出根據一些實施例的對應於圖17或圖20的圖像感測器的2×2像素的一些實施例的電路圖。
圖19和圖20示出根據一些額外實施例的CMOS圖像感測器的佈局圖和橫截面視圖，所述CMOS圖像感測器具有安置於第一n型像素裝置井內的源極跟隨器晶體管和單獨地安置於第二n型像素裝置井內的選擇晶體管。
圖21示出根據一些額外實施例的CMOS圖像感測器的2×4像素區的佈局圖，所述CMOS圖像感測器具有安置於雙n型像素裝置井內的PMOS像素裝置。
圖22示出根據一些實施例的對應於圖21的圖像感測器的2×4像素的一些實施例的電路圖。
圖23示出根據一些額外實施例的CMOS圖像感測器的2×4像素區的佈局圖，所述CMOS圖像感測器具有安置於雙n型像素裝置井內的PMOS像素裝置。
圖24示出根據一些實施例的對應於圖23的圖像感測器的2×4像素的一些實施例的電路圖。
圖25到圖34示出繪示形成CMOS圖像感測器的方法的橫截面視圖的一些實施例，所述CMOS圖像感測器在光電二極管結構上具有像素裝置。
圖35示出形成CMOS圖像感測器的方法的一些實施例的流程圖，所述CMOS圖像感測器在光電二極管結構上具有像素裝置。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件和佈置的具體實例以簡化本發明。當然，這些只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵之上或上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，並且還可包含額外特徵可形成於第一特徵與第二特徵之間從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複附圖標號和/或字母。此重複是出於簡單和清晰的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。
此外，為了易於描述，在本文中可使用例如“在...下面(beneath)”、“在...下方(below)”、“下部(lower)”、“在...上方(above)”、“上部(upper)”等空間相關術語，以描述如圖中所示出的一個元件或特徵相對於另一元件或特徵的關係。除圖中所描繪的定向外，空間相關術語意圖涵蓋裝置在使用或操作中的不同定向。設備可以其它方式定向(旋轉90度或處於 其它定向)，且本文中所使用的空間相關描述詞因此可同樣地進行解釋。
通常通過縮小裝置幾何形狀來改進積體電路(integrated circuit，IC)技術以實現較低製造成本、較高裝置積體密度、較高速度以及更佳性能。然而，由於裝置縮小，圖像感測器的感測像素具有更小尺寸且彼此更接近，且因此導致例如像素噪聲(pixel noise)、電荷轉移(charge transfer)能力以及全井容量(full well capacity)等像素性能特徵的退化。由於可用區域有限，使用傳統像素佈局及結構以及實現良好像素性能變得具有挑戰性。
本發明涉及一種包括改進的感測像素(sensing pixel)結構的CMOS圖像感測器，以及一種相關形成方法。CMOS圖像感測器具有將光電二極管(photodiode)與像素裝置分離的摻雜隔離結構(doped isolation structure)。光電二極管遠離基底的前側佈置在基底內。像素裝置安置於上覆光電二極管的基底的前側處且通過摻雜隔離結構與光電二極管分離。相較於其中光電二極管的上部部分通常佈置在基底的前側的頂面處的先前圖像感測器設計，現在光電二極管佈置成遠離頂面且為像素裝置留出更多空間。因此，較大像素裝置可佈置在感測像素中，且可改進較短溝道效應(short channel effect)和噪聲級(noise level)。
圖1示出根據一些實施例的CMOS圖像感測器的橫截面視圖100，所述CMOS圖像感測器具有上覆光電二極管104的像素裝置148。摻雜垂直隔離區132和摻雜橫向隔離區108一起充當 摻雜隔離結構且將像素裝置148與光電二極管104分離。在一些實施例中，如圖2中所示，CMOS圖像感測器包括基底102，所述基底具有前側122和背側124。在各種實施例中，基底102可包括任何類型的半導體主體(例如矽/CMOS塊體、SiGe、SOI等)，例如半導體晶圓或晶圓(wafer)上的一或多個管芯，以及任何其它類型的半導體及/或形成於其上和/或以其它方式與其相關聯的外延層。作為一實例，基底102可具有在約2微米(micrometer，μm)到約10微米範圍內的深度。光電二極管摻雜區110安置於基底102內，且由基底102的光電二極管井區(photodiode well region)154包圍。光電二極管摻雜區110和基底102可在P-N結的界面處接合且被配置成將輻射轉換成電信號。
垂直轉移柵極電極(vertical transfer gate electrode)116從基底102的前側122安置到基底102內的垂直轉移柵極電極116的底面116b。垂直轉移柵極電極116通過柵極介電質114與基底102分離。在一些實施例中，柵極介電質114鄰接摻雜垂直隔離區132的側壁和摻雜橫向隔離區108的側壁。底面116b可定位於垂直地在摻雜橫向隔離區108的頂面108t與底面108b之間的第一位置處。
浮動擴散井(floating diffusion well)142安置於與摻雜垂直隔離區132相對的垂直轉移柵極電極116的另一側上的基底102內。在一些實施例中，摻雜垂直隔離區132包圍垂直轉移柵極電極116且其側壁直接地接合浮動擴散井142的側壁。不同接點可 佈置在對應裝置結構上。舉例來說，浮動擴散接點146可安置於浮動擴散井142的上表面上。
像素裝置井152安置於摻雜橫向隔離區108上。像素裝置井152可通過摻雜橫向隔離區108與光電二極管摻雜區110分離。淺溝槽隔離(shallow trench isolation，STI)結構112從基底102的前側122到像素裝置井152內的底面112s安置於像素裝置井152內。STI結構112的底面112s可定位於相比於摻雜橫向隔離區108的頂面108t垂直地更靠近基底102的前側122的位置處。作為一實例，STI結構112可具有在約50奈米(nanometer,nm)到約500奈米範圍內的深度。在一些實施例中，STI結構112包括介電質填充層(例如氧化層)。像素裝置148安置於像素裝置井152內的基底102的前側122處，且直接地上覆光電二極管摻雜區110。像素裝置148包括安置於基底102上方的柵極電極150以及安置於基底102內的一對源極/漏極(source/drain，S/D)區(未示出)。
深溝槽隔離(deep trench isolation，DTI)結構111安置於基底102中，從背側124延伸到基底102內的位置。在一些實施例中，DTI結構111具有與光電二極管摻雜區110的頂面及摻雜橫向隔離區108的底面108b共用共有平面的頂面。DTI結構111和光電二極管摻雜區110可具有大體上彼此相等的深度。作為一實例，DTI結構111和光電二極管摻雜區110可分別具有在約2微米到約10微米範圍內的深度。在一些實施例中，DTI結構111 包括介電質填充層(例如氧化層)。
在一些實施例中，摻雜橫向隔離區108鄰接光電二極管摻雜區110的頂面，還可用充當用於光電二極管摻雜區的釘紮植入層(pinned implant layer)且阻斷來自矽表面的暗電流。摻雜橫向隔離區108可以是重摻雜(heavily doped)的(例如具有在毫歐姆/釐米範圍內的電阻率下降)。
圖2示出根據一些實施例的CMOS圖像感測器的2×2像素區的佈局圖200。術語“像素”是指含有用於將電磁輻射轉換成電信號的特徵(例如光檢測器和各種電路，其可包含各種半導體裝置)的單位單元。在所描繪實施例中，每個像素可包含光檢測器(photodetector)(例如光門型光檢測器(photogate-type photodetector))，以用於記錄光(輻射)的強度或亮度。每個像素還可包含各種半導體裝置，例如各種晶體管，包含轉移晶體管(transfer transistor)、複位晶體管(reset transistor)、源極跟隨器晶體管(source-follower transistor)、選擇晶體管(select transistor)、另一合適的晶體管或其組合。額外電路、輸入和/或輸出可耦合至像素陣列以為像素提供操作環境並支持與像素的外部通信。舉例來說，像素陣列可與讀出電路和/或控制電路耦合。作為一實例，感測像素103可具有在約0.5微米到約10微米範圍內的大小。如果未另外規定，那麼下文尺寸實例全部基於此像素大小。圖1可描述為沿圖2的線A-A'的橫截面視圖，但應瞭解，圖1中所示的一些特徵也可為獨立的且因此並不受圖2中所示的特徵限制。如圖 中2中所示，四個感測像素103a、感測像素103b、感測像素103c、感測像素103d可共用一個浮動擴散井142及一組像素裝置(呈現為圖1中的像素裝置148)。像素裝置可以是源極跟隨器晶體管134、複位晶體管136或行選擇晶體管140，且可分別包括安置於像素裝置井152上的柵極電極150以及安置於像素裝置井152內的一對源極/漏極(S/D)區130。根據佈局圖，垂直轉移柵極電極116可具有五邊形形狀。垂直轉移柵極電極116還可以是其它多邊形形狀。不同接點可佈置在對應裝置結構上。實例接點由安置於框中的“X”示出。STI結構112安置於感測像素103a、感測像素103b、感測像素103c、感測像素103d的外周區域處。
圖3示出根據一些實施例的由重複2×2像素區陣列製成的感測陣列的佈局圖300。感測像素103a、感測像素103b、感測像素103c、感測像素103d以及對應電路可構成感測像素103。感測單元可成行重複且擴大作為感測單元105、感測單元107以及感測單元109作為實例，且還可成列重複且擴大。
圖4示出根據一些實施例的感測像素103a CMOS圖像感測器的橫截面視圖400，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。光電二極管104可包括安置於基底102的光電二極管井區154內的光電二極管摻雜區110。浮動擴散井142安置於光電二極管104旁邊的基底102內。垂直轉移柵極電極116安置到浮動擴散井142與光電二極管摻雜區之間的基底102中。光電二極管摻雜區110和基底102可彼此接觸並 在相接界面處形成P-N結。光電二極管摻雜區110可安置於垂直轉移柵極電極116下面。光電二極管摻雜區110的頂面可比垂直轉移柵極電極116的底面距基底的前側122更遠。在遠離浮動擴散井142的感測像素103a的外周區域處，STI結構112經安置上覆光電二極管摻雜區110和垂直轉移柵極電極116。摻雜垂直隔離區132安置於STI結構112與垂直轉移柵極電極116之間。像素裝置148安置於像素裝置井152上的STI結構112外部。摻雜垂直隔離區132將垂直轉移柵極電極116與像素裝置井152分離。在一些實施例中，像素裝置井152覆蓋STI結構112的整個底面。
多個濾色器(color filters)144佈置在基底102的背側124上。所述多個濾色器144分別被配置成傳輸特定波長的入射輻射或入射光120。舉例來說，第一濾色器(例如，紅色濾色器)可傳輸具有第一範圍內的波長的光，而第二濾色器可傳輸具有第二範圍內的波長的光，所述第二範圍與所述第一範圍不同。在一些實施例中，所述多個濾色器144可佈置在上覆基底102的柵極結構內。在一些實施例中，柵極結構可包括介電材料。
在一些實施例中，抗反射層602安置於濾色器144與基底102之間。在一些實施例中，抗反射層602可包括氧化物、氮化物、高k介電材料，例如氧化鋁(aluminum oxide，AlO)、氧化鉭(tantalum oxide，TaO)、氧化鉿(hafnium oxide，HfO)、氧化鉿矽(hafnium silicon oxide，HfSiO)、氧化鉿鋁(hafnium aluminum oxide，HfAlO)或氧化鉿鉭(hafnium tantalum oxide，HfTaO)或 其組合。多個微透鏡118可被佈置在所述多個濾色器144上。相應微透鏡118與濾色器144對準並上覆於感測像素103。在一些實施例中，多個微透鏡118具有鄰接多個濾色器144的大體上平坦的底面和彎曲的上表面。彎曲的上表面被配置成聚焦入射輻射或入射光120(例如，朝向下伏感測像素103的光)。在CMOS圖像感測器的操作期間，通過微透鏡118將入射輻射或入射光120聚焦到下伏感測像素103。當足夠能量的入射輻射或入射光照射光電二極管104時，其產生電子-空穴對，所述電子-空穴對產生光電流。值得注意的是，儘管圖4中微透鏡118經繪示為固定到圖像感測器上，但應瞭解，圖像感測器可不包含微透鏡，且可稍後在單獨製造活動中將微透鏡附接至圖像感測器。
在一些實施例中，後段工藝(back-end-of-the-line，BEOL)金屬化堆疊可被佈置在基底102的前側122上。BEOL金屬化堆疊包括多個金屬內連層，所述多個金屬內連層佈置在一或多個層間介電(inter-level dielectric，ILD)層106內。ILD層106可包括低k介電層(即，介電常數小於約3.9的介電質)、超低k介電層或氧化物(例如氧化矽)中的一或多個。導電接點1602被佈置在ILD層106內。導電接點1602從轉移柵極電極116和浮動擴散井142延伸到一或多個金屬線層1604。在各種實施例中，導電接點1602可包括導電金屬，例如銅或鎢。
摻雜橫向隔離區108可安置於像素裝置井152下面，且可覆蓋像素裝置井152的整個底面。光電二極管摻雜區110和DTI 結構111安置於摻雜橫向隔離區108正下方。摻雜橫向隔離區108可覆蓋光電二極管摻雜區110的頂面且充當釘紮層且部分未耗盡以制得較大P-N結電容。摻雜橫向隔離區108還可用以將光電二極管與像素裝置隔離，且此外阻斷來自矽表面的暗電流。
圖5示出根據一些實施例的CMOS圖像感測器的2×2像素區的佈局圖500，所述佈局圖特定繪示摻雜橫向隔離區108的橫向覆蓋區。圖6示出根據一些實施例的CMOS圖像感測器的2×2像素區的佈局圖600，所述佈局圖特定繪示摻雜垂直隔離區132的橫向覆蓋區。如圖5中所示，摻雜橫向隔離區108包圍四個感測像素103a、感測像素103b、感測像素103c、感測像素103d的外周區域且延伸以與例如源極跟隨器晶體管134、複位晶體管136以及行選擇晶體管140的像素裝置148橫向交疊。上文參考圖1和圖2描述更詳細描述的CMOS圖像感測器的實例。在一些實施例中，摻雜橫向隔離區108可通過p型摻雜劑重摻雜。p型摻雜濃度可在約1e17到約1e19/cm3範圍內。在一些實施例中，摻雜橫向隔離區108還充當釘紮層(部分未耗盡以制得較大pn結電容)，且用以將光電二極管摻雜區110(n型)與像素裝置148(例如n型)隔離，且此外用以阻斷來自矽表面的暗電流。摻雜橫向隔離區108與垂直轉移柵極電極116之間的距離在約-50奈米(交疊)到約250奈米範圍內。
如圖6中所示，摻雜垂直隔離區132包圍垂直轉移柵極電極116的側壁且留出浮動擴散井142的一側。垂直轉移柵極電 極116可具有基底的前側122上方的上部部分，所述上部部分比基底102的前側122下方的下部部分更寬(參見圖1中的示例性橫截面視圖)。摻雜垂直隔離區132鄰接下部部分的側壁且因此可安置於上部部分下面且橫向地與上部部分的邊界部分交疊，如圖6所示。摻雜垂直隔離區132可重摻雜有p型摻雜劑，且可具有幾乎等於或大於垂直轉移柵極深度的結深度。p型摻雜濃度大體上在1e17到1e19/cm3範圍內。寬度可為至少約50奈米。
圖7示出根據一些實施例的CMOS圖像感測器的橫截面視圖700，所述CMOS圖像感測器具有在轉移柵極電極下方的一對摻雜區。如圖7中所示，高劑量N型區128可大體上安置於垂直轉移柵極電極116的底部下方以改進遲滯和抗高光溢出(anti-blooming)。n型峰摻雜濃度大體上在約5e16到約1e18/cm3範圍內。高劑量N型區128與垂直轉移柵極電極116之間的距離在0奈米到100奈米範圍內。因此，垂直轉移柵極電極116的電荷轉移能力經交換以提高全井容量。
圖8示出根據一些實施例的CMOS圖像感測器的2×2像素區的佈局圖800。如圖8中所示，可採用具有n型井的PMOS像素裝置148'(例如，源極跟隨器晶體管134、行選擇晶體管140以及複位晶體管136)以減少像素噪聲。像素裝置148'的S/D區130的寬度可與連接像素裝置井152橫向交疊以維持S/D區130到像素裝置井152的較小電阻。像素裝置148'和連接像素裝置井的交疊寬度d1大於50奈米。通過絕緣體膜(例如STI結構112) 將像素裝置井152與S/D區130電分離。像素裝置井152與S/D區130之間的隔離絕緣體膜的寬度d2小於其它隔離區域的寬度，例如行選擇晶體管140與複位晶體管136之間的寬度d2a或像素裝置148與摻雜垂直隔離區132之間的寬度d2b。
圖9示出根據一些實施例的CMOS圖像感測器的2×2像素區的佈局圖900，所述CMOS圖像感測器具有雙像素裝置井。如圖9中所示，採用具有雙n型像素裝置井152a和雙n型像素裝置井152b的PMOS像素裝置148'(例如，源極跟隨器晶體管134、行選擇晶體管140以及複位晶體管136)以改進轉換增益。用於源極跟隨器晶體管134的第一n井152a與用於複位晶體管136的第二n型像素裝置井152b不同。可將第一n井152a連接至源極跟隨器晶體管134或選擇晶體管裝置140的S/D區130。
圖10示出繪示根據一些實施例的CMOS圖像感測器的偏壓光電二極管摻雜井對全井容量的影響的曲線圖1000。在一些實施例中，將光電二極管p型井(例如圖1或圖4中的光電二極管井區154)與像素裝置井(例如圖1或圖4中的像素裝置井152)分離。光電二極管p型井(例如圖1或圖4中的光電二極管井區154)可經負偏壓，且電荷整合期間的轉移柵極偏壓等於或低於p型井偏壓，使得抑制來自轉移柵極的暗電流。負p型井偏壓有益於全井容量提高。如圖10中的點1002所示，光電二極管井區的-1.0伏偏壓可等於70%全井容量增大。
圖11示出根據一些實施例的CMOS圖像感測器的橫截面 視圖1100，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。圖11可以是沿圖2的線A-A"截取的橫截面視圖。與圖1和圖2相關聯的描述可完全地併入本文中。像素裝置(例如複位晶體管136、行選擇晶體管140以及源極跟隨器晶體管134)可以是嵌入於p型像素裝置井152中的NMOS裝置。可通過STI結構112將複位晶體管136與行選擇晶體管140和源極跟隨器晶體管134分離。行選擇晶體管140和源極跟隨器晶體管134的S/D區130可耦合至對應偏壓節點或輸出節點。
圖12示出根據一些實施例的CMOS圖像感測器的橫截面視圖1200，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。同樣，圖12可以是沿圖2的線A-A"截取的橫截面視圖。與上述實施例中所示不同，在一些替代實施例中，可在置換上文所描述的介電STI結構112時通過摻雜隔離結構112'來分離像素裝置。摻雜隔離結構112'可包括摻雜矽或其它半導體材料，且可具有比S/D區130或其它接觸區更深的深度。類似於上文所描述的介電STI結構112，可從基底102的前側122將摻雜隔離結構112'安置於p型像素裝置井152的上部部分內。摻雜隔離結構112'可經安置覆蓋像素裝置井152的接觸區PW的底面和側壁面。摻雜隔離結構112'可鄰接摻雜垂直隔離區132的側壁。
圖13示出根據一些實施例的對應於上文圖11或圖12的圖像感測器的2×2像素的一些實施例的電路圖1300。像素感測器的光電二極管PD1到光電二極管PD4可代表圖4的感測像素103a 的光電二極管104或上文所描述的圖像感測器的其它實施例。如圖4中所示，當入射光(含有足夠能量的光子)照射光電二極管104時，形成電子-空穴對。如果結的耗盡區或遠離其的一個擴散長度中出現吸收，那麼通過耗盡區的內置電場從結中清除此電子-空穴對的載流子。因此，空穴朝向光電二極管104(以及圖13和一些以下圖式中的光電二極管PD1到光電二極管PD4)的陽極區移動且電子朝向光電二極管104的陰極區移動，且產生光電流。穿過光電二極管104的總電流是暗電流(在沒有光的情況下產生的電流)和光電流的總和。借助於轉移柵極電極116(以及圖13和一些以下圖式中的轉移柵極電極VTX1到轉移柵極電極VTX4)將光電二極管104電性連接到浮動擴散井142(以及圖13和一些以下圖式中的浮動擴散井FD)。可將光電二極管104的另一端連接到包圍井節點143的光電二極管。轉移柵極電極116將電荷從光電二極管104選擇性地轉移到浮動擴散井142。複位晶體管136(以及圖13和一些以下圖式中的複位晶體管RST)電性連接於DC電壓供應端Vdd與浮動擴散井142之間，以選擇性地清除浮動擴散井142處的電荷。源極跟隨器晶體管134(以及圖13和一些以下圖式中的源極跟隨器晶體管SF)電性連接於Vdd與輸出Vout之間，且通過浮動擴散井142來閘控以准許觀測到浮動擴散井142處的電荷層級而不需去除電荷。行選擇晶體管140(以及圖13和一些以下圖式中的行選擇晶體管SEL)電性連接於源極跟隨器晶體管134與輸出Vout之間，以選擇性地輸出與浮動擴散井142處 的電荷成比例的電壓。電流源可連接於行選擇晶體管140與輸出Vout之間。
在使用期間，像素感測器暴露於光學圖像持續預定整合時間段。在此時段內，像素感測器通過積聚與光強度成比例的電荷來記錄入射到光電二極管104上的光的強度。在預定整合時間段後，讀取積聚的電荷量。在一些實施例中，通過短暫地活化複位晶體管136來清除浮動擴散井142處所存儲的電荷來讀取光電二極管104的積聚的電荷量。此後，行選擇晶體管140被活化且通過活化轉移柵極電極116持續預定轉移時間段來將光電二極管104的積聚的電荷轉移到浮動擴散井142。在預定轉移時間段期間，監測輸出Vout處的電壓。隨著電荷被轉移，輸出Vout處的電壓改變，通過為減小。在預定轉移時間段後，輸出Vout處觀測到的電壓變化與光電二極管104處記錄光的強度成比例。
圖14示出根據一些實施例的對應於下文圖15或圖16的圖像感測器的2×2像素的一些實施例的電路圖1400。像素感測器的光電二極管PD1到光電二極管PD4可代表圖4的感測像素103a的光電二極管104或上文所描述的圖像感測器的其它實施例。相較於圖13中所示的電路圖，像素裝置(例如複位晶體管136、行選擇晶體管140以及源極跟隨器晶體管134)可以是具有嵌入於n型像素裝置井NW中的p型S/D區的PMOS裝置。
圖15示出根據一些實施例的CMOS圖像感測器的橫截面視圖1500，所述CMOS圖像感測器具有將光電二極管104與PMOS 像素裝置148'分離的介電隔離結構112。相較於圖11中所示的CMOS圖像感測器，像素裝置(例如複位晶體管136、行選擇晶體管140以及源極跟隨器晶體管134)可以是具有嵌入於n型像素裝置井152'中的p型S/D區130'的PMOS裝置。像素裝置井152'的接觸區1520可重摻雜有n型摻雜劑。可通過STI結構112將複位晶體管136與行選擇晶體管140和源極跟隨器晶體管134分離。行選擇晶體管140和源極跟隨器晶體管134的S/D區130'可耦合至對應偏壓節點或輸出節點。
圖16示出根據一些實施例的CMOS圖像感測器的橫截面視圖1600，所述CMOS圖像感測器具有用於PMOS像素裝置148'的雙n型井結構。PMOS像素裝置148'可包括複位晶體管136、行選擇晶體管140以及源極跟隨器晶體管134，其中p型S/D區130'嵌入於多個n型像素裝置井152a、n型像素裝置井152b中。作為一實例，行選擇晶體管140、源極跟隨器晶體管134以及第一接觸區1520a可安置於第一n型像素裝置井152a內。複位晶體管136和第二接觸區1520b可安置於第二n型像素裝置井152b內。PMOS像素裝置148'的S/D區130'和n型像素裝置井152a、n型像素裝置井152b可耦合至如圖式中所示的對應偏壓節點或輸出節點。
圖17示出根據一些實施例的CMOS圖像感測器的橫截面視圖1700，所述CMOS圖像感測器具有用於PMOS像素裝置148'的雙STI結構。第一STI結構112a安置於PMOS像素裝置148'的外周區域處。第一STI結構112a還可安置於各種像素裝置之間 且將各種像素裝置隔離。舉例來說，第一STI結構112a可將複位晶體管136與行選擇晶體管140隔離。第一STI結構112a具有距基底102的前側122的第一深度。第一深度可大體上等於第一n型像素裝置井152a和第二n型像素裝置井152b的深度。第一STI結構112a可到達摻雜橫向隔離區108的頂面上。第二STI結構112b經安置以將PMOS像素裝置148'與n型像素裝置井152a、n型像素裝置井152b的接觸區隔離。舉例來說，第二STI結構112b可安置於行選擇晶體管140的S/D區130'與第一n型像素裝置井152a的第一接觸區1520a之間且將行選擇晶體管140的S/D區130'與第一n型像素裝置井152a的第一接觸區1520a隔離。第二STI結構112b還可安置於複位晶體管136的S/D區130'與第二n型像素裝置井152b的第二接觸區1520b之間且將複位晶體管136的S/D區130'與第二n型像素裝置井152b的第二接觸區1520b隔離。第二STI結構112b具有距基底102的前側122的第二深度。第二深度小於第一深度。
圖18示出根據一些實施例的對應於下文圖19或圖20的圖像感測器的2×2像素的一些實施例的電路圖1800。像素感測器的光電二極管PD1到光電二極管PD4可代表圖4的感測像素103a的光電二極管104或上文所描述的圖像感測器的其它實施例。相較於圖14中所示的電路圖，例如複位晶體管136、行選擇晶體管140以及源極跟隨器晶體管134等像素裝置可以是PMOS裝置，所述PMOS裝置具有p型S/D區且分別嵌入於第一n型像素裝置 井NW1(圖19或圖20中的n型像素裝置井152a)和第二n型像素裝置井NW2(圖19或圖20中的n型像素裝置井152b)中。
圖19和圖20示出根據一些額外實施例的CMOS圖像感測器的佈局圖1900和橫截面視圖2000，所述CMOS圖像感測器具有安置於第一n型像素裝置井152a內的源極跟隨器晶體管134和單獨地安置於第二n型像素裝置井152b內的選擇晶體管140。可通過STI結構112將第一n型像素裝置井152a與第二n型像素裝置井152b隔離。複位晶體管136和選擇晶體管140可佈置在圖像感測器的2×2像素的同一側上，因此源極跟隨器晶體管134可僅佈置在圖像感測器的2×2像素的另一側上且具有更大尺寸。
圖21示出根據一些額外實施例的CMOS圖像感測器的2×4像素區的佈局圖2100，所述CMOS圖像感測器具有安置於雙n型像素裝置井152a、n型像素裝置井152b內的PMOS像素裝置148'。圖22示出對應於圖21的圖像感測器的2×4像素的一些實施例的電路圖2200。作為一實例，八個單元像素103a到單元像素103h共用安置於第一n型像素裝置井152a內的選擇晶體管140和源極跟隨器晶體管134以及安置於第二n型像素裝置井152b內的複位晶體管136。
圖23示出根據一些額外實施例的CMOS圖像感測器的2×4像素區的佈局圖2300，所述CMOS圖像感測器具有安置於雙n型像素裝置井152a、n型像素裝置井152b內的PMOS像素裝置148'。圖24示出對應於圖23的圖像感測器的2×4像素的一些實施 例的電路圖2400。選擇晶體管140和複位晶體管136安置於第一n型像素裝置井152a內。第一n型像素裝置井152a可安置於第一2×2單元像素103a到單元像素103d集合與第二2×2單元像素103e到單元像素103h集合之間。源極跟隨器晶體管134安置於第二n型像素裝置井152b內。第二n型像素裝置井152b可安置於與第一2×2單元像素103a到單元像素103d集合相對的第二2×2單元像素103e到單元像素103h集合的一側處。
圖25到圖34示出繪示形成CMOS圖像感測器的方法的佈局圖和/或橫截面視圖的一些實施例，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。
如圖25的橫截面視圖2500中所示，提供了基底102。在各種實施例中，基底102可包括任何類型的半導體主體(例如，矽/CMOS塊體、SiGe、SOI等)，例如半導體晶圓或晶圓上的一或多個管芯，以及任何其它類型的半導體及/或形成於其上和/或以其它方式與其相關聯的外延層。可製備基底102，包含形成外延層，所述外延層具有在約1013/cm3到約1015/cm3範圍內的第一摻雜類型(例如，p型)摻雜濃度。隨後，淺溝槽隔離(STI)結構112由基底102的前側122形成。可通過執行蝕刻工藝以在CMOS圖像感測器的感測像素的外周區域處形成淺溝槽環來形成STI結構112。隨後，將介電層填充到淺溝槽環中以及基底102上方，繼之以回蝕工藝(etching back process)來蝕刻並暴露出基底102的頂面。
如圖26的橫截面視圖2600中所示，將第一摻雜劑植入到基底102中以形成具有第二摻雜類型(例如，n型)的摻雜區，所述摻雜區包含基底102內的光電二極管摻雜區110以及基底102的前側122處的浮動擴散井142。第一摻雜劑可包括第二摻雜類型(例如，n型摻雜劑，例如磷)，所述第一摻雜劑是從基底102的前側122植入所述第一摻雜劑。浮動擴散井142的摻雜濃度在矽表面處最大且隨著深度增大而逐漸減小。儘管在一些替代實施例中，圖式中未示出，但具有第一摻雜類型(例如，p型)的摻雜井可形成於外延層內作為待形成的光電二極管的第一區域，所述第一摻雜類型具有在約1014/cm3到約1018/cm3範圍內的摻雜濃度。光電二極管摻雜區接觸基底102或摻雜井以形成光電二極管104。光電二極管摻雜區110可經形成遠離基底102的前側122。光電二極管摻雜區110可經形成以具有比STI結構112的底面更深深度的頂面。
如圖27的橫截面視圖2700中所示，形成具有第一摻雜類型(例如，p型)的不同摻雜區。這些摻雜區的濃度可在約1e15到約1e18/cm3範圍內。摻雜橫向隔離區108形成於光電二極管與像素裝置區之間，且摻雜濃度大體上在約1e17到約1e19/cm3範圍內。摻雜垂直隔離區132由基底102的前側122形成。摻雜橫向隔離區108可形成為未耗盡的，隨後可通過像素p型井電極來偏壓。因此，p-n結電容增大。摻雜垂直隔離區132可經形成包圍除浮動擴散側以外的待形成的垂直轉移柵極側壁，且因此在讀出期 間抑制耗盡區延伸到像素裝置區。像素裝置井摻雜濃度及光電二極管摻雜濃度大體上在1e16到1e18/cm3範圍內，且低於摻雜橫向隔離區108和摻雜垂直隔離區132。
如圖28的橫截面視圖2800中所示，垂直柵極溝槽2802經形成從基底102的前側延伸。p型區經制得大體上在垂直柵極溝槽2802下方，以保護VTX界面且控制溢出電位。N型區形成於p型區下方以改進遲滯且在讀出期間得到光電二極管到浮動擴散的電位梯度。
如圖29的橫截面視圖2900中所示，垂直轉移柵極層經圖案化以形成轉移柵極電極116以及用於像素裝置148(例如源極跟隨器晶體管134、複位晶體管136和/或行選擇晶體管140)的柵極結構，所述像素裝置形成於基底102的前側122上方。可通過將柵極介電膜和柵極電極膜沉積在基底102上方來形成柵極結構。柵極介電膜和柵極電極膜隨後經圖案化以形成柵極介電層和柵極電極。側壁間隔物138可形成於柵極電極的外部側壁上。在一些實施例中，可通過將氮化物沉積到基底102的前側122上且選擇性地蝕刻氮化物以形成側壁間隔物138來形成側壁間隔物138。
如圖30的橫截面視圖3000中所示，執行多種植入工藝(implantation process)。在基底102的前側122內執行植入工藝以沿轉移柵極電極116的一側形成浮動擴散井142。在像素裝置148(例如源極跟隨器晶體管134、複位晶體管136和/或行選擇晶體 管140)的柵極結構的旁側形成S/D區130。在一些實施例中，可使用圖案化掩模植入第二摻雜劑以形成從前側122延伸到基底102的第一深度中的摻雜橫向隔離區108。第二摻雜劑物質可包括第一摻雜類型(例如，p型摻雜劑，例如硼)。摻雜橫向隔離區108可具有比摻雜井更大的摻雜濃度。摻雜橫向隔離區108的實例摻雜濃度可在約1016/cm3到約1018/cm3範圍內。浮動擴散井142和S/D區130的實例摻雜濃度可在約1018/cm3到約1021/cm3範圍內。在一些實施例中，可根據包括光阻的圖案化的掩模層(未示出)選擇性地植入基底102。
如圖31的橫截面視圖3100中所示，BEOL金屬化堆疊1606可形成於基底102的前側122上方，所述BEOL金屬化堆疊包括佈置在ILD層106內的多個金屬內連層。在一些實施例中，BEOL金屬化堆疊1606可通過在基底102的前側122上方形成ILD層106而形成，所述ILD層包括一或多個ILD材料層。隨後蝕刻ILD層106以形成介層孔和/或金屬溝槽。接著用導電材料填充介層孔和/或金屬溝槽以形成多個金屬內連層。在一些實施例中，可通過物理氣相沉積技術(例如，PVD、CVD等)來沉積ILD層。多個金屬內連層可使用沉積工藝和/或鍍覆工藝(例如，電鍍或無電式鍍覆等)形成。在各種實施例中，多個金屬內連層可包括鎢、銅或鋁銅。ILD層可隨後接合到操控基底(未示出)或用於堆疊結構的任何其它功能性基底。在一些實施例中，接合工藝可使用佈置在ILD層與操控基底之間的中間接合氧化層。在一些實施例 中，接合工藝可包括熔融接合工藝。
如圖32的橫截面視圖3200中所示，基底102經翻轉用於在與前側122相對的背側124上進一步處理。基底102經薄化且可暴露出光電二極管摻雜區的背側。作為一實例，薄化的基底102可具有在約2微米到約10微米範圍內的厚度。在一些實施例中，可通過蝕刻半導體基底的背側124來使基底102薄化。在其它實施例中，可通過機械打磨半導體基底的背側124來使基底102薄化。
如圖33的橫截面視圖3300中所示，選擇性地蝕刻基底102以在基底102的背側124內形成深溝槽隔離結構。在一些實施例中，可通過形成掩模層到基底102的背側124上來蝕刻基底102。隨後基底102暴露於未由掩模層覆蓋的區域中的蝕刻劑。蝕刻劑蝕刻基底102以形成深溝槽1802，所述深溝槽延伸到到達和/或通過STI結構112的底面的位置。介電填充層經形成以填充深溝槽。
如圖34的橫截面視圖3400中所示，多個濾色器144可隨後形成於基底102的背側124上方。抗反射層602可形成於濾色器144與基底102之間。在一些實施例中，可通過形成濾色層且圖案化所述濾色層來形成多個濾色器144。濾色層是由允許傳輸輻射(例如，光)的材料形成，所述輻射具有特定範圍的波長同時阻斷特定範圍外的波長的光。另外，在一些實施例中，濾色層在形成之後經平面化。多個微透鏡118可形成於多個濾色器上方。 在一些實施例中，可通過將微透鏡材料沉積在多個濾色器上方(例如，通過旋塗方法或沉積工藝)來形成多個微透鏡。具有彎曲上表面的微透鏡模板在微透鏡材料上方經圖案化。在一些實施例中，微透鏡模板可包括使用分佈曝光光劑量的光阻材料(例如，對於負光阻，在曲率的底部處曝光較多光且在曲率的頂部處曝光較少光)，顯影以及烘烤以形成圓形形狀。接著根據微透鏡模板通過選擇性蝕刻微透鏡材料來形成多個微透鏡。
圖35示出形成CMOS圖像感測器的方法3500的一些實施例的流程圖，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。儘管所公開的方法3500在本文中經示出且描述為一系列動作或事件，但應瞭解，不應以限制意義來解譯此類動作或事件的所示出的排序。舉例來說，除本文中所示出和/或所描述的動作或事件之外，一些動作可與其它動作或事件以不同次序和/或同時出現。另外，可能需要並非所有的所示出動作以實施本文中的描述的一或多個方面或實施例。此外，本文中所描繪的動作中的一個或多個可以一個或多個單獨動作和/或階段進行。
在動作3502處，提供基底。具有第一摻雜類型(例如，p型)的摻雜井可形成於外延層內作為待形成的P-N結光電二極管的第一區域。隨後，第一淺溝槽隔離(STI)結構和第二STI結構由基底的前側形成。圖25示出對應於一些實施例的橫截面視圖，所述一些實施例對應於動作3502。
在動作3504處，將第一摻雜劑植入到基底中以形成摻雜區，所述摻雜區包含基底內的光電二極管摻雜柱和基底的前側的浮動擴散井。圖26示出對應於一些實施例的橫截面視圖，所述一些實施例對應於動作3504。
在動作3506處，摻雜橫向隔離區形成於光電二極管與像素裝置區之間，且摻雜垂直隔離區由基底的前側形成。圖27示出對應於一些實施例的橫截面視圖，所述一些實施例對應於動作3506。
在動作3508處，垂直柵極溝槽經形成從基底的前側延伸。一對摻雜區可形成於垂直柵極溝槽下方。圖28示出對應於一些實施例的橫截面視圖，所述一些實施例對應於動作3508。
在動作3510處，轉移柵極電極和用於像素裝置(例如源極跟隨器晶體管、複位晶體管和/或行選擇晶體管)的柵極結構形成於基底的前側上方。用於像素裝置的柵極結構形成於STI結構之間。可通過將柵極介電膜和柵極電極膜沉積在基底上方來形成柵極結構。柵極介電膜和柵極電極膜隨後經圖案化以形成柵極介電層和柵極電極。側壁間隔物可形成於柵極電極的外部側壁上。圖29示出對應於一些實施例的橫截面視圖，所述一些實施例對應於動作3510。
在動作3512處，執行多種植入工藝。在基底的前側內執行植入工藝以沿轉移柵極電極的一側形成浮動擴散井。在用於像素裝置的柵極結構的旁側形成S/D區。圖30示出對應於一些實施 例的橫截面視圖，所述一些實施例對應於動作3512。
在動作3514處，包括佈置在ILD層內的多個金屬內連層的BEOL金屬化堆疊可形成於基底的前側上方。圖31示出對應於一些實施例的橫截面視圖，所述一些實施例對應於動作3514。
在動作3516處，基底經翻轉以在與前側相對的背側上進一步處理。基底經薄化且可暴露出P-N結光電二極管摻雜柱的背側。圖32示出對應於一些實施例的橫截面視圖，所述一些實施例對應於動作3516。
在動作3518處，選擇性地蝕刻基底以在基底的背側內形成深溝槽隔離結構。圖33示出對應於一些實施例的橫截面視圖，所述一些實施例對應於動作3518。
在動作3520處，濾色器和微透鏡形成於半導體基底的背側上方。圖34示出對應於一些實施例的橫截面視圖，所述一些實施例對應於動作3520。
因此，本發明涉及一種CMOS圖像感測器和一種相關的形成方法，所述CMOS圖像感測器具有將光電二極管與像素裝置分離的摻雜隔離結構。DTI結構包括填塞深溝槽的側壁表面的摻雜層摻雜層以及填充深溝槽的其餘空間的介電層。通過形成直接地上覆DTI結構的所公開的像素裝置，減少較短溝道效應，這是因為用於像素裝置的空間且還因為像素裝置下面的絕緣層。因此，可實現較高裝置性能，並減少高光溢出(blooming)和串擾(crosstalk)。
在一些實施例中，本發明涉及一種CMOS圖像感測器。圖像感測器包括基底，所述基底具有第一摻雜類型且具有前側和與所述前側相對的背側。光電二極管摻雜區具有與所述第一摻雜類型相對的第二摻雜類型且安置於所述基底內。垂直轉移柵極電極從所述基底的前側垂直地延伸到所述基底內的第一位置且通過柵極介電質與所述基底分離。摻雜橫向隔離區安置於所述光電二極管摻雜區上。像素裝置井安置於所述摻雜橫向隔離區上。像素裝置安置於所述基底的所述前側處的所述像素裝置井上，所述像素裝置包括安置於所述基底上的柵極電極以及安置於所述基底內的一對源極/漏極(S/D)區。
在一些實施例中，所述的CMOS圖像感測器進一步包括：摻雜垂直隔離區，從所述基底的所述前側垂直地延伸並到達所述摻雜橫向隔離區上；其中所述摻雜垂直隔離區及所述摻雜橫向隔離區將所述像素裝置井與所述光電二極管摻雜區分離。在一些實施例中，所述摻雜垂直隔離區及所述摻雜橫向隔離區將所述像素裝置井與所述光電二極管摻雜區分離。在一些實施例中，所述的CMOS圖像感測器進一步包括：浮動擴散井，安置於與所述摻雜垂直隔離區相對的所述垂直轉移柵極電極的另一側上的所述基底內。在一些實施例中，所述浮動擴散井具有從所述基底的所述前側處的頂面到遠離所述基底的所述前側的底面的呈梯度減小的摻雜濃度。在一些實施例中，所述的CMOS圖像感測器進一步包括：淺溝槽隔離(STI)結構，位於所述像素裝置與所述垂直轉 移柵極電極之間，從所述基底的所述前側延伸到所述像素裝置井內的位置。在一些實施例中，所述淺溝槽隔離結構具有底面，所述底面定位在比所述摻雜橫向隔離區的位置更淺的所述基底內的位置處。在一些實施例中，所述像素裝置的所述源極/漏極區具有底面，所述底面定位在高於所述淺溝槽隔離結構的所述底面的所述基底的位置處。在一些實施例中，所述的CMOS圖像感測器進一步包括：第一VTX摻雜區，包圍所述垂直轉移柵極電極的下部部分；以及第二VTX摻雜區，安置於所述第一VTX摻雜區下面且鄰接所述第一VTX摻雜區；其中所述第二VTX摻雜區具有與所述第一VTX摻雜區相對的摻雜類型。在一些實施例中，所述第一VTX摻雜區及所述第二VTX摻雜區具有與所述光電二極管摻雜區的側壁表面垂直對準的側壁表面。在一些實施例中，所述摻雜橫向隔離區及所述像素裝置井具有所述第一摻雜類型。在一些實施例中，所述像素裝置是源極跟隨器晶體管、複位晶體管或行選擇晶體管。在一些實施例中，所述光電二極管摻雜區及所述基底在P-N結的界面處接合且被配置成將輻射轉換成電信號。在一些實施例中，所述輻射從所述基底的所述背側進入。在一些實施例中，所述的CMOS圖像感測器進一步包括：深溝槽隔離(DTI)結構，包圍所述光電二極管摻雜區且通過所述基底與所述光電二極管摻雜區分離；其中所述光電二極管摻雜區的頂面及所述深溝槽隔離結構的頂面是共面的，且所述光電二極管摻雜區的底面及所述深溝槽隔離結構的底面是共面的。
在一些替代實施例中，本發明涉及一種CMOS圖像感測器。圖像感測器包括p型基底，所述p型基底具有前側以及與所述前側相對的背側。n型光電二極管區安置於所述p型基底內且與所述p型基底直接接觸。垂直轉移柵極電極從所述p型基底的所述前側垂直地延伸到所述p型基底內的第一位置且通過柵極介電質與所述p型基底離。p型橫向隔離區安置於所述n型光電二極管區上。p型垂直隔離區從所述p型基底的所述前側垂直地延伸且到達所述p型橫向隔離區上。
在一些實施例中，所述的CMOS圖像感測器進一步包括：深溝槽隔離(DTI)結構，包圍所述n型光電二極管區但通過所述p型基底與所述n型光電二極管區分離；其中所述p型橫向隔離區與所述n型光電二極管區、所述p型基底以及所述深溝槽隔離結構直接接觸，且沿所述n型光電二極管區、所述p型基底以及所述深溝槽隔離結構橫向地延伸。在一些實施例中，所述p型橫向隔離區及所述p型垂直隔離區具有大體上相同的摻雜濃度，所述摻雜濃度大於所述p型基底的濃度的10倍。在一些實施例中，所述的CMOS圖像感測器進一步包括：p型像素裝置井，安置於所述p型橫向隔離區上；以及像素裝置，安置於所述p型基底的所述前側處的所述p型像素裝置井上，所述像素裝置包括安置於所述p型基底上的柵極電極以及安置於所述p型基底內的一對源極/漏極(S/D)區。
在又其它實施例中，本發明涉及一種形成圖像感測器的 方法。方法包括從基底的前側在像素區的外周處形成淺溝槽隔離(STI)結構以及從基底的所述前側形成所述像素區的光電二極管的光電二極管摻雜區。所述方法進一步包括在所述光電二極管摻雜區及所述基底上形成摻雜橫向隔離區和摻雜垂直隔離區，以及在所述摻雜垂直隔離區旁邊形成垂直轉移柵極結構以及在與所述摻雜垂直隔離區相對的所述垂直轉移柵極結構的一側處形成浮動擴散井。所述方法進一步包括在與所述垂直轉移柵極結構相對的所述摻雜垂直隔離區的一側上的所述基底的所述前側上形成像素裝置以及形成深溝槽隔離(DTI)結構，所述深溝槽隔離結構從所述基底的背側延伸到基底中，包圍所述光電二極管摻雜區且通過所述基底與所述光電二極管摻雜區分離。
前文概述若干實施例的特徵使得本領域的技術人員可更好地理解本發明的各方面。本領域的技術人員應瞭解，他們可容易地將本發明用作設計或修改用於實現本文中所引入的實施例的相同目的和/或達成相同優勢的其它工藝和結構的基礎。所屬領域的技術人員還應認識到，此類等效構造並不脫離本發明的精神和範圍，且其可在不脫離本發明的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100:橫截面視圖
102:基底
104:光電二極管
108:摻雜橫向隔離區
108b、112s、116b:底面
108t:頂面
110:光電二極管摻雜區
111:深溝槽隔離結構
112:淺溝槽隔離結構/介電隔離結構
114:柵極介電質
116:垂直轉移柵極
122:前側
124:背側
128:高劑量N型區
132:摻雜垂直隔離區
142:浮動擴散井
146:浮動擴散接觸件
148:像素裝置
150:柵極電極
152:像素裝置井
154:光電二極管井區

Claims (10)

  1. 一種CMOS圖像感測器，包括：基底，具有第一摻雜類型且具有前側以及與所述前側相對的背側；光電二極管摻雜區，具有與所述第一摻雜類型相對的第二摻雜類型且安置於所述基底內；垂直轉移柵極電極，從所述基底的所述前側垂直地延伸到所述基底內的第一位置且通過柵極介電質與所述基底分離；摻雜橫向隔離區，安置於所述光電二極管摻雜區上；像素裝置井，安置於所述摻雜橫向隔離區上；以及像素裝置，安置於所述基底的所述前側處的所述像素裝置井上，所述像素裝置包括安置於所述基底上方的柵極電極以及安置於所述基底內的一對源極/漏極(S/D)區。
  2. 如申請專利範圍第1項所述的CMOS圖像感測器，進一步包括：摻雜垂直隔離區，從所述基底的所述前側垂直地延伸並到達所述摻雜橫向隔離區上；其中所述摻雜垂直隔離區及所述摻雜橫向隔離區將所述像素裝置井與所述光電二極管摻雜區分離。
  3. 如申請專利範圍第2項所述的CMOS圖像感測器，其中所述摻雜垂直隔離區及所述摻雜橫向隔離區將所述像素裝置井與所述光電二極管摻雜區分離。
  4. 如申請專利範圍第2項所述的CMOS圖像感測器，進一步包括：浮動擴散井，安置於與所述摻雜垂直隔離區相對的所述垂直轉移柵極電極的另一側上的所述基底內。
  5. 如申請專利範圍第1項所述的CMOS圖像感測器，進一步包括：淺溝槽隔離(STI)結構，位於所述像素裝置與所述垂直轉移柵極電極之間，從所述基底的所述前側延伸到所述像素裝置井內的位置。
  6. 如申請專利範圍第1項所述的CMOS圖像感測器，進一步包括：第一VTX摻雜區，包圍所述垂直轉移柵極電極的下部部分；以及第二VTX摻雜區，安置於所述第一VTX摻雜區下面且鄰接所述第一VTX摻雜區；其中所述第二VTX摻雜區具有與所述第一VTX摻雜區相對的摻雜類型。
  7. 如申請專利範圍第1項所述的CMOS圖像感測器，進一步包括：深溝槽隔離(DTI)結構，包圍所述光電二極管摻雜區且通過所述基底與所述光電二極管摻雜區分離；其中所述光電二極管摻雜區的頂面及所述深溝槽隔離結構的 頂面是共面的，且所述光電二極管摻雜區的底面及所述深溝槽隔離結構的底面是共面的。
  8. 一種CMOS圖像感測器，包括：p型基底，具有前側以及與所述前側相對的背側；n型光電二極管區，安置於所述p型基底內且與所述p型基底直接接觸；垂直轉移柵極電極，從所述p型基底的所述前側垂直地延伸到所述p型基底內的第一位置，且通過柵極介電質與所述p型基底分離；p型橫向隔離區，安置於所述n型光電二極管區上；以及p型垂直隔離區，從所述p型基底的所述前側垂直地延伸且到達所述p型橫向隔離區上。
  9. 如申請專利範圍第8項所述的CMOS圖像感測器，進一步包括：深溝槽隔離(DTI)結構，包圍所述n型光電二極管區但通過所述p型基底與所述n型光電二極管區分離；其中所述p型橫向隔離區與所述n型光電二極管區、所述p型基底以及所述深溝槽隔離結構直接接觸，且沿所述n型光電二極管區、所述p型基底以及所述深溝槽隔離結構橫向地延伸。
  10. 一種形成圖像感測器的方法，包括：從基底的前側在像素區的外周處形成淺溝槽隔離(STI)結構；從所述基底的所述前側形成所述像素區的光電二極管的光電 二極管摻雜區；在所述光電二極管摻雜區及所述基底上形成摻雜橫向隔離區及摻雜垂直隔離區；在所述摻雜垂直隔離區旁邊形成垂直轉移柵極結構，以及在與所述摻雜垂直隔離區相對的所述垂直轉移柵極結構的一側處形成浮動擴散井；在與所述垂直轉移柵極結構相對的所述摻雜垂直隔離區的一側上的所述基底的所述前側上形成像素裝置；以及形成深溝槽隔離(DTI)結構，所述深溝槽隔離結構從所述基底的背側延伸到所述基底中，包圍所述光電二極管摻雜區且通過所述基底與所述光電二極管摻雜區分離。
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