JP4862878B2 - 固体撮像装置、その製造方法および撮像装置 - Google Patents
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Description
本発明は、固体撮像装置、その製造方法および撮像装置に関するものである。
縦型トランジスタと平面トランジスタを混載した固体撮像装置が開示されている（例えば、特許文献１参照）。
上記縦型トランジスタと、平面型トランジスタで構成されるＣＭＯＳＦＥＴ（例えば、０．１８μｍ以下のデザインルールのＣＭＯＳＦＥＴ）とを同一基板上に作りこむことは非常に難しい。
上記縦型トランジスタと、平面型トランジスタで構成されるＣＭＯＳＦＥＴ（例えば、０．１８μｍ以下のデザインルールのＣＭＯＳＦＥＴ）とを同一基板上に作りこむことは非常に難しい。
例えば、縦型トランジスタと平面型トランジスタのそれぞれのゲート電極にノンドープポリシリコンを用いた場合について説明する。
ゲート電極用にノンドープポリシリコンを、縦型トランジスタの縦穴の中に埋め込んで、縦穴を閉塞すると、縦穴の基板深い部分のポリシリコンにドーピングすることが難しくなる。
例えば、縦型トランジスタを形成する縦穴の中にポリシリコンを埋め込み、その後、熱拡散によって表面から上記縦穴に埋め込まれたポリシリコンの底部まで１×１０20ｃｍ-3という高濃度の不純物を拡散させるとする方法がある（例えば、特許文献２参照）。
しかし、上記縦穴に埋め込まれたポリシリコンの底部まで１×１０20ｃｍ-3という高濃度の不純物を拡散させるような熱を加えると、平面型ＣＭＯＳＦＥＴ部は拡散層により形成された素子分離領域の熱拡散により素子分離機能が劣化する。また、イオン注入によって縦穴の底まで不純物を到達させようとすると、シリコン基板にも高濃度の不純物が注入されて、縦型トランジスタのチャネルを形成できなくなる。
よって、同一半導体基板上に平面型ＣＭＯＳＦＥＴと縦型トランジスタを混載することが困難であった。
ゲート電極用にノンドープポリシリコンを、縦型トランジスタの縦穴の中に埋め込んで、縦穴を閉塞すると、縦穴の基板深い部分のポリシリコンにドーピングすることが難しくなる。
例えば、縦型トランジスタを形成する縦穴の中にポリシリコンを埋め込み、その後、熱拡散によって表面から上記縦穴に埋め込まれたポリシリコンの底部まで１×１０20ｃｍ-3という高濃度の不純物を拡散させるとする方法がある（例えば、特許文献２参照）。
しかし、上記縦穴に埋め込まれたポリシリコンの底部まで１×１０20ｃｍ-3という高濃度の不純物を拡散させるような熱を加えると、平面型ＣＭＯＳＦＥＴ部は拡散層により形成された素子分離領域の熱拡散により素子分離機能が劣化する。また、イオン注入によって縦穴の底まで不純物を到達させようとすると、シリコン基板にも高濃度の不純物が注入されて、縦型トランジスタのチャネルを形成できなくなる。
よって、同一半導体基板上に平面型ＣＭＯＳＦＥＴと縦型トランジスタを混載することが困難であった。
解決しようとする問題点は、同一基板上に平面ＣＭＯＳＦＥＴと縦型トランジスタを混載することが困難な点である。
本発明は、縦型トランジスタが形成される溝部内面にゲート絶縁膜を介して形成した薄膜を実効的なゲート電極とすることで、同一基板上に平面ＣＭＯＳＦＥＴと縦型トランジスタを混載することを可能にする。
本発明の固体撮像装置は、半導体基板に、入射光を光電変換して信号電荷を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内全体を埋め込む埋め込み層と、
前記埋め込み層上に位置して前記半導体基板上の導電層に接続された電極層を有し、
前記導電層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる。
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内全体を埋め込む埋め込み層と、
前記埋め込み層上に位置して前記半導体基板上の導電層に接続された電極層を有し、
前記導電層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる。
本発明の固体撮像装置は、半導体基板に、入射光を光電変換して信号電荷を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内全体を埋め込む埋め込み層と、
前記埋め込み層上に位置して前記半導体基板上の導電層に接続された電極層を有し、
前記導電層が金属もしくは導電性を有する金属化合物からなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる。
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内全体を埋め込む埋め込み層と、
前記埋め込み層上に位置して前記半導体基板上の導電層に接続された電極層を有し、
前記導電層が金属もしくは導電性を有する金属化合物からなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる。
本発明の固体撮像装置は、半導体基板に、入射光を光電変換して信号電荷を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内全体を埋め込む埋め込み層と、
前記埋め込み層上に位置して前記半導体基板上の導電層に接続された電極層を有し、
前記導電層が金属もしくは導電性を有する金属化合物からなり、
前記埋め込み層が前記導電層より仕事関数の高い金属もしくは導電性を有する金属化合物からなり、
前記電極層が前記埋め込み層と同じ金属もしくは導電性を有する金属化合物からなると共に、
前記周辺回路部は、
ＮチャネルトランジスタとＰチャネルトランジスタとを有し、
前記Ｎチャネルトランジスタのゲート電極は前記導電層と同じ金属もしくは導電性を有する金属化合物で形成され、
前記Ｐチャネルトランジスタのゲート電極は前記電極層と同じ金属もしくは導電性を有する金属化合物で形成されている。
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内全体を埋め込む埋め込み層と、
前記埋め込み層上に位置して前記半導体基板上の導電層に接続された電極層を有し、
前記導電層が金属もしくは導電性を有する金属化合物からなり、
前記埋め込み層が前記導電層より仕事関数の高い金属もしくは導電性を有する金属化合物からなり、
前記電極層が前記埋め込み層と同じ金属もしくは導電性を有する金属化合物からなると共に、
前記周辺回路部は、
ＮチャネルトランジスタとＰチャネルトランジスタとを有し、
前記Ｎチャネルトランジスタのゲート電極は前記導電層と同じ金属もしくは導電性を有する金属化合物で形成され、
前記Ｐチャネルトランジスタのゲート電極は前記電極層と同じ金属もしくは導電性を有する金属化合物で形成されている。
本発明の固体撮像装置では、溝部内面にゲート絶縁膜を介して形成された導電層と、溝部内を埋め込む埋め込み層と、上記導電層に接続された電極層でゲート電極が形成されている。実効的には、導電層がゲート電極の機能を有する。したがって、溝部を導電層で埋め込む必要がないので、従来技術のように、ゲート電極を形成するために高温の熱処理によって溝部に埋め込んだポリシリコンに対して不純物を溝部底部まで拡散させる必要がない。また、注入イオンが溝部に埋め込まれたポリシリコンに対して溝部の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
本発明の固体撮像装置の製造方法（第１製造方法）は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部と、前記光電変換部から信号電荷を読み出す縦型トランジスタと、読み出した信号電荷を処理する平面型トランジスタを備えた画素部、および前記画素部の周辺に第１導電型チャネルのトランジスタと前記第１導電型とは逆の第２導電型チャネルのトランジスタとを有する周辺回路部を形成する工程を有し、
前記画素部および前記周辺回路部の各トランジスタのゲート電極を形成する工程は、
前記半導体基板の前記縦型トランジスタのゲート電極を形成する領域に溝部を形成する工程と、
前記溝部の内面を含む前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記溝部の内面を含む前記半導体基板上に前記ゲート絶縁膜を介して第１ポリシリコン膜をノンドープ状態で形成する工程と、
前記画素部が形成される画素部形成領域の前記第１ポリシリコン膜に第１導電型不純物をドーピングして導電層を形成する工程と、
前記第１ポリシリコン膜上に前記溝部内も埋め込む第２ポリシリコン膜をノンドープ状態で形成する工程と、
前記画素部形成領域および前記周辺回路部が形成される周辺回路部形成領域で前記第１導電型チャネルのトランジスタが形成される領域の前記第２ポリシリコン膜に第１導電型不純物をドーピングし、前記第２導電型チャネルのトランジスタが形成される領域の前記第２ポリシリコン膜と前記第１ポリシリコン膜に第２導電型不純物をドーピングする工程と、
前記第１ポリシリコン膜および前記第２ポリシリコン膜で、前記縦型トランジスタのゲート電極と、画素部の平面型トランジスタのゲート電極と、周辺回路部の各トランジスタのゲート電極を形成する工程を有する。
前記画素部および前記周辺回路部の各トランジスタのゲート電極を形成する工程は、
前記半導体基板の前記縦型トランジスタのゲート電極を形成する領域に溝部を形成する工程と、
前記溝部の内面を含む前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記溝部の内面を含む前記半導体基板上に前記ゲート絶縁膜を介して第１ポリシリコン膜をノンドープ状態で形成する工程と、
前記画素部が形成される画素部形成領域の前記第１ポリシリコン膜に第１導電型不純物をドーピングして導電層を形成する工程と、
前記第１ポリシリコン膜上に前記溝部内も埋め込む第２ポリシリコン膜をノンドープ状態で形成する工程と、
前記画素部形成領域および前記周辺回路部が形成される周辺回路部形成領域で前記第１導電型チャネルのトランジスタが形成される領域の前記第２ポリシリコン膜に第１導電型不純物をドーピングし、前記第２導電型チャネルのトランジスタが形成される領域の前記第２ポリシリコン膜と前記第１ポリシリコン膜に第２導電型不純物をドーピングする工程と、
前記第１ポリシリコン膜および前記第２ポリシリコン膜で、前記縦型トランジスタのゲート電極と、画素部の平面型トランジスタのゲート電極と、周辺回路部の各トランジスタのゲート電極を形成する工程を有する。
本発明の固体撮像装置の第１製造方法では、溝部の内面にゲート絶縁膜を介して形成した第１ポリシリコン膜に導電型不純物をドーピングすることで実効的にゲート電極として機能する導電層が形成される。そして、溝部の内部を埋め込むノンドープの第２ポリシリコン膜の埋め込み層と、上記第１ポリシリコン膜に接続される第１導電型不純物をドーピングした第２ポリシリコン膜の電極層でゲート電極が形成される。実効的には、導電層がゲート電極の機能を有する。したがって、溝部を導電層で埋め込む必要がないので、従来技術のように、ゲート電極を形成するために高温の熱処理によって溝部に埋め込んだポリシリコンに対して不純物を溝部底部まで拡散させる必要がない。また、注入イオンが溝部に埋め込まれたポリシリコンに対して溝部の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
また、画素部および周辺回路部の平面型トランジスタのゲート電極は、ノンドープの第１ポリシリコン膜とノンドープの第２ポリシリコン膜に、所定の導電型の不純物をドーピングして形成される。このため、Ｎチャネル型トランジスタのゲート電極をＮ型に、Ｐチャネル型トランジスタのゲート電極をＰ型に作り分けられる。しかも、微細なゲート長を有するゲート電極を形成することができる。
また、画素部および周辺回路部の平面型トランジスタのゲート電極は、ノンドープの第１ポリシリコン膜とノンドープの第２ポリシリコン膜に、所定の導電型の不純物をドーピングして形成される。このため、Ｎチャネル型トランジスタのゲート電極をＮ型に、Ｐチャネル型トランジスタのゲート電極をＰ型に作り分けられる。しかも、微細なゲート長を有するゲート電極を形成することができる。
本発明の固体撮像装置の製造方法（第２製造方法）は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部と、前記光電変換部から信号電荷を読み出す縦型トランジスタと、読み出した信号電荷を処理する平面型トランジスタを備えた画素部、および前記画素部の周辺に第１導電型チャネルのトランジスタと前記第１導電型とは逆の第２導電型チャネルのトランジスタとを有する周辺回路部を形成する工程を有し、
前記画素部および前記周辺回路部の各トランジスタのゲート電極を形成する工程は、
前記半導体基板の前記縦型トランジスタを形成する領域に溝部を形成する工程と、
前記溝部の内面を含む前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記溝部の内面を含む前記半導体基板上に前記ゲート絶縁膜を介してポリシリコン膜をノンドープ状態で形成する工程と、
前記画素部が形成される画素部形成領域および前記周辺回路部が形成される周辺回路部形成領域で前記第１導電型チャネルのトランジスタが形成される領域の前記ポリシリコン膜に第１導電型不純物をドーピングする工程と、
前記周辺回路部形成領域で前記第２導電型チャネルのトランジスタが形成される領域の前記ポリシリコン膜に第２導電型不純物をドーピングする工程と、
前記ポリシリコン膜上に、金属膜を形成する工程と、
前記ポリシリコン膜および前記金属膜で、前記縦型トランジスタのゲート電極と、画素部の平面型トランジスタのゲート電極と、周辺回路部の各トランジスタのゲート電極を形成する工程を有する。
前記画素部および前記周辺回路部の各トランジスタのゲート電極を形成する工程は、
前記半導体基板の前記縦型トランジスタを形成する領域に溝部を形成する工程と、
前記溝部の内面を含む前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記溝部の内面を含む前記半導体基板上に前記ゲート絶縁膜を介してポリシリコン膜をノンドープ状態で形成する工程と、
前記画素部が形成される画素部形成領域および前記周辺回路部が形成される周辺回路部形成領域で前記第１導電型チャネルのトランジスタが形成される領域の前記ポリシリコン膜に第１導電型不純物をドーピングする工程と、
前記周辺回路部形成領域で前記第２導電型チャネルのトランジスタが形成される領域の前記ポリシリコン膜に第２導電型不純物をドーピングする工程と、
前記ポリシリコン膜上に、金属膜を形成する工程と、
前記ポリシリコン膜および前記金属膜で、前記縦型トランジスタのゲート電極と、画素部の平面型トランジスタのゲート電極と、周辺回路部の各トランジスタのゲート電極を形成する工程を有する。
本発明の固体撮像装置の第２製造方法では、溝部の内面にゲート絶縁膜を介して形成したポリシリコン膜に導電型不純物をドーピングすることで実効的にゲート電極として機能する導電層が形成される。そして、溝部の内部を埋め込む金属膜の埋め込み層と上記導電層に接続される電極層でゲート電極が形成される。実効的には、導電層がゲート電極の機能を有する。したがって、溝部を導電層で埋め込む必要がないので、従来技術のように、ゲート電極を形成するために高温の熱処理によって溝部に埋め込んだポリシリコンに対して不純物を溝部底部まで拡散させる必要がない。また、溝部に埋め込まれたポリシリコンに対して注入イオンが溝部の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
また、画素部および周辺回路部の平面型トランジスタのゲート電極は、ノンドープのポリシリコン膜に、所定の導電型の不純物をドーピングして形成される。このため、Ｎチャネル型トランジスタのゲート電極をＮ型に、Ｐチャネル型トランジスタのゲート電極をＰ型に作り分けられる。しかも、微細なゲート長を有するゲート電極を形成することができる。
また、画素部および周辺回路部の平面型トランジスタのゲート電極は、ノンドープのポリシリコン膜に、所定の導電型の不純物をドーピングして形成される。このため、Ｎチャネル型トランジスタのゲート電極をＮ型に、Ｐチャネル型トランジスタのゲート電極をＰ型に作り分けられる。しかも、微細なゲート長を有するゲート電極を形成することができる。
本発明の固体撮像装置の製造方法（第３製造方法）は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部と、前記光電変換部から信号電荷を読み出す縦型トランジスタと、読み出した信号電荷を処理する平面型トランジスタを備えた画素部、および前記画素部の周辺に第１導電型チャネルのトランジスタと前記第１導電型とは逆の第２導電型チャネルのトランジスタとを有する周辺回路部を形成する工程を有し、
前記画素部および前記周辺回路部の各トランジスタのゲート電極を形成する工程は、
前記半導体基板の前記縦型トランジスタを形成する領域に溝部を形成する工程と、
前記溝部の内面を含む前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記溝部の内面を含む前記半導体基板上で、かつ前記画素部が形成される画素部形成領域および前記周辺回路部が形成される周辺回路部形成領域における前記第１導電型チャネルのトランジスタが形成される領域に、前記ゲート絶縁膜を介して第１金属膜もしくは第１金属化合物膜を形成する工程と、
前記第１金属膜もしくは第１金属化合物膜上を含む前記ゲート絶縁膜上に、前記第１金属膜もしくは第１金属化合物膜とは仕事関数が異なる第２金属膜もしくは第２金属化合物膜を形成する工程と、
前記第１金属膜もしくは第１金属化合物膜および前記第２金属膜もしくは第２金属化合物膜で、前記縦型トランジスタのゲート電極と、前記画素部の平面型トランジスタのゲート電極および前記周辺回路部の第１導電型チャネルのトランジスタのゲート電極を形成し、前記第２金属膜もしくは第２金属化合物膜で前記周辺回路部の第２導電型チャネルのトランジスタのゲート電極を形成する工程を有する。
前記画素部および前記周辺回路部の各トランジスタのゲート電極を形成する工程は、
前記半導体基板の前記縦型トランジスタを形成する領域に溝部を形成する工程と、
前記溝部の内面を含む前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記溝部の内面を含む前記半導体基板上で、かつ前記画素部が形成される画素部形成領域および前記周辺回路部が形成される周辺回路部形成領域における前記第１導電型チャネルのトランジスタが形成される領域に、前記ゲート絶縁膜を介して第１金属膜もしくは第１金属化合物膜を形成する工程と、
前記第１金属膜もしくは第１金属化合物膜上を含む前記ゲート絶縁膜上に、前記第１金属膜もしくは第１金属化合物膜とは仕事関数が異なる第２金属膜もしくは第２金属化合物膜を形成する工程と、
前記第１金属膜もしくは第１金属化合物膜および前記第２金属膜もしくは第２金属化合物膜で、前記縦型トランジスタのゲート電極と、前記画素部の平面型トランジスタのゲート電極および前記周辺回路部の第１導電型チャネルのトランジスタのゲート電極を形成し、前記第２金属膜もしくは第２金属化合物膜で前記周辺回路部の第２導電型チャネルのトランジスタのゲート電極を形成する工程を有する。
本発明の固体撮像装置の第３製造方法では、溝部の内面にゲート絶縁膜を介して形成した第１金属膜もしくは第１金属化合物膜が実効的にゲート電極として機能する。そして、溝部の内部を埋め込む第２金属膜もしくは第２金属化合物膜の埋め込み層と、上記第１金属膜もしくは第１金属化合物膜に接続される第２金属膜もしくは第２金属化合物膜でゲート電極が形成される。したがって、溝部をポリシリコン膜で埋め込む必要もなく、従来技術のように、ゲート電極を形成するために高温の熱処理によって溝部に埋め込んだポリシリコンに対して不純物を溝部底部まで拡散させる必要もない。また、注入イオンが溝部に埋め込まれたポリシリコンに対して溝部の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
また、画素部および周辺回路部の平面型トランジスタのゲート電極は、第１金属膜もしくは第１金属化合物膜、または第２金属膜もしくは第２金属化合物膜で形成される。例えば、第１導電型がＮ型で第２導電型がＰ型の場合、第１金属膜、第１金属化合物膜よりも第２金属膜、第２金属化合物膜の仕事関数値を大きくする。しかも、微細なゲート長を有するゲート電極を形成することができる。
また、画素部および周辺回路部の平面型トランジスタのゲート電極は、第１金属膜もしくは第１金属化合物膜、または第２金属膜もしくは第２金属化合物膜で形成される。例えば、第１導電型がＮ型で第２導電型がＰ型の場合、第１金属膜、第１金属化合物膜よりも第２金属膜、第２金属化合物膜の仕事関数値を大きくする。しかも、微細なゲート長を有するゲート電極を形成することができる。
本発明の撮像装置は、入射光を集光する結像光学部と、
前記結像光学部で集光した光を受光して光電変換する固体撮像装置と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して信号電荷を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内を埋め込む埋め込み層と、
前記埋め込み層上に前記導電層に接続された電極層を有する。
そして本発明の第１の固体撮像装置は、
前記導電層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる。
また本発明の第２の固体撮像装置は、
前記導電層が金属もしくは導電性を有する金属化合物からなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる
撮像装置。
前記結像光学部で集光した光を受光して光電変換する固体撮像装置と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して信号電荷を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内を埋め込む埋め込み層と、
前記埋め込み層上に前記導電層に接続された電極層を有する。
そして本発明の第１の固体撮像装置は、
前記導電層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる。
また本発明の第２の固体撮像装置は、
前記導電層が金属もしくは導電性を有する金属化合物からなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる
撮像装置。
したがって、本発明の撮像装置では、本発明の固体撮像装置が適用されている。
本発明の固体撮像装置は、縦型トランジスタと微細なゲート長を有する平面型トランジスタが同一半導体基板に搭載されているため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。
本発明の固体撮像装置の製造方法は、縦型トランジスタと微細なゲート長を有する平面型トランジスタを同一半導体基板に搭載するため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が図れる固体撮像装置の製造が可能になるという利点がある。
本発明の撮像装置は、本発明の固体撮像装置を用いているので、高精細化、画像処理速度の高速化が可能になるという利点がある。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
＜１．第１の実施の形態＞
［固体撮像装置の構成の第１例］
本発明の第１実施の形態に係る固体撮像装置の構成の一例（第１例）を、図１の概略構成断面図によって説明する。
［固体撮像装置の構成の第１例］
本発明の第１実施の形態に係る固体撮像装置の構成の一例（第１例）を、図１の概略構成断面図によって説明する。
図１に示すように、半導体基板１１中には、入射光を光電変換して電気信号を得る光電変換部５１が形成されている。また上記半導体基板１１には、上記光電変換部５１から信号電荷を読み出す縦型トランジスタ２１と、読み出した信号電荷を処理する平面型トランジスタ２２を備えた画素部１２が形成されている。さらに、上記画素部１２の周辺には周辺回路部１３が形成されている。この周辺回路部１３は、第１導電型（以下、例えばＮ型とする）チャネルのトランジスタ（以下、ＮＦＥＴという）２３と、第２導電型（以下、例えばＰ型とする）チャネルのトランジスタ（以下、ＰＦＥＴという）２４とを有する。
以下、構成の詳細を説明する。上記半導体基板１１には、例えばＰ型半導体基板を用いる。
上記半導体基板１１に形成される上記光電変換部５１はフォトダイオードで構成されている。
例えば、上記半導体基板１１の表面側にＮ型半導体領域（以下、高濃度Ｎ型領域という）５２が形成されている。その下部に接合して上記高濃度Ｎ型領域５２よりも低濃度のＮ型半導体領域（以下、低濃度Ｎ型領域という）５３が形成されている。さらに、上記高濃度Ｎ型領域５２上にＰ型半導体領域（以下、低濃度Ｐ型領域という）５４が形成されている。
上記低濃度Ｐ型領域５４の周囲には、上記低濃度Ｐ型領域５４よりも高濃度のＰ型半導体領域（以下、高濃度Ｐ型領域という）５５が形成されている。
上記半導体基板１１に形成される上記光電変換部５１はフォトダイオードで構成されている。
例えば、上記半導体基板１１の表面側にＮ型半導体領域（以下、高濃度Ｎ型領域という）５２が形成されている。その下部に接合して上記高濃度Ｎ型領域５２よりも低濃度のＮ型半導体領域（以下、低濃度Ｎ型領域という）５３が形成されている。さらに、上記高濃度Ｎ型領域５２上にＰ型半導体領域（以下、低濃度Ｐ型領域という）５４が形成されている。
上記低濃度Ｐ型領域５４の周囲には、上記低濃度Ｐ型領域５４よりも高濃度のＰ型半導体領域（以下、高濃度Ｐ型領域という）５５が形成されている。
また、上記半導体基板１１には、上記画素部１２、上記周辺回路部１３、周辺回路部１３内の素子間等を分離する第１素子分離領域１４が形成されている。それとともに、上記画素部１２内には画素間を分離する第２素子分離領域１５が形成されている。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成されている。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成されている。
また、図示はしていないが、光電変換部５１が形成される領域、画素部１２のトランジスタが形成される領域、周辺回路部１３のＮＦＥＴ２３、ＰＦＥＴ２４が形成される領域等にウエル領域が形成されている。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成されている。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成されている。
また、図示はしていないが、光電変換部５１が形成される領域、画素部１２のトランジスタが形成される領域、周辺回路部１３のＮＦＥＴ２３、ＰＦＥＴ２４が形成される領域等にウエル領域が形成されている。
上記半導体基板１１の縦型トランジスタのゲート電極を形成する領域に溝部３１が形成されている。この溝部３１は、上記低濃度Ｐ型領域５４を貫通して上記高濃度Ｎ型領域５２上部に達するように形成され、例えば幅が０．１μｍ〜０．４μｍに形成されている。
上記溝部３１の内面にはゲート絶縁膜３２が形成されている。上記ゲート絶縁膜３２は、例えば、半導体基板１１表面を表面酸化することで形成されている。
上記溝部３１の内面にはゲート絶縁膜３２が形成されている。上記ゲート絶縁膜３２は、例えば、半導体基板１１表面を表面酸化することで形成されている。
また、上記溝部３１の底部側およびその側周下部側の上記半導体基板１１には、上記低濃度Ｐ型領域５４と同程度の濃度を有する低濃度Ｐ型領域５５が形成されている。
上記溝部３１の内面およびその周囲の上記半導体基板１１上には第１導電型不純物（例えばＮ型不純物）がドーピングされた第１ポリシリコン膜３３が形成されている。この第１ポリシリコン膜３３は、例えば３０ｎｍ以上で上記溝部３１を埋め込まないように、溝部３１の幅の１／２未満の厚さに形成されている。
また、上記溝部３１を埋め込むように、第２ポリシリコン膜３４が形成されている。この第２ポリシリコン膜３４は、溝部３１内部はノンドープの状態であり、溝部１６上では、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
上記Ｎ型不純物をドーピングする場合は、例えばリン（Ｐ）もしくはヒ素（Ａｓ）を用いる。また、第１導電型不純物がＰ型不純物の場合は、例えばホウ素（Ｂ）を用いる。第１ポリシリコン膜３３にドーピングされるドーピング濃度は、上記溝部３１に埋め込まれる第２ポリシリコン膜３４を含め、溝部３１内部のポリシリコン全体に拡散した場合でも１×１０19ｃｍ-3の不純物濃度が確保できる濃度以上になるように設定される。
したがって、縦型トランジスタ２１のゲート電極２１Ｇは、上記溝部３１において、以下のように構成される。Ｎ型不純物がドーピングされた第１ポリシリコン膜３３の導電層３５と、ノンドープ部分の第２ポリシリコン膜３４の埋め込み層３６と、Ｎ型不純物がドーピングされた第２ポリシリコン膜３４の電極層３７からなる。
また、上記溝部３１を埋め込むように、第２ポリシリコン膜３４が形成されている。この第２ポリシリコン膜３４は、溝部３１内部はノンドープの状態であり、溝部１６上では、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
上記Ｎ型不純物をドーピングする場合は、例えばリン（Ｐ）もしくはヒ素（Ａｓ）を用いる。また、第１導電型不純物がＰ型不純物の場合は、例えばホウ素（Ｂ）を用いる。第１ポリシリコン膜３３にドーピングされるドーピング濃度は、上記溝部３１に埋め込まれる第２ポリシリコン膜３４を含め、溝部３１内部のポリシリコン全体に拡散した場合でも１×１０19ｃｍ-3の不純物濃度が確保できる濃度以上になるように設定される。
したがって、縦型トランジスタ２１のゲート電極２１Ｇは、上記溝部３１において、以下のように構成される。Ｎ型不純物がドーピングされた第１ポリシリコン膜３３の導電層３５と、ノンドープ部分の第２ポリシリコン膜３４の埋め込み層３６と、Ｎ型不純物がドーピングされた第２ポリシリコン膜３４の電極層３７からなる。
また、上記画素部１２の半導体基板１１には、複数の平面型トランジスタ２２が形成されている。例えば、リセットトランジスタ２２Ｒ、増幅トランジスタ２２Ａ、選択トランジスタ（図示せず）である。図面では、リセットトランジスタ２２Ｒ、増幅トランジスタ２２Ａが示されている。
上記平面型トランジスタ２２は、例えば上記半導体基板１１の画素部１２に、ゲート絶縁膜３２を介して上記第１ポリシリコン膜３３および上記第２ポリシリコン膜３４と同一層のポリシリコン膜でゲート電極２２Ｇが形成されている。このポリシリコン膜には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
上記平面型トランジスタ２２は、例えば上記半導体基板１１の画素部１２に、ゲート絶縁膜３２を介して上記第１ポリシリコン膜３３および上記第２ポリシリコン膜３４と同一層のポリシリコン膜でゲート電極２２Ｇが形成されている。このポリシリコン膜には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
さらに、上記周辺回路部１３の半導体基板１１には、平面型トランジスタのＮＦＥＴ２３とＰＦＥＴ２４が形成されている。
上記ＮＦＥＴ２３は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して上記第２ポリシリコン膜３４と同一層のポリシリコン膜でゲート電極２３Ｇが形成されている。このポリシリコン膜には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
また、上記ＰＦＥＴ２４は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して上記第２ポリシリコン膜３４と同一層のポリシリコン膜でゲート電極２４Ｇが形成されている。このポリシリコン膜には、第２導電型不純物（例えばＰ型不純物）がドーピングされている。
上記ＮＦＥＴ２３は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して上記第２ポリシリコン膜３４と同一層のポリシリコン膜でゲート電極２３Ｇが形成されている。このポリシリコン膜には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
また、上記ＰＦＥＴ２４は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して上記第２ポリシリコン膜３４と同一層のポリシリコン膜でゲート電極２４Ｇが形成されている。このポリシリコン膜には、第２導電型不純物（例えばＰ型不純物）がドーピングされている。
上記平面トランジスタ２２のゲート電極２２Ｇの両側の半導体基板１１にはソース・ドレイン領域２５、２６が形成されている。
ここで、例えばリセットトランジスタ２２Ｒのソース・ドレイン領域２６と増幅トランジスタ２２Ａのソース・ドレイン領域２５は共通の拡散層で形成されている。また、増幅トランジスタ２２Ａのソース・ドレイン領域２６と選択トランジスタ（図示せず）のソース・ドレイン領域（図示せず）は共通の拡散層で形成されている。
そして、上記リセットトランジスタ１１Ｒの縦型トランジスタ側にソース・ドレイン領域２５が縦型トランジスタ２１のソース・ドレイン領域と共通になっている。この共通の拡散層がフローティングディフュージョンＦＤになっている。
また、これらの拡散層は、共通化されていても良いし、また、メタル配線を用いて接続されていても良い。
したがって、縦型トランジスタ２１は、光電変換部５１で光電変換された信号電荷を読み出す転送トランジスタになっている。
ここで、例えばリセットトランジスタ２２Ｒのソース・ドレイン領域２６と増幅トランジスタ２２Ａのソース・ドレイン領域２５は共通の拡散層で形成されている。また、増幅トランジスタ２２Ａのソース・ドレイン領域２６と選択トランジスタ（図示せず）のソース・ドレイン領域（図示せず）は共通の拡散層で形成されている。
そして、上記リセットトランジスタ１１Ｒの縦型トランジスタ側にソース・ドレイン領域２５が縦型トランジスタ２１のソース・ドレイン領域と共通になっている。この共通の拡散層がフローティングディフュージョンＦＤになっている。
また、これらの拡散層は、共通化されていても良いし、また、メタル配線を用いて接続されていても良い。
したがって、縦型トランジスタ２１は、光電変換部５１で光電変換された信号電荷を読み出す転送トランジスタになっている。
一方、周辺回路部１３の上記平面トランジスタ２３のゲート電極２３Ｇの両側における半導体基板１１にはソース・ドレイン領域２７、２８が形成されている。
また、上記平面トランジスタ２４のゲート電極２４Ｇの両側における半導体基板１１にはソース・ドレイン領域２９、３０が形成されている。
なお、上記平面型トランジスタ２２〜２４のソース・ドレイン領域２５〜３０には、必要に応じてエクステンション領域（図示せず）を形成してもよい。
また、上記平面トランジスタ２４のゲート電極２４Ｇの両側における半導体基板１１にはソース・ドレイン領域２９、３０が形成されている。
なお、上記平面型トランジスタ２２〜２４のソース・ドレイン領域２５〜３０には、必要に応じてエクステンション領域（図示せず）を形成してもよい。
また、上記半導体基板１１上には、配線層８１が形成されている。配線層８１は、例えば、複数層の配線８２と、配線間を接続するプラグ８３と、配線８２を被覆する絶縁膜８４からなる。この絶縁膜８４は複数層に形成され、最下層の絶縁膜８５が上記各ゲート電極２１Ｇ〜２４Ｇを被覆している。さらに上記複数層の配線８２は、図面では２層に形成されているが、必要に応じて３層、４層もしくはそれ以上の層数に形成することができる。
さらに、上記配線層８１側には支持基板（図示せず）が形成されている。上記半導体基板１１の光電変換部５１が形成されている側は所望の厚さに形成されていて、カラーフィルター層、集光レンズ（マイクロレンズ）等を形成されている。
こうようにして、固体撮像装置１が構成されている。
さらに、上記配線層８１側には支持基板（図示せず）が形成されている。上記半導体基板１１の光電変換部５１が形成されている側は所望の厚さに形成されていて、カラーフィルター層、集光レンズ（マイクロレンズ）等を形成されている。
こうようにして、固体撮像装置１が構成されている。
本発明の固体撮像装置１では、溝部３１内に、その内面にゲート絶縁膜３２を介して形成された導電層３５と、溝部３１の内部を埋め込む埋め込み層３６と、上記導電層３５に接続された電極層３７でゲート電極２１Ｇが形成されている。実効的には、導電層３５がゲート電極２１Ｇの機能を有する。したがって、溝部３１を導電層３５で埋め込む必要がないので、従来技術のように、ゲート電極を形成するために高温の熱処理によって溝部３１に埋め込んだポリシリコンに対して不純物を溝部３１底部まで拡散させる必要がない。また、注入イオンが溝部３１に埋め込まれたポリシリコンに対して溝部３１の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
したがって、縦型トランジスタ２１を構成することができるので、縦型トランジスタと微細なゲート長を有する平面型トランジスタが同一半導体基板に搭載されるため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。
＜２．第２の実施の形態＞
［固体撮像装置の構成の第２例］
本発明の第２実施の形態に係る固体撮像装置の構成の一例（第２例）を、図２の概略構成断面図によって説明する。
［固体撮像装置の構成の第２例］
本発明の第２実施の形態に係る固体撮像装置の構成の一例（第２例）を、図２の概略構成断面図によって説明する。
図２に示すように、半導体基板１１中には、入射光を光電変換して電気信号を得る光電変換部５１が形成されている。また上記半導体基板１１には、上記光電変換部５１から信号電荷を読み出す縦型トランジスタ２１と、読み出した信号電荷を処理する平面型トランジスタ２２を備えた画素部１２が形成されている。さらに、上記画素部１２の周辺には周辺回路部１３が形成されている。この周辺回路部１３は、第１導電型（以下、例えばＮ型とする）チャネルのトランジスタ（以下、ＮＦＥＴという）２３と、第２導電型（以下、例えばＰ型とする）チャネルのトランジスタ（以下、ＰＦＥＴという）２４とを有する。
以下、構成の詳細を説明する。上記半導体基板１１には、例えばＰ型半導体基板を用いる。
上記半導体基板１１に形成される上記光電変換部５１はフォトダイオードで構成されている。
例えば、上記半導体基板１１の表面側にＮ型半導体領域（以下、高濃度Ｎ型領域という）５２が形成されている。その下部に接合して上記高濃度Ｎ型領域５２よりも低濃度のＮ型半導体領域（以下、低濃度Ｎ型領域という）５３が形成されている。さらに、上記高濃度Ｎ型領域５２上にＰ型半導体領域（以下、低濃度Ｐ型領域という）５４が形成されている。
上記低濃度Ｐ型領域５４の周囲には、上記低濃度Ｐ型領域５４よりも高濃度のＰ型半導体領域（以下、高濃度Ｐ型領域という）５５が形成されている。
上記半導体基板１１に形成される上記光電変換部５１はフォトダイオードで構成されている。
例えば、上記半導体基板１１の表面側にＮ型半導体領域（以下、高濃度Ｎ型領域という）５２が形成されている。その下部に接合して上記高濃度Ｎ型領域５２よりも低濃度のＮ型半導体領域（以下、低濃度Ｎ型領域という）５３が形成されている。さらに、上記高濃度Ｎ型領域５２上にＰ型半導体領域（以下、低濃度Ｐ型領域という）５４が形成されている。
上記低濃度Ｐ型領域５４の周囲には、上記低濃度Ｐ型領域５４よりも高濃度のＰ型半導体領域（以下、高濃度Ｐ型領域という）５５が形成されている。
また、上記半導体基板１１には、上記画素部１２、上記周辺回路部１３、周辺回路部１３内の素子間等を分離する第１素子分離領域１４が形成されている。それとともに、上記画素部１２内には画素間を分離する第２素子分離領域１５が形成されている。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成されている。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成されている。
また、図示はしていないが、光電変換部５１が形成される領域、画素部１２のトランジスタが形成される領域、周辺回路部１３のＮＦＥＴ２３、ＰＦＥＴ２４が形成される領域等にウエル領域が形成されている。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成されている。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成されている。
また、図示はしていないが、光電変換部５１が形成される領域、画素部１２のトランジスタが形成される領域、周辺回路部１３のＮＦＥＴ２３、ＰＦＥＴ２４が形成される領域等にウエル領域が形成されている。
上記半導体基板１１の縦型トランジスタのゲート電極を形成する領域に溝部３１が形成されている。この溝部３１は、上記低濃度Ｐ型領域５４を貫通して上記高濃度Ｎ型領域５２上部に達するように形成され、例えば幅が０．１μｍ〜０．４μｍに形成されている。
上記溝部３１の内面にはゲート絶縁膜３２が形成されている。上記ゲート絶縁膜３２は、例えば、半導体基板１１表面を表面酸化することで形成されている。
上記溝部３１の内面にはゲート絶縁膜３２が形成されている。上記ゲート絶縁膜３２は、例えば、半導体基板１１表面を表面酸化することで形成されている。
また、上記溝部３１の底部側およびその側周下部側の上記半導体基板１１には、上記低濃度Ｐ型領域５４と同程度の濃度を有する低濃度Ｐ型領域５５が形成されている。
上記溝部３１の内面およびその周囲の半導体基板１１上には第１導電型不純物（例えばＮ型不純物）がドーピングされたポリシリコン膜３８からなる導電層３５が形成されている。この導電層３５は、例えば３０ｎｍ以上で上記溝部３１を埋め込まないように、溝部３１の幅の１／２未満の厚さに形成されている。
上記Ｎ型不純物をドーピングする場合は、例えばリン（Ｐ）もしくはヒ素（Ａｓ）を用いる。また、第１導電型不純物がＰ型不純物の場合は、例えばホウ素（Ｂ）を用いる。ポリシリコン膜３８にドーピングされるドーピング濃度は、１×１０19ｃｍ-3の不純物濃度が確保できる濃度以上になるように設定される。
また、上記溝部３１を埋め込むように、金属（もしくは金属化合物）膜３９が形成されている。上記金属膜としては、例えば、タングステン、ニッケル等の金属を用いることができる。また上記金属化合物膜としては、例えば、窒化タングステン、窒化チタン等の金属窒化物、ニッケルシリサイド、コバルトシリサイド等の金属シリサイドを用いることができる。
したがって、縦型トランジスタ２１のゲート電極２１Ｇは、上記溝部３１において、以下のように構成される。上記導電層３５と、金属（もしくは金属化合物）膜３９の埋め込み層３６および電極層３７からなる。
上記Ｎ型不純物をドーピングする場合は、例えばリン（Ｐ）もしくはヒ素（Ａｓ）を用いる。また、第１導電型不純物がＰ型不純物の場合は、例えばホウ素（Ｂ）を用いる。ポリシリコン膜３８にドーピングされるドーピング濃度は、１×１０19ｃｍ-3の不純物濃度が確保できる濃度以上になるように設定される。
また、上記溝部３１を埋め込むように、金属（もしくは金属化合物）膜３９が形成されている。上記金属膜としては、例えば、タングステン、ニッケル等の金属を用いることができる。また上記金属化合物膜としては、例えば、窒化タングステン、窒化チタン等の金属窒化物、ニッケルシリサイド、コバルトシリサイド等の金属シリサイドを用いることができる。
したがって、縦型トランジスタ２１のゲート電極２１Ｇは、上記溝部３１において、以下のように構成される。上記導電層３５と、金属（もしくは金属化合物）膜３９の埋め込み層３６および電極層３７からなる。
また、上記画素部１２の半導体基板１１には、複数の平面型トランジスタ２２が形成されている。例えば、リセットトランジスタ２２Ｒ、増幅トランジスタ２２Ａ、選択トランジスタ（図示せず）である。図面では、リセットトランジスタ２２Ｒ、増幅トランジスタ２２Ａが示されている。
上記平面型トランジスタ２２は、例えば上記半導体基板１１の画素部１２に、ゲート絶縁膜３２を介して、上記ポリシリコン膜３８と同一層のポリシリコン膜３８および上記金属（もしくは金属化合物）膜３９と同一層の金属（もしくは金属化合物）膜３９でゲート電極２２Ｇが形成されている。このポリシリコン膜３８には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
上記平面型トランジスタ２２は、例えば上記半導体基板１１の画素部１２に、ゲート絶縁膜３２を介して、上記ポリシリコン膜３８と同一層のポリシリコン膜３８および上記金属（もしくは金属化合物）膜３９と同一層の金属（もしくは金属化合物）膜３９でゲート電極２２Ｇが形成されている。このポリシリコン膜３８には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
さらに、上記周辺回路部１３の半導体基板１１には、平面型トランジスタのＮＦＥＴ２３とＰＦＥＴ２４が形成されている。
上記ＮＦＥＴ２３は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して、上記ポリシリコン膜３８と同一層のポリシリコン膜３８および上記金属（もしくは金属化合物）膜３９と同一層の金属（もしくは金属化合物）膜３９でゲート電極２３Ｇが形成されている。このポリシリコン膜には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
また、上記ＰＦＥＴ２４は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して、上記ポリシリコン膜３８と同一層で第２導電型不純物（例えばＰ型不純物）がドーピングされているポリシリコン膜４０および上記金属（もしくは金属化合物）膜３９と同一層の金属（もしくは金属化合物）膜３９でゲート電極２４Ｇが形成されている。
上記ＮＦＥＴ２３は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して、上記ポリシリコン膜３８と同一層のポリシリコン膜３８および上記金属（もしくは金属化合物）膜３９と同一層の金属（もしくは金属化合物）膜３９でゲート電極２３Ｇが形成されている。このポリシリコン膜には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
また、上記ＰＦＥＴ２４は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して、上記ポリシリコン膜３８と同一層で第２導電型不純物（例えばＰ型不純物）がドーピングされているポリシリコン膜４０および上記金属（もしくは金属化合物）膜３９と同一層の金属（もしくは金属化合物）膜３９でゲート電極２４Ｇが形成されている。
上記平面トランジスタ２２のゲート電極２２Ｇの両側の半導体基板１１にはソース・ドレイン領域２５、２６が形成されている。
ここで、例えばリセットトランジスタ２２Ｒのソース・ドレイン領域２６と増幅トランジスタ２２Ａのソース・ドレイン領域２５は共通の拡散層で形成されている。また、増幅トランジスタ２２Ａのソース・ドレイン領域２６と選択トランジスタ（図示せず）のソース・ドレイン領域（図示せず）は共通の拡散層で形成されている。
そして、上記リセットトランジスタ１１Ｒの縦型トランジスタ側にソース・ドレイン領域２５が縦型トランジスタ２１のソース・ドレイン領域と共通になっている。この共通の拡散層がフローティングディフュージョンＦＤになっている。
また、これらの拡散層は、共通化されていても良いし、また、メタル配線を用いて接続されていても良い。
したがって、縦型トランジスタ２１は、光電変換部５１で光電変換された信号電荷を読み出す転送トランジスタになっている。
ここで、例えばリセットトランジスタ２２Ｒのソース・ドレイン領域２６と増幅トランジスタ２２Ａのソース・ドレイン領域２５は共通の拡散層で形成されている。また、増幅トランジスタ２２Ａのソース・ドレイン領域２６と選択トランジスタ（図示せず）のソース・ドレイン領域（図示せず）は共通の拡散層で形成されている。
そして、上記リセットトランジスタ１１Ｒの縦型トランジスタ側にソース・ドレイン領域２５が縦型トランジスタ２１のソース・ドレイン領域と共通になっている。この共通の拡散層がフローティングディフュージョンＦＤになっている。
また、これらの拡散層は、共通化されていても良いし、また、メタル配線を用いて接続されていても良い。
したがって、縦型トランジスタ２１は、光電変換部５１で光電変換された信号電荷を読み出す転送トランジスタになっている。
一方、周辺回路部１３の上記平面トランジスタのＮＦＥＴ２３のゲート電極２３Ｇの両側における半導体基板１１にはソース・ドレイン領域２７、２８が形成されている。
また、上記平面トランジスタのＰＦＥＴ２４のゲート電極２４Ｇの両側における半導体基板１１にはソース・ドレイン領域２９、３０が形成されている。
なお、上記平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４のソース・ドレイン領域２５〜３０には、必要に応じてエクステンション領域（図示せず）を形成してもよい。
また、上記平面トランジスタのＰＦＥＴ２４のゲート電極２４Ｇの両側における半導体基板１１にはソース・ドレイン領域２９、３０が形成されている。
なお、上記平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４のソース・ドレイン領域２５〜３０には、必要に応じてエクステンション領域（図示せず）を形成してもよい。
また、上記半導体基板１１上には、配線層８１が形成されている。配線層８１は、例えば、複数層の配線８２と、配線間を接続するプラグ８３と、配線８２を被覆する絶縁膜８４からなる。この絶縁膜８４は複数層に形成され、最下層の絶縁膜８５が上記各ゲート電極２１Ｇ〜２４Ｇを被覆している。さらに上記複数層の配線８２は、図面では２層に形成されているが、必要に応じて３層、４層もしくはそれ以上の層数に形成することができる。
さらに、上記配線層８１側には支持基板（図示せず）が形成されている。上記半導体基板１１の光電変換部５１が形成されている側は所望の厚さに形成されていて、カラーフィルター層、集光レンズ（マイクロレンズ）等を形成されている。
こうようにして、固体撮像装置２が構成されている。
さらに、上記配線層８１側には支持基板（図示せず）が形成されている。上記半導体基板１１の光電変換部５１が形成されている側は所望の厚さに形成されていて、カラーフィルター層、集光レンズ（マイクロレンズ）等を形成されている。
こうようにして、固体撮像装置２が構成されている。
本発明の固体撮像装置２では、溝部３１内に、その内面にゲート絶縁膜３２を介して形成された導電層３５と、溝部３１の内部を埋め込む埋め込み層３６と、上記導電層３５に接続された電極層３７でゲート電極２１Ｇが形成されている。実効的には、導電層３５がゲート電極２１Ｇの機能を有する。したがって、溝部３１を導電層３５で埋め込む必要がないので、従来技術のように、ゲート電極を形成するために高温の熱処理によって溝部３１に埋め込んだポリシリコンに対して不純物を溝部３１底部まで拡散させる必要がない。また、注入イオンが溝部３１に埋め込まれたポリシリコンに対して溝部３１の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
したがって、縦型トランジスタ２１を構成することができるので、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４が同一半導体基板１１に搭載されるため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。
＜３．第３の実施の形態＞
［固体撮像装置の構成の第３例］
本発明の第３実施の形態に係る固体撮像装置の構成の一例（第３例）を、図３の概略構成断面図によって説明する。
［固体撮像装置の構成の第３例］
本発明の第３実施の形態に係る固体撮像装置の構成の一例（第３例）を、図３の概略構成断面図によって説明する。
図３に示すように、半導体基板１１中には、入射光を光電変換して電気信号を得る光電変換部５１が形成されている。また上記半導体基板１１には、上記光電変換部５１から信号電荷を読み出す縦型トランジスタ２１と、読み出した信号電荷を処理する平面型トランジスタ２２を備えた画素部１２が形成されている。さらに、上記画素部１２の周辺には周辺回路部１３が形成されている。この周辺回路部１３は、第１導電型（以下、例えばＮ型とする）チャネルのトランジスタ（以下、ＮＦＥＴという）２３と、第２導電型（以下、例えばＰ型とする）チャネルのトランジスタ（以下、ＰＦＥＴという）２４とを有する。
以下、構成の詳細を説明する。上記半導体基板１１には、例えばＰ型半導体基板を用いる。
上記半導体基板１１に形成される上記光電変換部５１はフォトダイオードで構成されている。
例えば、上記半導体基板１１の表面側にＮ型半導体領域（以下、高濃度Ｎ型領域という）５２が形成されている。その下部に接合して上記高濃度Ｎ型領域５２よりも低濃度のＮ型半導体領域（以下、低濃度Ｎ型領域という）５３が形成されている。さらに、上記高濃度Ｎ型領域５２上にＰ型半導体領域（以下、低濃度Ｐ型領域という）５４が形成されている。
上記低濃度Ｐ型領域５４の周囲には、上記低濃度Ｐ型領域５４よりも高濃度のＰ型半導体領域（以下、高濃度Ｐ型領域という）５５が形成されている。
上記半導体基板１１に形成される上記光電変換部５１はフォトダイオードで構成されている。
例えば、上記半導体基板１１の表面側にＮ型半導体領域（以下、高濃度Ｎ型領域という）５２が形成されている。その下部に接合して上記高濃度Ｎ型領域５２よりも低濃度のＮ型半導体領域（以下、低濃度Ｎ型領域という）５３が形成されている。さらに、上記高濃度Ｎ型領域５２上にＰ型半導体領域（以下、低濃度Ｐ型領域という）５４が形成されている。
上記低濃度Ｐ型領域５４の周囲には、上記低濃度Ｐ型領域５４よりも高濃度のＰ型半導体領域（以下、高濃度Ｐ型領域という）５５が形成されている。
また、上記半導体基板１１には、上記画素部１２、上記周辺回路部１３、周辺回路部１３内の素子間等を分離する第１素子分離領域１４が形成されている。それとともに、上記画素部１２内には画素間を分離する第２素子分離領域１５が形成されている。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成されている。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成されている。
また、図示はしていないが、光電変換部５１が形成される領域、画素部１２の平面型トランジスタが形成される領域、周辺回路部１３の平面型トランジスタのＮＦＥＴ２３、ＰＦＥＴ２４が形成される領域等にウエル領域が形成されている。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成されている。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成されている。
また、図示はしていないが、光電変換部５１が形成される領域、画素部１２の平面型トランジスタが形成される領域、周辺回路部１３の平面型トランジスタのＮＦＥＴ２３、ＰＦＥＴ２４が形成される領域等にウエル領域が形成されている。
上記半導体基板１１の縦型トランジスタのゲート電極を形成する領域に溝部３１が形成されている。この溝部３１は、上記低濃度Ｐ型領域５４を貫通して上記高濃度Ｎ型領域５２上部に達するように形成され、例えば幅が０．１μｍ〜０．４μｍに形成されている。
上記溝部３１の内面にはゲート絶縁膜３２が形成されている。上記ゲート絶縁膜３２は、例えば、半導体基板１１表面を表面酸化することで形成されている。
または、ゲート絶縁膜３２は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜を用いることもできる。
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
上記溝部３１の内面にはゲート絶縁膜３２が形成されている。上記ゲート絶縁膜３２は、例えば、半導体基板１１表面を表面酸化することで形成されている。
または、ゲート絶縁膜３２は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜を用いることもできる。
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
また、上記溝部３１の底部側およびその側周下部側の上記半導体基板１１には、上記低濃度Ｐ型領域５４と同程度の濃度を有する低濃度Ｐ型領域５５が形成されている。
上記溝部３１の内面およびその周囲の上記半導体基板１１上には上記ゲート絶縁膜３２を介して金属膜もしくは金属化合物膜４１からなる導電層３５が形成されている。上記金属膜としては、例えば、ハフニウム（Ｈｆ）もしくはランタノイド系の金属を用い、例えば５ｎｍ以上３０ｎｍ以下の厚さで上記溝部３１を埋め込まないように形成される。上記金属化合物膜としては、例えば、ハフニウムシリサイドもしくはランタノイド系の金属のシリサイドを用い、例えば５ｎｍ以上３０ｎｍ以下の厚さで上記溝部３１を埋め込まないように形成される。
なお、上記導電層３５には仕事関数を制御する膜を用いることができる。
例えば、ＮＦＥＴの場合、そのゲート電極では、４．６ｅＶ未満、望ましくは、４．３ｅＶ以下の仕事関数を有する。ＰＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、ＮＦＥＴの場合、そのゲート電極では、４．６ｅＶ未満、望ましくは、４．３ｅＶ以下の仕事関数を有する。ＰＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
ＮＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ｎＭＯＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
ＰＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物がある。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ｐＭＯＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
また、上記溝部３１を埋め込むように、ポリシリコン膜４２が形成されている。このポリシリコン膜４２は、溝部３１内部はノンドープの状態のポリシリコン膜４２であり、溝部１６上では、第１導電型不純物（例えばＮ型不純物）がドーピングされたポリシリコン膜４３である。
上記Ｎ型不純物をドーピングする場合は、例えばリン（Ｐ）もしくはヒ素（Ａｓ）を用いる。また、上記第１導電型不純物がＰ型不純物の場合は、例えばホウ素（Ｂ）を用いる。ポリシリコン膜４３にドーピングされるドーピング濃度は、上記溝部３１に埋め込まれるポリシリコン膜４２を含め、溝部３１内部のポリシリコン全体に拡散した場合でも１×１０19ｃｍ-3の不純物濃度が確保できる濃度以上になるように設定される。
したがって、縦型トランジスタ２１のゲート電極２１Ｇは、上記溝部３１において、以下のように構成される。金属膜もしくは金属化合物膜４１からなる導電層３５と、ノンドープ部分のポリシリコン膜４２の埋め込み層３６と、Ｎ型不純物がドーピングされたポリシリコン膜４３の電極層３７からなる。
上記Ｎ型不純物をドーピングする場合は、例えばリン（Ｐ）もしくはヒ素（Ａｓ）を用いる。また、上記第１導電型不純物がＰ型不純物の場合は、例えばホウ素（Ｂ）を用いる。ポリシリコン膜４３にドーピングされるドーピング濃度は、上記溝部３１に埋め込まれるポリシリコン膜４２を含め、溝部３１内部のポリシリコン全体に拡散した場合でも１×１０19ｃｍ-3の不純物濃度が確保できる濃度以上になるように設定される。
したがって、縦型トランジスタ２１のゲート電極２１Ｇは、上記溝部３１において、以下のように構成される。金属膜もしくは金属化合物膜４１からなる導電層３５と、ノンドープ部分のポリシリコン膜４２の埋め込み層３６と、Ｎ型不純物がドーピングされたポリシリコン膜４３の電極層３７からなる。
また、上記画素部１２の半導体基板１１には、複数の平面型トランジスタ２２が形成されている。例えば、リセットトランジスタ２２Ｒ、増幅トランジスタ２２Ａ、選択トランジスタ（図示せず）である。図面では、リセットトランジスタ２２Ｒ、増幅トランジスタ２２Ａが示されている。
上記平面型トランジスタ２２は、例えば上記半導体基板１１の画素部１２に、ゲート絶縁膜３２を介して上記導電層３５および上記ポリシリコン膜４２と同一層のポリシリコン膜でゲート電極２２Ｇが形成されている。このポリシリコン膜には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
上記平面型トランジスタ２２は、例えば上記半導体基板１１の画素部１２に、ゲート絶縁膜３２を介して上記導電層３５および上記ポリシリコン膜４２と同一層のポリシリコン膜でゲート電極２２Ｇが形成されている。このポリシリコン膜には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
さらに、上記周辺回路部１３の半導体基板１１には、平面型トランジスタのＮＦＥＴ２３とＰＦＥＴ２４が形成されている。
上記ＮＦＥＴ２３は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して上記ポリシリコン膜４２と同一層のポリシリコン膜でゲート電極２３Ｇが形成されている。このポリシリコン膜には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
また、上記ＰＦＥＴ２４は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して第２導電型不純物（例えばＰ型不純物）がドーピングされているポリシリコン膜４４でゲート電極２４Ｇが形成されている。
上記ＮＦＥＴ２３は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して上記ポリシリコン膜４２と同一層のポリシリコン膜でゲート電極２３Ｇが形成されている。このポリシリコン膜には、第１導電型不純物（例えばＮ型不純物）がドーピングされている。
また、上記ＰＦＥＴ２４は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して第２導電型不純物（例えばＰ型不純物）がドーピングされているポリシリコン膜４４でゲート電極２４Ｇが形成されている。
上記平面トランジスタ２２のゲート電極２２Ｇの両側の半導体基板１１にはソース・ドレイン領域２５、２６が形成されている。
ここで、例えばリセットトランジスタ２２Ｒのソース・ドレイン領域２６と増幅トランジスタ２２Ａのソース・ドレイン領域２５は共通の拡散層で形成されている。また、増幅トランジスタ２２Ａのソース・ドレイン領域２６と選択トランジスタ（図示せず）のソース・ドレイン領域（図示せず）は共通の拡散層で形成されている。
そして、上記リセットトランジスタ１１Ｒの縦型トランジスタ側にソース・ドレイン領域２５が縦型トランジスタ２１のソース・ドレイン領域と共通になっている。この共通の拡散層がフローティングディフュージョンＦＤになっている。
また、これらの拡散層は、共通化されていても良いし、また、メタル配線を用いて接続されていても良い。
したがって、縦型トランジスタ２１は、光電変換部５１で光電変換された信号電荷を読み出す転送トランジスタになっている。
ここで、例えばリセットトランジスタ２２Ｒのソース・ドレイン領域２６と増幅トランジスタ２２Ａのソース・ドレイン領域２５は共通の拡散層で形成されている。また、増幅トランジスタ２２Ａのソース・ドレイン領域２６と選択トランジスタ（図示せず）のソース・ドレイン領域（図示せず）は共通の拡散層で形成されている。
そして、上記リセットトランジスタ１１Ｒの縦型トランジスタ側にソース・ドレイン領域２５が縦型トランジスタ２１のソース・ドレイン領域と共通になっている。この共通の拡散層がフローティングディフュージョンＦＤになっている。
また、これらの拡散層は、共通化されていても良いし、また、メタル配線を用いて接続されていても良い。
したがって、縦型トランジスタ２１は、光電変換部５１で光電変換された信号電荷を読み出す転送トランジスタになっている。
一方、周辺回路部１３の上記平面トランジスタ２３のゲート電極２３Ｇの両側における半導体基板１１にはソース・ドレイン領域２７、２８が形成されている。
また、上記平面トランジスタ２４のゲート電極２４Ｇの両側における半導体基板１１にはソース・ドレイン領域２９、３０が形成されている。
なお、上記平面型トランジスタ２２〜２４のソース・ドレイン領域２５〜３０には、必要に応じてエクステンション領域（図示せず）を形成してもよい。
また、上記平面トランジスタ２４のゲート電極２４Ｇの両側における半導体基板１１にはソース・ドレイン領域２９、３０が形成されている。
なお、上記平面型トランジスタ２２〜２４のソース・ドレイン領域２５〜３０には、必要に応じてエクステンション領域（図示せず）を形成してもよい。
また、上記半導体基板１１上には、配線層８１が形成されている。配線層８１は、例えば、複数層の配線８２と、配線間を接続するプラグ８３と、配線８２を被覆する絶縁膜８４からなる。この絶縁膜８４は複数層に形成され、最下層の絶縁膜８５が上記各ゲート電極２１Ｇ〜２４Ｇを被覆している。さらに上記複数層の配線８２は、図面では２層に形成されているが、必要に応じて３層、４層もしくはそれ以上の層数に形成することができる。
さらに、上記配線層８１側には支持基板（図示せず）が形成されている。上記半導体基板１１の光電変換部５１が形成されている側は所望の厚さに形成されていて、カラーフィルター層、集光レンズ（マイクロレンズ）等を形成されている。
こうようにして、固体撮像装置３が構成されている。
さらに、上記配線層８１側には支持基板（図示せず）が形成されている。上記半導体基板１１の光電変換部５１が形成されている側は所望の厚さに形成されていて、カラーフィルター層、集光レンズ（マイクロレンズ）等を形成されている。
こうようにして、固体撮像装置３が構成されている。
本発明の固体撮像装置３では、溝部３１内に、その内面にゲート絶縁膜３２を介して形成された導電層３５と、溝部３１の内部を埋め込む埋め込み層３６と、上記導電層３５に接続された電極層３７でゲート電極２１Ｇが形成されている。実効的には、導電層３５がゲート電極２１Ｇの機能を有する。したがって、溝部３１を導電層３５で埋め込む必要がないので、従来技術のように、ゲート電極を形成するために高温の熱処理によって溝部３１に埋め込んだポリシリコンに対して不純物を溝部３１底部まで拡散させる必要がない。また、注入イオンが溝部３１に埋め込まれたポリシリコンに対して溝部３１の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
したがって、縦型トランジスタ２１を構成することができるので、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４が同一半導体基板１１に搭載されるため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。
＜４．第４の実施の形態＞
［固体撮像装置の構成の第４例］
本発明の第４実施の形態に係る固体撮像装置の構成の一例（第４例）を、図４の概略構成断面図によって説明する。
［固体撮像装置の構成の第４例］
本発明の第４実施の形態に係る固体撮像装置の構成の一例（第４例）を、図４の概略構成断面図によって説明する。
図４に示すように、半導体基板１１中には、入射光を光電変換して電気信号を得る光電変換部５１が形成されている。また上記半導体基板１１には、上記光電変換部５１から信号電荷を読み出す縦型トランジスタ２１と、読み出した信号電荷を処理する平面型トランジスタ２２を備えた画素部１２が形成されている。さらに、上記画素部１２の周辺には周辺回路部１３が形成されている。この周辺回路部１３は、第１導電型（以下、例えばＮ型とする）チャネルのトランジスタ（以下、ＮＦＥＴという）２３と、第２導電型（以下、例えばＰ型とする）チャネルのトランジスタ（以下、ＰＦＥＴという）２４とを有する。
以下、構成の詳細を説明する。上記半導体基板１１には、例えばＰ型半導体基板を用いる。
上記半導体基板１１に形成される上記光電変換部５１はフォトダイオードで構成されている。
例えば、上記半導体基板１１の表面側にＮ型半導体領域（以下、高濃度Ｎ型領域という）５２が形成されている。その下部に接合して上記高濃度Ｎ型領域５２よりも低濃度のＮ型半導体領域（以下、低濃度Ｎ型領域という）５３が形成されている。さらに、上記高濃度Ｎ型領域５２上にＰ型半導体領域（以下、低濃度Ｐ型領域という）５４が形成されている。
上記低濃度Ｐ型領域５４の周囲には、上記低濃度Ｐ型領域５４よりも高濃度のＰ型半導体領域（以下、高濃度Ｐ型領域という）５５が形成されている。
上記半導体基板１１に形成される上記光電変換部５１はフォトダイオードで構成されている。
例えば、上記半導体基板１１の表面側にＮ型半導体領域（以下、高濃度Ｎ型領域という）５２が形成されている。その下部に接合して上記高濃度Ｎ型領域５２よりも低濃度のＮ型半導体領域（以下、低濃度Ｎ型領域という）５３が形成されている。さらに、上記高濃度Ｎ型領域５２上にＰ型半導体領域（以下、低濃度Ｐ型領域という）５４が形成されている。
上記低濃度Ｐ型領域５４の周囲には、上記低濃度Ｐ型領域５４よりも高濃度のＰ型半導体領域（以下、高濃度Ｐ型領域という）５５が形成されている。
また、上記半導体基板１１には、上記画素部１２、上記周辺回路部１３、周辺回路部１３内の素子間等を分離する第１素子分離領域１４が形成されている。それとともに、上記画素部１２内には画素間を分離する第２素子分離領域１５が形成されている。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成されている。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成されている。
また、図示はしていないが、光電変換部５１が形成される領域、画素部１２のトランジスタが形成される領域、周辺回路部１３のＮＦＥＴ２３、ＰＦＥＴ２４が形成される領域等にウエル領域が形成されている。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成されている。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成されている。
また、図示はしていないが、光電変換部５１が形成される領域、画素部１２のトランジスタが形成される領域、周辺回路部１３のＮＦＥＴ２３、ＰＦＥＴ２４が形成される領域等にウエル領域が形成されている。
上記半導体基板１１の縦型トランジスタのゲート電極を形成する領域に溝部３１が形成されている。この溝部３１は、上記低濃度Ｐ型領域５４を貫通して上記高濃度Ｎ型領域５２上部に達するように形成され、例えば幅が０．１μｍ〜０．２μｍに形成されている。
上記溝部３１の内面にはゲート絶縁膜３２が形成されている。上記ゲート絶縁膜３２は、例えば、半導体基板１１表面を酸化することで形成されている。
または、ゲート絶縁膜３２は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜を用いることもできる。
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
上記溝部３１の内面にはゲート絶縁膜３２が形成されている。上記ゲート絶縁膜３２は、例えば、半導体基板１１表面を酸化することで形成されている。
または、ゲート絶縁膜３２は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜を用いることもできる。
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
また、上記溝部３１の底部側およびその側周下部側の上記半導体基板１１には、上記低濃度Ｐ型領域５４と同程度の濃度を有する低濃度Ｐ型領域５５が形成されている。
上記溝部３１の内面およびその周囲の上記半導体基板１１上には上記ゲート絶縁膜３２を介して金属膜もしくは金属化合物膜からなる第１導電層４７が形成されている。上記金属膜としては、例えば、ハフニウム（Ｈｆ）もしくはランタノイド系の金属を用い、例えば５ｎｍ以上３０ｎｍ以下の厚さで上記溝部３１を埋め込まないように形成される。上記金属化合物膜としては、例えば、ハフニウムシリサイドもしくはランタノイド系の金属のシリサイドを用い、例えば５ｎｍ以上３０ｎｍ以下の厚さで上記溝部３１を埋め込まないように形成される。
また、上記第１導電層４７には仕事関数を制御する膜を用いることができる。
例えば、ＮＦＥＴの場合、そのゲート電極では、４．６ｅＶ未満、望ましくは、４．３ｅＶ以下の仕事関数を有する。ＰＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、ＮＦＥＴの場合、そのゲート電極では、４．６ｅＶ未満、望ましくは、４．３ｅＶ以下の仕事関数を有する。ＰＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
ＮＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ｎＭＯＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
ＰＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物がある。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ｐＭＯＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
上記第１導電層４７は、ＮＦＥＴのゲート電極を形成しているので、上記ＮＦＥＴに適した仕事関数制御膜が用いられる。
また、上記溝部３１を埋め込むように、上記第１導電層４７上には、金属膜もしくは金属化合物膜からなる第２導電層４８が形成されている。
したがって、縦型トランジスタ２１のゲート電極２１Ｇは、上記溝部３１において、以下のように構成される。第１導電層４７の導電層３５と、第２導電層４８の埋め込み層３６と、第２導電層４８の電極層３７からなる。
したがって、縦型トランジスタ２１のゲート電極２１Ｇは、上記溝部３１において、以下のように構成される。第１導電層４７の導電層３５と、第２導電層４８の埋め込み層３６と、第２導電層４８の電極層３７からなる。
また、上記画素部１２の半導体基板１１には、複数の平面型トランジスタ２２が形成されている。例えば、リセットトランジスタ２２Ｒ、増幅トランジスタ２２Ａ、選択トランジスタ（図示せず）である。図面では、リセットトランジスタ２２Ｒ、増幅トランジスタ２２Ａが示されている。
上記平面型トランジスタ２２は、例えば上記半導体基板１１の画素部１２に、ゲート絶縁膜３２を介して上記第１導電層４７および上記第２導電層４８と同一層の膜でゲート電極２２Ｇが形成されている。
上記平面型トランジスタ２２は、例えば上記半導体基板１１の画素部１２に、ゲート絶縁膜３２を介して上記第１導電層４７および上記第２導電層４８と同一層の膜でゲート電極２２Ｇが形成されている。
さらに、上記周辺回路部１３の半導体基板１１には、平面型トランジスタのＮＦＥＴ２３とＰＦＥＴ２４が形成されている。
上記ＮＦＥＴ２３は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して上記第１導電層４７および上記第２導電層４８と同一層の膜でゲート電極２３Ｇが形成されている。
また、上記ＰＦＥＴ２４は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して上記第２導電層４８と同一層の膜でゲート電極２４Ｇが形成されている。したがって、上記第２導電層４８は、ＮＦＥＴのゲート電極を形成しているので、上記ＮＦＥＴに適した仕事関数制御膜が用いられることが好ましい。
上記第２導電層４８に用いる材料としては、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物がある。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
上記ＮＦＥＴ２３は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して上記第１導電層４７および上記第２導電層４８と同一層の膜でゲート電極２３Ｇが形成されている。
また、上記ＰＦＥＴ２４は、例えば上記半導体基板１１の周辺回路部１３に、ゲート絶縁膜３２を介して上記第２導電層４８と同一層の膜でゲート電極２４Ｇが形成されている。したがって、上記第２導電層４８は、ＮＦＥＴのゲート電極を形成しているので、上記ＮＦＥＴに適した仕事関数制御膜が用いられることが好ましい。
上記第２導電層４８に用いる材料としては、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物がある。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
上記平面トランジスタ２２のゲート電極２２Ｇの両側の半導体基板１１にはソース・ドレイン領域２５、２６が形成されている。
ここで、例えばリセットトランジスタ２２Ｒのソース・ドレイン領域２６と増幅トランジスタ２２Ａのソース・ドレイン領域２５は共通の拡散層で形成されている。また、増幅トランジスタ２２Ａのソース・ドレイン領域２６と選択トランジスタ（図示せず）のソース・ドレイン領域（図示せず）は共通の拡散層で形成されている。
そして、上記リセットトランジスタ１１Ｒの縦型トランジスタ側にソース・ドレイン領域２５が縦型トランジスタ２１のソース・ドレイン領域と共通になっている。この共通の拡散層がフローティングディフュージョンＦＤになっている。
また、これらの拡散層は、共通化されていても良いし、また、メタル配線を用いて接続されていても良い。
したがって、縦型トランジスタ２１は、光電変換部５１で光電変換された信号電荷を読み出す転送トランジスタになっている。
ここで、例えばリセットトランジスタ２２Ｒのソース・ドレイン領域２６と増幅トランジスタ２２Ａのソース・ドレイン領域２５は共通の拡散層で形成されている。また、増幅トランジスタ２２Ａのソース・ドレイン領域２６と選択トランジスタ（図示せず）のソース・ドレイン領域（図示せず）は共通の拡散層で形成されている。
そして、上記リセットトランジスタ１１Ｒの縦型トランジスタ側にソース・ドレイン領域２５が縦型トランジスタ２１のソース・ドレイン領域と共通になっている。この共通の拡散層がフローティングディフュージョンＦＤになっている。
また、これらの拡散層は、共通化されていても良いし、また、メタル配線を用いて接続されていても良い。
したがって、縦型トランジスタ２１は、光電変換部５１で光電変換された信号電荷を読み出す転送トランジスタになっている。
一方、周辺回路部１３の上記平面トランジスタのＮＦＥＴ２３のゲート電極２３Ｇの両側における半導体基板１１にはソース・ドレイン領域２７、２８が形成されている。
また、上記平面トランジスタのＰＦＥＴ２４のゲート電極２４Ｇの両側における半導体基板１１にはソース・ドレイン領域２９、３０が形成されている。
なお、上記平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４のソース・ドレイン領域２５〜３０には、必要に応じてエクステンション領域（図示せず）を形成してもよい。
また、上記平面トランジスタのＰＦＥＴ２４のゲート電極２４Ｇの両側における半導体基板１１にはソース・ドレイン領域２９、３０が形成されている。
なお、上記平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４のソース・ドレイン領域２５〜３０には、必要に応じてエクステンション領域（図示せず）を形成してもよい。
また、上記半導体基板１１上には、配線層８１が形成されている。配線層８１は、例えば、複数層の配線８２と、配線間を接続するプラグ８３と、配線８２を被覆する絶縁膜８４からなる。この絶縁膜８４は複数層に形成され、最下層の絶縁膜８５が上記各ゲート電極２１Ｇ〜２４Ｇを被覆している。さらに上記複数層の配線８２は、図面では２層に形成されているが、必要に応じて３層、４層もしくはそれ以上の層数に形成することができる。
さらに、上記配線層８１側には支持基板（図示せず）が形成されている。上記半導体基板１１の光電変換部５１が形成されている側は所望の厚さに形成されていて、カラーフィルター層、集光レンズ（マイクロレンズ）等を形成されている。
こうようにして、固体撮像装置４が構成されている。
さらに、上記配線層８１側には支持基板（図示せず）が形成されている。上記半導体基板１１の光電変換部５１が形成されている側は所望の厚さに形成されていて、カラーフィルター層、集光レンズ（マイクロレンズ）等を形成されている。
こうようにして、固体撮像装置４が構成されている。
本発明の固体撮像装置４では、溝部３１内に、その内面にゲート絶縁膜３２を介して形成された導電層３５と、溝部３１の内部を埋め込む埋め込み層３６と、上記導電層３５に接続された電極層３７でゲート電極２１Ｇが形成されている。実効的には、導電層３５がゲート電極２１Ｇの機能を有する。したがって、溝部３１を導電層３５で埋め込む必要がないので、従来技術のように、ゲート電極を形成するために高温の熱処理によって溝部３１に埋め込んだポリシリコンに対して不純物を溝部３１底部まで拡散させる必要がない。また、注入イオンが溝部３１に埋め込まれたポリシリコンに対して溝部３１の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
したがって、上記半導体基板１１に縦型トランジスタ２１を構成することができる。よって、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４が同一半導体基板１１に搭載されるため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。
また、上記固体撮像装置１〜４では、光電変換部５１の主たるｐｎ接合は、高濃度Ｐ型領域５５と高濃度Ｎ型領域５２で形成される。したがって、このｐｎ接合は、半導体基板１１内部にあって、一部のｐｎ接合が上記画素部１２の平面型トランジスタ２２の下部に延在するように形成される。例えば、半導体基板１１表面側（光入射側とは反対側）から見たときには、フォトダイオード３は画素分離の第２素子分離領域１５で区画された隣り合う単位画素の領域にまたがって形成される。半導体基板１１裏面側（光入射側）から見たときには、光電変換部５１の領域が単位画素の領域に対応する。
上記固体撮像装置１〜４では、光電変換部５１が、上記画素部１２に形成された縦型トランジスタ２１の転送トランジスタ、平面型トランジスタ２２のリセットトランジスタ２２Ｒ、増幅トランジスタ２２Ａ、選択トランジスタ（図示せず）等の下部に配置される。このように、光電変換部５１は、画素部１２の各トランジスタに対して立体的に配置されるので、その面積を大きくしながら、画素面積の縮小化が可能になる。よって、光電変換部５１の面積を広く確保することができるようになり、また半導体基板１１裏面から入射光を取り入れることができるので、飽和電荷量（Ｑｓ）や感度を低下させることなく画素サイズの微細化を図ることができる。
上記光電変換部５１からの光電変換された信号電荷の読み出しは、上記縦型トランジスタ２１のチャネル部により行う。このため、縦型トランジスタ２１のゲート電極２１Ｇを光電変換部５１中央部に位置させることで、光電変換部５１の全域で発生した信号電荷がチャネル部を通して縦型トランジスタ２１へ効率良く読み出される。よって、光電変換部５１からの信号電荷の読み出しが容易に行える。
また、光電変換部５１の高濃度Ｎ型領域５２が縦型トランジスタ２１のソース・ドレイン領域を兼ねていることにより、縦型トランジスタ２１の深さによって実効チャネル長が決定される。
さらに、上記縦型トランジスタ２１は、そのゲート電極２１Ｇおよびゲート絶縁膜３２の底部が、光電変換部５１のｐｎ接合部（高濃度Ｎ型領域５２と高濃度Ｐ型領域５５との界面）の深さと同位置、またはそれよりも深い位置に形成されている。これによって、上記縦型トランジスタ２１のチャネルが光電変換部５１とソース・ドレイン領域２５間に確実に形成されるので、縦型トランジスタ２１の動作が確実に行える。
さらに、上記縦型トランジスタ２１は、そのゲート電極２１Ｇおよびゲート絶縁膜３２の底部が、光電変換部５１のｐｎ接合部（高濃度Ｎ型領域５２と高濃度Ｐ型領域５５との界面）の深さと同位置、またはそれよりも深い位置に形成されている。これによって、上記縦型トランジスタ２１のチャネルが光電変換部５１とソース・ドレイン領域２５間に確実に形成されるので、縦型トランジスタ２１の動作が確実に行える。
また、上記縦型トランジスタ２１のゲート絶縁膜３２と上記光電変換部５１の高濃度Ｎ型領域５２との間に低濃度Ｐ型領域５６が形成されているので、光電変換部５１の欠陥などによるリーク電流の発生が抑制される。さらに、上記縦型トランジスタ２１のゲート絶縁膜３２と光電変換部５１の高濃度Ｐ型領域５５との間に低濃度Ｐ型領域５４が形成されているので、光電変換部５１の電荷蓄積容量を保持しつつ、縦型トランジスタ２１による電荷の転送が容易になる。
なお、上記固体撮像装置１〜４では、転送トランジスタとなる縦型トランジスタ２１、リセットトランジスタ２２Ｒ、増幅トランジスタ２２Ａ、選択トランジスタ等が拡散層でつながれている構成を示したが、各トランジスタが素子分離領域により分離されていて、配線によって接続される構成であってもよい。
［各固体撮像装置の構成を適用できるＣＭＯＳ型固体撮像装置の一例］
ここで、上記図１〜４によって説明した固体撮像装置１〜４の構成を適用できるＣＭＯＳ型固体撮像装置の一例を、図５の回路構成図によって説明する。
ここで、上記図１〜４によって説明した固体撮像装置１〜４の構成を適用できるＣＭＯＳ型固体撮像装置の一例を、図５の回路構成図によって説明する。
図５に示すように、固体撮像装置（ＣＭＯＳ型イメージセンサ）２０１は、光電変換部を含む画素２１１が行列状に２次元配置されてなる画素部２１０（前記図１〜図４の画素部１２に相当）と、その周辺回路として、制御信号線を独立に制御する駆動回路２２１、画素用垂直走査回路２２３、タイミング発生回路２２５、水平走査回路２２７等の周辺回路部２２０（前記図１〜図４の周辺回路部１３に相当）を有する構成となっている。上記画素部２１０は前記図１〜図４によって説明した画素部１２に相当する。また上記周辺回路部２２０は前記図１〜図４によって説明した周辺回路部１３に相当する。
画素２１１の行列状配列に対して、列毎に出力信号線２４１が配線され、画素２１１の各行毎に制御信号線が配線されている。これらの制御信号線は、例えば、転送制御線２４２、リセット制御線２４３および選択制御線２４４が配線されている。さらに、画素２１１の各々に、リセット電圧を供給するリセット線２４５が配線されている。
画素２１１の回路構成の一例が示されている。本回路例に係る単位画素は、受光部２３１に光電変換素子としてフォトダイオードを備え、例えば転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５の４つのトランジスタを有する画素回路となっている。上記フォトダイオードは前記図１〜図４によって説明した光電変換部５１に相当する。また、上記転送トランジスタ２３２は、前記図１〜図４によって説明した縦型トランジスタ２１に相当する。さらに、上記リセットトランジスタ２３３は前記図１〜図４によって説明したリセットトランジスタ２２Ｒに相当し、上記増幅トランジスタ２３４は前記図１〜図４によって説明した増幅トランジスタ２２Ａに相当する。また上記選択トランジスタ２３５は前記図１〜図４によって説明した選択トランジスタに相当する。ここでは、転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５には、例えばＮチャネルのＭＯＳトランジスタを用いている。
転送トランジスタ２３２は、受光部２３１のフォトダイオードのカソード電極と電荷電圧変換部であるフローティングディフュージョン部２３６との間に接続されている。このフローティングディフュージョン部２３６は前記図１〜図４によって説明したフローティングディフュージョン部ＦＤに相当する。そして、受光部２３１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）は、転送トランジスタ２３２のゲート電極（制御電極）に転送パルスが与えられることによってフローティングディフュージョン部２３６に転送される。
上記リセットトランジスタ２３３は、上記リセット線２４５にドレイン電極が接続され、フローティングディフュージョン部２３６にソース電極がそれぞれ接続されている。そして、受光部２３１からフローティングディフュージョン部２３６への信号電荷の転送に先立って、ゲート電極にリセットパルスが与えられることによってフローティングディフュージョン部２３６の電位をリセット電圧にリセットする。
上記増幅トランジスタ２３４は、フローティングディフュージョン部２３６にゲート電極が接続され、画素電源Ｖｄｄにドレイン電極がそれぞれ接続されている。そして、リセットトランジスタ２３３によってリセットされた後のフローティングディフュージョン部２３６の電位をリセットレベルとして出力する。さらに転送トランジスタ２３２によって信号電荷が転送された後のフローティングディフュージョン部２３６の電位を信号レベルとして出力する。
上記選択トランジスタ２３５は、例えば、ドレイン電極が増幅トランジスタ２３４のソース電極に接続され、ソース電極が出力信号線２４１に接続されている。そしてゲート電極に選択パルスが与えられることによってオン状態となり、画素２１１を選択状態として上記増幅トランジスタ２３４から出力される信号を出力信号線２４１に出力する。なお、選択トランジスタ２３５については、画素電源Ｖｄｄと増幅トランジスタ２３４のドレイン電極との間に接続した構成を採ることも可能である。
上記駆動回路２２１は、画素部２１０の読み出し行の各画素２１１の信号を読み出す読み出し動作を行う構成となっている。
上記画素用垂直走査回路２２３は、シフトレジスタもしくはアドレスデコーダ等によって構成されている。そして、リセットパルス、転送パルスおよび選択パルス等を適宜発生することで、画素部２１０の各画素２１１を電子シャッタ行と読み出し行のそれぞれについて行単位で垂直方向（上下方向）に走査する。それとともに、電子シャッタ行に対してはその行の画素２１１の信号掃き捨てを行うための電子シャッタ動作を行う。そして、駆動回路２２１による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行う。
水平走査回路２２７は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素部２１０の画素列ごとに順に水平走査する。
タイミング発生回路２２５は、駆動回路２２１、画素用垂直走査回路２２３等の動作の基準となるタイミング信号や制御信号が生成される。
タイミング発生回路２２５は、駆動回路２２１、画素用垂直走査回路２２３等の動作の基準となるタイミング信号や制御信号が生成される。
上記固体撮像装置（ＣＭＯＳ型イメージセンサ）２０１の構成は一例であって、上記構成に限定されるものではない。
＜５．第５の実施の形態＞
［固体撮像装置の第１製造方法の一例］
次に、本発明の第５実施の形態に係る固体撮像装置の第１製造方法の一例を、図６〜図１４の製造工程断面図によって説明する。
［固体撮像装置の第１製造方法の一例］
次に、本発明の第５実施の形態に係る固体撮像装置の第１製造方法の一例を、図６〜図１４の製造工程断面図によって説明する。
本発明の固体撮像装置の第１製造方法は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部と、上記光電変換部から信号電荷を読み出す縦型トランジスタと、読み出した信号電荷を処理する平面型トランジスタを備えた画素部を形成する。それとともに、上記画素部の周辺に周辺回路部を形成する。この周辺回路部は、第１導電型（以下、例えばＮ型とする）チャネルのトランジスタ（以下、ＮＦＥＴという）と、第１導電型（以下、例えばＰ型とする）チャネルのトランジスタ（以下、ＰＦＥＴという）とを有して形成される。
上記画素部および上記周辺回路部の各トランジスタのゲート電極を形成する工程は、以下のようになる。
［各トランジスタのゲートの製造工程］
図６（１）に示すように、上記半導体基板１１に上記画素部を形成する画素部形成領域１６と上記周辺回路部を形成する周辺回路部形成領域１７とを分離する第１素子分離領域１４を形成する。それとともに、上記画素部形成領域１６内に形成される画素間を分離する第２素子分離領域１５を形成する。
また、図示はしていないが、光電変換部が形成される領域、画素部のトランジスタが形成される領域、周辺回路部のＮＦＥＴ、ＯＰＦＥＴが形成される領域等にウエル領域を形成する。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成される。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成される。
さらに、図示はしていないが、上記画素部形成領域１６の上記半導体基板１１中に、後に詳細を説明する上記光電変換部が形成されている。
図６（１）に示すように、上記半導体基板１１に上記画素部を形成する画素部形成領域１６と上記周辺回路部を形成する周辺回路部形成領域１７とを分離する第１素子分離領域１４を形成する。それとともに、上記画素部形成領域１６内に形成される画素間を分離する第２素子分離領域１５を形成する。
また、図示はしていないが、光電変換部が形成される領域、画素部のトランジスタが形成される領域、周辺回路部のＮＦＥＴ、ＯＰＦＥＴが形成される領域等にウエル領域を形成する。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成される。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成される。
さらに、図示はしていないが、上記画素部形成領域１６の上記半導体基板１１中に、後に詳細を説明する上記光電変換部が形成されている。
次いで、上記半導体基板１１の縦型トランジスタのゲート電極を形成する領域に溝部３１を形成する。この溝部３１は、例えばレジストマスクを用いたドライエッチングにより形成され、例えば幅が０．１μｍ〜０．４μｍに形成される。上記溝部３１を形成した後にエッチングマスクに用いたレジストマスクは除去される。
次いで、上記溝部３１の内面を含む上記半導体基板１１表面にゲート絶縁膜３２を形成する。例えば、半導体基板１１表面を表面酸化することで、上記ゲート絶縁膜３２は形成される。
次に、図６（２）に示すように、上記溝部３１の内面を含む上記半導体基板１１上に上記ゲート絶縁膜３２を介して第１ポリシリコン膜３３をノンドープ状態で形成する。例えば、化学気相成長法によって、上記第１ポリシリコン膜３３を例えば３０ｎｍ以上で上記溝部３１を埋め込まないように、溝部３１の幅の１／２未満の厚さに形成する。
さらに、上記第１ポリシリコン膜３３上に保護膜６１を形成する。この保護膜６１は、例えば酸化シリコン膜で、例えば１０ｎｍ以上の厚さに形成される。この酸化シリコン膜は、例えば熱酸化法、化学気相成長法等の成膜技術によって形成される。
さらに、上記第１ポリシリコン膜３３上に保護膜６１を形成する。この保護膜６１は、例えば酸化シリコン膜で、例えば１０ｎｍ以上の厚さに形成される。この酸化シリコン膜は、例えば熱酸化法、化学気相成長法等の成膜技術によって形成される。
次に、図７（３）に示すように、上記周辺回路部形成領域１７の上記保護膜６１上にレジストマスク６２を形成する。そしてレジストマスク６２をエッチングマスクに用いて、上記保護膜６１を除去し、上記画素部形成領域１６上に上記第１ポリシリコン膜３３を露出させる。
その後、上記レジストマスク６２を除去する。図面では、レジストマスク６２を除去する直前の状態を示した。
その後、上記レジストマスク６２を除去する。図面では、レジストマスク６２を除去する直前の状態を示した。
次に、図７（４）に示すように、上記画素部形成領域１６の上記第１ポリシリコン膜３３に第１導電型不純物（例えばＮ型不純物）をドーピングする。例えば、気相ドーピングなどの等方的ドーピングを用いる。Ｎ型不純物をドーピングする場合は、例えばリン（Ｐ）もしくはヒ素（Ａｓ）を用い、Ｐ型不純物をドーピングする場合は、例えばホウ素（Ｂ）を用いる。ドーピング濃度は、後に形成される第２ポリシリコン膜を含め溝部３１の全体に拡散した場合でも１×１０19ｃｍ-3の不純物濃度が確保できる濃度以上とする。
その後、上記保護膜６１を除去する。図面では、保護膜６１を除去する直前の状態を示した。
その後、上記保護膜６１を除去する。図面では、保護膜６１を除去する直前の状態を示した。
その結果、図８（５）に示すように、上記第１ポリシリコン膜３３は、上記画素部形成領域１６では、不純物がドーピングされた状態であり、上記周辺回路部形成領域１７ではノンドープの状態となっている。
次に、図８（６）に示すように、上記第１ポリシリコン膜３３上に第２ポリシリコン膜３４をノンドープ状態で形成する。
次に、図９（７）に示すように、上記画素部形成領域１６および上記周辺回路部形成領域１７上で上記ＮＦＥＴが形成される領域上の上記第２ポリシリコン膜３４と上記第１ポリシリコン膜３３にＮ型不純物をドーピングする。このとき、溝部３１内に上記第２ポリシリコン膜３４にはＮ型不純物がイオン注入されず、ノンドープ状態の上記第２ポリシリコン膜３４が残され、埋め込み層３６が形成される。なお、熱工程を経ることによって、Ｎ型不純物が拡散されることもある。
また、上記ＰＦＥＴが形成される領域上の上記第２ポリシリコン膜３４と上記第１ポリシリコン膜３３にＰ型不純物をドーピングする。
例えば、Ｎ型の場合、ドーパントにリン（Ｐ）もしくはヒ素（Ａｓ）を用い、エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０15ｉｏｎｓ／ｃｍ2〜１×１０16ｉｏｎｓ／ｃｍ2に設定する。
例えば、Ｐ型の場合、ドーパントにボロン（Ｂ）もしくはＢＦ2、インジウム（Ｉｎ）を用い、エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０15ｉｏｎｓ／ｃｍ2〜１×１０16ｉｏｎｓ／ｃｍ2に設定する。
また、上記ＰＦＥＴが形成される領域上の上記第２ポリシリコン膜３４と上記第１ポリシリコン膜３３にＰ型不純物をドーピングする。
例えば、Ｎ型の場合、ドーパントにリン（Ｐ）もしくはヒ素（Ａｓ）を用い、エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０15ｉｏｎｓ／ｃｍ2〜１×１０16ｉｏｎｓ／ｃｍ2に設定する。
例えば、Ｐ型の場合、ドーパントにボロン（Ｂ）もしくはＢＦ2、インジウム（Ｉｎ）を用い、エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０15ｉｏｎｓ／ｃｍ2〜１×１０16ｉｏｎｓ／ｃｍ2に設定する。
次に、図９（８）に示すように、上記第１ポリシリコン膜３３および上記第２ポリシリコン膜３４で、上記縦型トランジスタのゲート電極２１Ｇと、画素部の平面型トランジスタのゲート電極２２Ｇと、周辺回路部の各トランジスタのゲート電極２３Ｇ、２４Ｇを形成する。
したがって、上記ゲート電極２１Ｇは、第１ポリシリコン膜３３にＮ型不純物をドーピングした導電層３５と、上記埋め込み層３６と、Ｎ型不純物がドーピングされた上記第２ポリシリコン膜３４の部分で構成される。また、上記ゲート電極２２Ｇおよび上記ゲート電極２３Ｇは、上記第１導電型不純物がドーピングされた第１ポリシリコン膜３３と上記第１導電型不純物がドーピングされた第２ポリシリコン膜３４からなる。さらに、上記ゲート電極２４Ｇは、第２導電型不純物がドーピングされた第１ポリシリコン膜３３と第２ポリシリコン膜３４からなる。
したがって、上記ゲート電極２１Ｇは、第１ポリシリコン膜３３にＮ型不純物をドーピングした導電層３５と、上記埋め込み層３６と、Ｎ型不純物がドーピングされた上記第２ポリシリコン膜３４の部分で構成される。また、上記ゲート電極２２Ｇおよび上記ゲート電極２３Ｇは、上記第１導電型不純物がドーピングされた第１ポリシリコン膜３３と上記第１導電型不純物がドーピングされた第２ポリシリコン膜３４からなる。さらに、上記ゲート電極２４Ｇは、第２導電型不純物がドーピングされた第１ポリシリコン膜３３と第２ポリシリコン膜３４からなる。
上記第１ポリシリコン膜３３の代わりにアモルファスシリコン膜を用いることも可能である。
［光電変換部の製造工程］
ここで、上記光電変換部の形成方法の一例を以下に説明する。
図１０（１）に示すように、半導体基板１１として、例えばｐ型半導体基板を用意する。
上記半導体基板１１に光電変換部５１を形成する。この光電変換部５１はフォトダイオードで構成される。
例えば、レジストマスク（図示せず）を用いたイオン注入により、上記半導体基板１１の表面側にＮ型半導体領域（以下、高濃度Ｎ型領域という）５２を形成する。次いで、その下部に接合させて上記高濃度Ｎ型領域５２よりも低濃度のＮ型半導体領域（以下、低濃度Ｎ型領域という）５３を形成する。さらに、ｐ型不純物をイオン注入することで、上記高濃度Ｎ型領域５２上にＰ型半導体領域（以下、低濃度Ｐ型領域という）５４を形成する。
その後、上記レジストマスクを除去する。
次に、新たなレジストマスク（図示せず）を用いたイオン注入により、上記低濃度Ｐ型領域５４を上記高濃度Ｎ型領域５２上の一部に残して、その周囲に、上記低濃度Ｐ型領域５４よりも高濃度のＰ型半導体領域（以下、高濃度Ｐ型領域という）５５を形成する。上記低濃度Ｐ型領域５４は、例えば上記高濃度Ｎ型領域５２上の中央部に残すことが、電荷を読み出し易くするために好ましい。
ここで、上記光電変換部の形成方法の一例を以下に説明する。
図１０（１）に示すように、半導体基板１１として、例えばｐ型半導体基板を用意する。
上記半導体基板１１に光電変換部５１を形成する。この光電変換部５１はフォトダイオードで構成される。
例えば、レジストマスク（図示せず）を用いたイオン注入により、上記半導体基板１１の表面側にＮ型半導体領域（以下、高濃度Ｎ型領域という）５２を形成する。次いで、その下部に接合させて上記高濃度Ｎ型領域５２よりも低濃度のＮ型半導体領域（以下、低濃度Ｎ型領域という）５３を形成する。さらに、ｐ型不純物をイオン注入することで、上記高濃度Ｎ型領域５２上にＰ型半導体領域（以下、低濃度Ｐ型領域という）５４を形成する。
その後、上記レジストマスクを除去する。
次に、新たなレジストマスク（図示せず）を用いたイオン注入により、上記低濃度Ｐ型領域５４を上記高濃度Ｎ型領域５２上の一部に残して、その周囲に、上記低濃度Ｐ型領域５４よりも高濃度のＰ型半導体領域（以下、高濃度Ｐ型領域という）５５を形成する。上記低濃度Ｐ型領域５４は、例えば上記高濃度Ｎ型領域５２上の中央部に残すことが、電荷を読み出し易くするために好ましい。
次に、図１１（２）に示すように、前記図６（１）によって説明した溝部３１を形成し、ゲート絶縁膜３２を形成する。上記溝部３１は、上記低濃度Ｐ型領域５４を貫通して上記高濃度Ｎ型領域５２上部に達するように形成される。
次に、図１２（３）に示すように、斜めイオン注入法によって、上記溝部３１の底部側およびその側周下部側の半導体基板１１に上記低濃度Ｐ型領域５４と同程度の濃度を有する低濃度Ｐ型領域５６を形成する。
その後、図１３（４）に示すように、上記画素部形成領域１６内に形成される画素間を分離する第２素子分離領域１５を形成する。なお、この第２素子分離領域１５は、光電変換部５１を形成した後で溝部３１を形成する前に形成してもよい。
このようにして、光電変換部５１が形成される。
このようにして、光電変換部５１が形成される。
［トランジスタのゲート電極形成後の製造工程］
さらに、図１４に示すように、各トランジスタのゲート電極２１Ｇ〜２４Ｇを形成した後は、前記第１製造方法で説明したのと同様に、各ゲート電極２２Ｇ〜２４Ｇの両側の半導体基板１１にエクステンション領域（図示せず）、ソース・ドレイン領域２５〜３０等形成する。さらに、半導体基板１１上に配線層８１を形成する。
次いで、図示はしていないが、上記配線層８１側に支持基板を形成した後、上記半導体基板１１の光電変換部５１が形成されている側を研削、研磨等によって上記半導体基板１１を所望の厚さにする。
次いで、半導体基板１１側にカラーフィルター層、集光レンズ（マイクロレンズ）等を形成する。
こうようにして、固体撮像装置１が完成する。
さらに、図１４に示すように、各トランジスタのゲート電極２１Ｇ〜２４Ｇを形成した後は、前記第１製造方法で説明したのと同様に、各ゲート電極２２Ｇ〜２４Ｇの両側の半導体基板１１にエクステンション領域（図示せず）、ソース・ドレイン領域２５〜３０等形成する。さらに、半導体基板１１上に配線層８１を形成する。
次いで、図示はしていないが、上記配線層８１側に支持基板を形成した後、上記半導体基板１１の光電変換部５１が形成されている側を研削、研磨等によって上記半導体基板１１を所望の厚さにする。
次いで、半導体基板１１側にカラーフィルター層、集光レンズ（マイクロレンズ）等を形成する。
こうようにして、固体撮像装置１が完成する。
本発明の固体撮像装置の第１製造方法では、溝部３１の内面にゲート絶縁膜３２を介して形成した第１ポリシリコン膜３３に導電型不純物をドーピングすることで実効的にゲート電極として機能する導電層３５が形成される。そして、溝部３１の内部を埋め込むノンドープの第２ポリシリコン膜３４の埋め込み層３６と、上記第１ポリシリコン膜３３に接続される第１導電型不純物をドーピングした第２ポリシリコン膜３４の電極層３７でゲート電極２１Ｇが形成される。実効的には、導電層３５がゲート電極２１Ｇの機能を有する。したがって、溝部３１を導電層３５で埋め込む必要がないので、従来技術のように、縦型トランジスタのゲート電極を形成するために高温の熱処理によって溝部３１に埋め込んだポリシリコンに対して不純物を溝部３１の底部まで拡散させる必要がない。また、注入イオンが溝部３１に埋め込まれたポリシリコンに対して溝部３１の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
通常、平面型トランジスタである表面型チャネルのＣＭＯＳＦＥＴでは、ＮＦＥＴのゲート電極をＮ型、ＰＦＥＴのゲート電極をＰ型に形成する必要があることが、例えば、Y.Nishida et al.,IEDM Tech. Dig.，pp.869-872,December 2001に開示されている。
また、縦型トランジスタと平面型トランジスタのそれぞれのゲート電極にＩｎ Ｓｉｔｕ．ドープのポリシリコンを用いた従来技術が知られている。この技術では、縦型トランジスタが形成される縦穴を埋め込むとともに、平面型トランジスタのＣＭＯＳＦＥＴのゲート電極を形成する方法がある。しかしながら、この方法では、ＣＭＯＳＦＥＴのＮＦＥＴもしくはＰＦＥＴどちらかのゲート電極の導電性が本来の導電性と逆になり、ＣＭＯＳＦＥＴを作るのが困難になっていた。
それを避けるために、縦型トランジスタと平面型トランジスタでゲート電極の作り分けを行うことが考えられるが、この場合、工程数が増大してコストが増大する。また、平面型トランジスタのゲート加工時に先に形成した縦型トランジスタの段差が存在するので平面型トランジスタのゲートエッチングで残渣が残る。これによって、歩留まりの低下を引き起こすことになっていた。
また、縦型トランジスタと平面型トランジスタのそれぞれのゲート電極にＩｎ Ｓｉｔｕ．ドープのポリシリコンを用いた従来技術が知られている。この技術では、縦型トランジスタが形成される縦穴を埋め込むとともに、平面型トランジスタのＣＭＯＳＦＥＴのゲート電極を形成する方法がある。しかしながら、この方法では、ＣＭＯＳＦＥＴのＮＦＥＴもしくはＰＦＥＴどちらかのゲート電極の導電性が本来の導電性と逆になり、ＣＭＯＳＦＥＴを作るのが困難になっていた。
それを避けるために、縦型トランジスタと平面型トランジスタでゲート電極の作り分けを行うことが考えられるが、この場合、工程数が増大してコストが増大する。また、平面型トランジスタのゲート加工時に先に形成した縦型トランジスタの段差が存在するので平面型トランジスタのゲートエッチングで残渣が残る。これによって、歩留まりの低下を引き起こすことになっていた。
一方、本発明の固体撮像装置の第１製造方法では、画素部１２および周辺回路部１３の平面型トランジスタ（ＮＦＥＴ２３、ＰＦＥＴ２４）のゲート電極２３Ｇ、２４Ｇは、ノンドープの第１ポリシリコン膜３３とノンドープの第２ポリシリコン膜３４に、所定の導電型の不純物をドーピングして形成される。このため、ＮＦＥＴ２３のゲート電極２３ＧをＮ型に、ＰＦＥＴ２４のゲート電極２４ＧをＰ型に作り分けられる。しかも、微細なゲート長を有するゲート電極２３Ｇ、２４Ｇを形成することができる。
よって、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２〜２４が同一半導体基板に搭載されているため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。また、従来技術のように、歩留まりの低下をきたすこともない。
よって、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２〜２４が同一半導体基板に搭載されているため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。また、従来技術のように、歩留まりの低下をきたすこともない。
＜６．第６の実施の形態＞
［固体撮像装置の製造方法の第２例］
次に、本発明の第６実施の形態に係る固体撮像装置の製造方法の第２例を、図１５〜図１７の製造工程断面図によって説明する。
［固体撮像装置の製造方法の第２例］
次に、本発明の第６実施の形態に係る固体撮像装置の製造方法の第２例を、図１５〜図１７の製造工程断面図によって説明する。
本発明の固体撮像装置の第２製造方法は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部と、上記光電変換部から信号電荷を読み出す縦型トランジスタと、読み出した信号電荷を処理する平面型トランジスタを備えた画素部を形成する。それとともに、上記画素部の周辺に周辺回路部を形成する。この周辺回路部は、第１導電型（以下、例えばＮ型とする）チャネルのトランジスタ（以下、ＮＦＥＴという）と、第１導電型（以下、例えばＰ型とする）チャネルのトランジスタ（以下、ＰＦＥＴという）とを有して形成される。
上記画素部および上記周辺回路部の各トランジスタのゲート電極を形成する工程は、以下のようになる。
［各トランジスタのゲートの製造工程］
図１５（１）に示すように、上記半導体基板１１に上記画素部を形成する画素部形成領域１６と上記周辺回路部を形成する周辺回路部形成領域１７とを分離する第１素子分離領域１４を形成する。それとともに、上記画素部形成領域１６内に形成される画素間を分離する第２素子分離領域１５を形成する。
また、図示はしていないが、光電変換部が形成される領域、画素部のトランジスタが形成される領域、周辺回路部のＮＦＥＴ、ＯＰＦＥＴが形成される領域等にウエル領域を形成する。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成される。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成される。
さらに、図示はしていないが、上記画素部形成領域１６の上記半導体基板１１中に、前記図１４によって詳細を説明した上記光電変換部が形成されている。
図１５（１）に示すように、上記半導体基板１１に上記画素部を形成する画素部形成領域１６と上記周辺回路部を形成する周辺回路部形成領域１７とを分離する第１素子分離領域１４を形成する。それとともに、上記画素部形成領域１６内に形成される画素間を分離する第２素子分離領域１５を形成する。
また、図示はしていないが、光電変換部が形成される領域、画素部のトランジスタが形成される領域、周辺回路部のＮＦＥＴ、ＯＰＦＥＴが形成される領域等にウエル領域を形成する。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成される。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成される。
さらに、図示はしていないが、上記画素部形成領域１６の上記半導体基板１１中に、前記図１４によって詳細を説明した上記光電変換部が形成されている。
次いで、上記半導体基板１１の縦型トランジスタのゲート電極を形成する領域に溝部３１を形成する。この溝部３１は、例えばレジストマスクを用いたドライエッチングにより形成され、例えば幅が０．１μｍ〜０．４μｍに形成される。上記溝部３１を形成した後にエッチングマスクに用いたレジストマスクは除去される。
次いで、上記溝部３１の内面を含む上記半導体基板１１表面にゲート絶縁膜３２を形成する。例えば、半導体基板１１表面を表面酸化することで、上記ゲート絶縁膜３２は形成される。
次に、図１５（２）に示すように、上記溝部３１の内面を含む上記半導体基板１１上に上記ゲート絶縁膜３２を介してポリシリコン膜６３をノンドープ状態で形成する。例えば、化学気相成長法によって、上記ポリシリコン膜６３を例えば３０ｎｍ以上で上記溝部３１を埋め込まないように、溝部３１の幅の１／２未満の厚さに形成する。
さらに、上記ポリシリコン膜６３上に保護膜６４を形成する。この保護膜６４は、例えば酸化シリコン膜で、例えば１０ｎｍ以上の厚さに形成される。この酸化シリコン膜は、例えば熱酸化法、化学気相成長法等の成膜技術によって形成される。
さらに、上記ポリシリコン膜６３上に保護膜６４を形成する。この保護膜６４は、例えば酸化シリコン膜で、例えば１０ｎｍ以上の厚さに形成される。この酸化シリコン膜は、例えば熱酸化法、化学気相成長法等の成膜技術によって形成される。
次に、図１６（３）に示すように、上記周辺回路部形成領域１７のＰＦＥＴの形成領域の上記保護膜６４上にレジストマスク６５を形成する。そしてこのレジストマスク６５をエッチングマスクに用いて、上記保護膜６４を除去し、上記画素部形成領域１６および周辺回路部形成領域１７のＮＦＥＴの形成領域に上記ポリシリコン膜６３を露出させる。
その後、上記レジストマスク６５を除去する。図面では、レジストマスク６５を除去する直前の状態を示した。
その後、上記レジストマスク６５を除去する。図面では、レジストマスク６５を除去する直前の状態を示した。
次に、図１６（４）に示すように、上記画素部形成領域１６および周辺回路部形成領域１７のＮＦＥＴの形成領域の上記ポリシリコン膜６３に第１導電型不純物（例えばＮ型不純物）をドーピングして、第１導電型不純物がドーピングされたポリシリコン膜３８を形成する。上記ドーピングには、例えば気相ドーピングなどの等方的ドーピングを用いる。上記第１導電型不純物としてＮ型不純物をドーピングする場合は、例えばリン（Ｐ）もしくはヒ素（Ａｓ）を用いる。なお、Ｐ型不純物をドーピングする場合は、例えばホウ素（Ｂ）を用いる。ドーピング濃度は、後に形成される第２ポリシリコン膜を含め溝部３１の全体に拡散した場合でも、ゲート空乏化を抑制するため、１×１０19ｃｍ-3の不純物濃度が確保できる濃度以上とする。
その後、上記保護膜６４を除去する。図面では、保護膜６４を除去する直前の状態を示した。
その後、上記保護膜６４を除去する。図面では、保護膜６４を除去する直前の状態を示した。
その結果、図１７（５）に示すように、上記第１導電型不純物がＮ型不純物とすると上記ポリシリコン膜６３は、上記画素部形成領域１６および上記周辺回路部形成領域１７のＮＦＥＴ形成領域ではＮ型不純物がドーピングされた状態であり、上記周辺回路部形成領域１７のＰＦＥＴ形成領域ではノンドープの状態となっている。
次に、上記ポリシリコン膜６３上にレジストマスク（図示せず）を形成し、そのレジストマスクの上記周辺回路部形成領域のＰＦＥＴが形成される領域上に開口部（図示せず）を形成する。このレジストマスクをイオン注入マスクに用いて、上記ポリシリコン膜６３に第２導電型不純物（例えばＰ型不純物）をドーピングして、第２導電型不純物がドーピングされたポリシリコン膜４０を形成する。その後、上記レジストマスクを除去する。
次に、上記ポリシリコン膜６３上にレジストマスク（図示せず）を形成し、そのレジストマスクの上記周辺回路部形成領域のＰＦＥＴが形成される領域上に開口部（図示せず）を形成する。このレジストマスクをイオン注入マスクに用いて、上記ポリシリコン膜６３に第２導電型不純物（例えばＰ型不純物）をドーピングして、第２導電型不純物がドーピングされたポリシリコン膜４０を形成する。その後、上記レジストマスクを除去する。
次に、図１７（６）に示すように、上記ポリシリコン膜３８、４０上に金属膜（もしくは金属化合物膜）３９を形成する。金属膜としては、例えば、タングステン、ニッケル等の金属を用いることができる。また金属化合物膜としては、例えば、窒化タングステン、窒化チタン等の金属窒化物、ニッケルシリサイド、コバルトシリサイド等の金属シリサイドを用いることができる。
次に、図１８（７）に示すように、上記ポリシリコン膜３８、４０および上記金属膜（もしくは金属化合物膜）３９で、上記縦型トランジスタのゲート電極２１Ｇと、画素部１２の平面型トランジスタ２２のゲート電極２２Ｇと、周辺回路部１３の各トランジスタのゲート電極２３Ｇ、２４Ｇを形成する。
したがって、上記ゲート電極２１Ｇは、Ｎ型不純物がドーピングされたポリシリコン膜３８の導電層３５と、上記金属層（もしくは金属化合物層）３９で構成される埋め込み層３６、電極層３７からなる。また、上記ゲート電極２２Ｇおよび上記ゲート電極２３Ｇは、上記第１導電型不純物がドーピングされたポリシリコン膜３８と上記金属層（もしくは金属化合物層）３９からなる。さらに、上記ゲート電極２４Ｇは、第２導電型不純物がドーピングされたポリシリコン膜４０と金属層（もしくは金属化合物層）３９からなる。
したがって、上記ゲート電極２１Ｇは、Ｎ型不純物がドーピングされたポリシリコン膜３８の導電層３５と、上記金属層（もしくは金属化合物層）３９で構成される埋め込み層３６、電極層３７からなる。また、上記ゲート電極２２Ｇおよび上記ゲート電極２３Ｇは、上記第１導電型不純物がドーピングされたポリシリコン膜３８と上記金属層（もしくは金属化合物層）３９からなる。さらに、上記ゲート電極２４Ｇは、第２導電型不純物がドーピングされたポリシリコン膜４０と金属層（もしくは金属化合物層）３９からなる。
上記ポリシリコン膜６３の代わりにアモルファスシリコン膜を用いることも可能である。
［光電変換部の製造工程］
また、上記光電変換部の製造工程は、前記第１製造方法で説明したのと同様に行うことができる。その際、光電変換部５１に対する溝部３１の形成位置は、前記第１製造方法で説明したのと同様となる。
また、上記光電変換部の製造工程は、前記第１製造方法で説明したのと同様に行うことができる。その際、光電変換部５１に対する溝部３１の形成位置は、前記第１製造方法で説明したのと同様となる。
［トランジスタのゲート電極形成後の製造工程］
さらに、各トランジスタのゲート電極２１Ｇ〜２４Ｇを形成した後は、前記第１製造方法の前記図１４によって説明したのと同様に、各ゲート電極２２Ｇ〜２４Ｇの両側の半導体基板１１にエクステンション領域（図示せず）、ソース・ドレイン領域２５〜３０等形成する。さらに、半導体基板１１上に配線層８１を形成する。
次いで、図示はしていないが、上記配線層８１側に支持基板を形成した後、上記半導体基板１１の光電変換部５１が形成されている側を研削、研磨等によって上記半導体基板１１を所望の厚さにする。
次いで、半導体基板１１側にカラーフィルター層、集光レンズ（マイクロレンズ）等を形成する。
さらに、各トランジスタのゲート電極２１Ｇ〜２４Ｇを形成した後は、前記第１製造方法の前記図１４によって説明したのと同様に、各ゲート電極２２Ｇ〜２４Ｇの両側の半導体基板１１にエクステンション領域（図示せず）、ソース・ドレイン領域２５〜３０等形成する。さらに、半導体基板１１上に配線層８１を形成する。
次いで、図示はしていないが、上記配線層８１側に支持基板を形成した後、上記半導体基板１１の光電変換部５１が形成されている側を研削、研磨等によって上記半導体基板１１を所望の厚さにする。
次いで、半導体基板１１側にカラーフィルター層、集光レンズ（マイクロレンズ）等を形成する。
本発明の固体撮像装置の第２製造方法では、溝部３１の内面にゲート絶縁膜３２を介して形成したポリシリコン膜６３に導電型不純物をドーピングすることで実効的にゲート電極２１Ｇとして機能する導電層３５が形成される。そして、溝部３１の内部を埋め込む金属膜（もしくは金属化合物膜）の埋め込み層３６と上記導電層３５に接続される金属膜（もしくは金属化合物膜）の電極層３７でゲート電極２１Ｇが形成される。実効的には、導電層３５がゲート電極２１Ｇの機能を有する。したがって、溝部３１を導電層３５で埋め込む必要がないので、従来技術のように、縦型トランジスタのゲート電極を形成するために高温の熱処理によって溝部３１に埋め込んだポリシリコンに対して不純物を溝部３１底部まで拡散させる必要がない。また、溝部３１に埋め込まれたポリシリコンに対して注入イオンが溝部３１の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
通常、平面型トランジスタである表面型チャネルのＣＭＯＳＦＥＴでは、ＮＦＥＴのゲート電極をＮ型、ＰＦＥＴのゲート電極をＰ型に形成する必要があることが、例えば、Y.Nishida et al.,IEDM Tech. Dig.，pp.869-872,December 2001に開示されている。
また、縦型トランジスタと平面型トランジスタのそれぞれのゲート電極にＩｎ Ｓｉｔｕ．ドープのポリシリコンを用いた従来技術が知られている。この技術では、縦型トランジスタが形成される縦穴を埋め込むとともに、平面型トランジスタのＣＭＯＳＦＥＴのゲート電極を形成する方法がある。しかしながら、この方法では、ＣＭＯＳＦＥＴのＮＦＥＴもしくはＰＦＥＴどちらかのゲート電極の導電性が本来の導電性と逆になり、ＣＭＯＳＦＥＴを作るのが困難になっていた。
それを避けるために、縦型トランジスタと平面型トランジスタでゲート電極の作り分けを行うことが考えられるが、この場合、工程数が増大してコストが増大する。また、平面型トランジスタのゲート加工時に先に形成した縦型トランジスタの段差が存在するので平面型トランジスタのゲートエッチングで残渣が残る。これによって、歩留まりの低下を引き起こすことになっていた。
また、縦型トランジスタと平面型トランジスタのそれぞれのゲート電極にＩｎ Ｓｉｔｕ．ドープのポリシリコンを用いた従来技術が知られている。この技術では、縦型トランジスタが形成される縦穴を埋め込むとともに、平面型トランジスタのＣＭＯＳＦＥＴのゲート電極を形成する方法がある。しかしながら、この方法では、ＣＭＯＳＦＥＴのＮＦＥＴもしくはＰＦＥＴどちらかのゲート電極の導電性が本来の導電性と逆になり、ＣＭＯＳＦＥＴを作るのが困難になっていた。
それを避けるために、縦型トランジスタと平面型トランジスタでゲート電極の作り分けを行うことが考えられるが、この場合、工程数が増大してコストが増大する。また、平面型トランジスタのゲート加工時に先に形成した縦型トランジスタの段差が存在するので平面型トランジスタのゲートエッチングで残渣が残る。これによって、歩留まりの低下を引き起こすことになっていた。
一方、本発明の固体撮像装置の第２製造方法では、画素部１２および周辺回路部１３の平面型トランジスタ（ＮＦＥＴ２３、ＰＦＥＴ２４）のゲート電極２３Ｇ、２４Ｇは、ゲート電極３２の直上に形成されるノンドープのポリシリコン膜６３に、所定の導電型の不純物をドーピングして形成される。このため、ＮＦＥＴ２３のゲート電極２３ＧをＮ型に、ＰＦＥＴ２４のゲート電極２４ＧをＰ型に作り分けられる。しかも、微細なゲート長を有するゲート電極２３Ｇ、２４Ｇを形成することができる。
よって、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４が同一半導体基板１１に搭載されているため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。また、従来技術のように、歩留まりの低下をきたすこともない。
よって、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４が同一半導体基板１１に搭載されているため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。また、従来技術のように、歩留まりの低下をきたすこともない。
＜７．第７の実施の形態＞
［固体撮像装置の製造方法の第３例］
次に、本発明の第７実施の形態に係る固体撮像装置の製造方法の第３例を、図１９〜図２０の製造工程断面図によって説明する。
［固体撮像装置の製造方法の第３例］
次に、本発明の第７実施の形態に係る固体撮像装置の製造方法の第３例を、図１９〜図２０の製造工程断面図によって説明する。
本発明の固体撮像装置の第３製造方法は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部と、上記光電変換部から信号電荷を読み出す縦型トランジスタと、読み出した信号電荷を処理する平面型トランジスタを備えた画素部を形成する。それとともに、上記画素部の周辺に周辺回路部を形成する。この周辺回路部は、第１導電型（以下、例えばＮ型とする）チャネルのトランジスタ（以下、ＮＦＥＴという）と、第１導電型（以下、例えばＰ型とする）チャネルのトランジスタ（以下、ＰＦＥＴという）とを有して形成される。
上記画素部および上記周辺回路部の各トランジスタのゲート電極を形成する工程は、以下のようになる。
［各トランジスタのゲートの製造工程］
図１９（１）に示すように、上記半導体基板１１に上記画素部を形成する画素部形成領域１６と上記周辺回路部を形成する周辺回路部形成領域１７とを分離する第１素子分離領域１４を形成する。それとともに、上記画素部形成領域１６内に形成される画素間を分離する第２素子分離領域１５を形成する。
また、図示はしていないが、光電変換部が形成される領域、画素部のトランジスタが形成される領域、周辺回路部のＮＦＥＴ、ＯＰＦＥＴが形成される領域等にウエル領域を形成する。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成される。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成される。
さらに、図示はしていないが、上記画素部形成領域１６の上記半導体基板１１中に、前記図１４によって詳細を説明した上記光電変換部が形成されている。
図１９（１）に示すように、上記半導体基板１１に上記画素部を形成する画素部形成領域１６と上記周辺回路部を形成する周辺回路部形成領域１７とを分離する第１素子分離領域１４を形成する。それとともに、上記画素部形成領域１６内に形成される画素間を分離する第２素子分離領域１５を形成する。
また、図示はしていないが、光電変換部が形成される領域、画素部のトランジスタが形成される領域、周辺回路部のＮＦＥＴ、ＯＰＦＥＴが形成される領域等にウエル領域を形成する。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成される。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成される。
さらに、図示はしていないが、上記画素部形成領域１６の上記半導体基板１１中に、前記図１４によって詳細を説明した上記光電変換部が形成されている。
次いで、上記半導体基板１１の縦型トランジスタのゲート電極を形成する領域に溝部３１を形成する。この溝部３１は、例えばレジストマスクを用いたドライエッチングにより形成され、例えば幅が０．１μｍ〜０．２μｍに形成される。上記溝部３１を形成した後にエッチングマスクに用いたレジストマスクは除去される。
次いで、上記溝部３１の内面を含む上記半導体基板１１表面にゲート絶縁膜３２を形成する。例えば、半導体基板１１表面を表面酸化することで、上記ゲート絶縁膜３２は形成される。
または、ゲート絶縁膜３２は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜を用いることもできる。
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
または、ゲート絶縁膜３２は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜を用いることもできる。
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
次に、上記溝部３１の内面を含む上記半導体基板１１上に上記ゲート絶縁膜３２を介して金属膜（もしくは金属化合物膜）４１からなる導電層３５を形成する。上記金属膜としては、例えば、ハフニウム（Ｈｆ）もしくはランタノイド系の金属を用い、例えば５ｎｍ以上３０ｎｍ以下の厚さで上記溝部３１を埋め込まないように形成する。上記金属化合物膜としては、例えば、ハフニウムシリサイドもしくはランタノイド系の金属のシリサイドを用い、例えば５ｎｍ以上３０ｎｍ以下の厚さで上記溝部３１を埋め込まないように形成する。
なお、上記導電層３５には仕事関数を制御する膜を用いることができる。
例えば、ＮＦＥＴの場合、そのゲート電極では、４．６ｅＶ未満、望ましくは、４．３ｅＶ以下の仕事関数を有する。ＰＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、ＮＦＥＴの場合、そのゲート電極では、４．６ｅＶ未満、望ましくは、４．３ｅＶ以下の仕事関数を有する。ＰＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
ＮＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ｎＭＯＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
ＰＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物がある。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ｐＭＯＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
次に、図１９（２）に示すように、上記画素部形成領域１６にレジストマスク（図示せず）を形成する。そしてこのレジストマスクをエッチングマスクに用いて、上記周辺回路部形成領域１７の上記導電層３５を除去する。この結果、上記周辺回路部形成領域１７の上記ゲート絶縁膜３２が露出する。
その後、上記レジストマスクを除去する。
次に、図２０（３）に示すように、上記導電層３５上を含む上記ゲート絶縁膜３２上にポリシリコン膜４２を例えばノンドープ状態で形成する。
その後、上記レジストマスクを除去する。
次に、図２０（３）に示すように、上記導電層３５上を含む上記ゲート絶縁膜３２上にポリシリコン膜４２を例えばノンドープ状態で形成する。
次に、図２０（４）に示すように、上記画素部形成領域１６と上記周辺回路部形成領域１７のＮＦＥＴが形成される領域の上記ポリシリコン膜４２に第１導電型（例えばＮ型）不純物をドーピングして、第１導電型不純物がドーピングされたポリシリコン膜４３を形成する。このとき、溝部３１内の上記ポリシリコン膜４２にはＮ型不純物がイオン注入されず、ノンドープ状態の上記ポリシリコン膜４２が残される。なお、熱工程を経ることによって、Ｎ型不純物が拡散されることもある。
また、上記周辺回路部形成領域１７のＰＦＥＴが形成される領域上の上記ポリシリコン膜４２に第２導電型（例えばＰ型）不純物をドーピングして、第２導電型不純物がドーピングされたポリシリコン膜４４を形成する。
例えば、Ｎ型の場合、ドーパントにリン（Ｐ）もしくはヒ素（Ａｓ）を用い、エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０15ｉｏｎｓ／ｃｍ2〜１×１０16ｉｏｎｓ／ｃｍ2に設定する。
例えば、Ｐ型の場合、ドーパントにボロン（Ｂ）もしくはＢＦ2、インジウム（Ｉｎ）を用い、エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０15ｉｏｎｓ／ｃｍ2〜１×１０16ｉｏｎｓ／ｃｍ2に設定する。
また、上記周辺回路部形成領域１７のＰＦＥＴが形成される領域上の上記ポリシリコン膜４２に第２導電型（例えばＰ型）不純物をドーピングして、第２導電型不純物がドーピングされたポリシリコン膜４４を形成する。
例えば、Ｎ型の場合、ドーパントにリン（Ｐ）もしくはヒ素（Ａｓ）を用い、エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０15ｉｏｎｓ／ｃｍ2〜１×１０16ｉｏｎｓ／ｃｍ2に設定する。
例えば、Ｐ型の場合、ドーパントにボロン（Ｂ）もしくはＢＦ2、インジウム（Ｉｎ）を用い、エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０15ｉｏｎｓ／ｃｍ2〜１×１０16ｉｏｎｓ／ｃｍ2に設定する。
次に、上記導電層３５および上記ポリシリコン膜４２で、上記縦型トランジスタのゲート電極２１Ｇと、画素部の平面型トランジスタのゲート電極２２Ｇと、周辺回路部の各トランジスタのゲート電極２３Ｇ、２４Ｇを形成する。
したがって、上記ゲート電極２１Ｇは、導電層３５と、上記ノンドープ状態の上記ポリシリコン膜４２で構成される埋め込み層３６、上記第１導電型不純物がドーピングされたポリシリコン膜４２の電極層３７からなる。また、上記ゲート電極２２Ｇは、上記導電層３５と上記第１導電型不純物がドーピングされたポリシリコン膜４２からなる。また、上記ゲート電極２３Ｇは、上記第１導電型不純物がドーピングされたポリシリコン膜４２からなる。さらに、上記ゲート電極２４Ｇは、第２導電型不純物がドーピングされたポリシリコン膜４２からなる。
したがって、上記ゲート電極２１Ｇは、導電層３５と、上記ノンドープ状態の上記ポリシリコン膜４２で構成される埋め込み層３６、上記第１導電型不純物がドーピングされたポリシリコン膜４２の電極層３７からなる。また、上記ゲート電極２２Ｇは、上記導電層３５と上記第１導電型不純物がドーピングされたポリシリコン膜４２からなる。また、上記ゲート電極２３Ｇは、上記第１導電型不純物がドーピングされたポリシリコン膜４２からなる。さらに、上記ゲート電極２４Ｇは、第２導電型不純物がドーピングされたポリシリコン膜４２からなる。
［光電変換部の製造工程］
また、上記光電変換部の製造工程は、前記第１製造方法で説明したのと同様に行うことができる。その際、光電変換部５１に対する溝部３１の形成位置は、前記第１製造方法で説明したのと同様となる。
また、上記光電変換部の製造工程は、前記第１製造方法で説明したのと同様に行うことができる。その際、光電変換部５１に対する溝部３１の形成位置は、前記第１製造方法で説明したのと同様となる。
［トランジスタのゲート電極形成後の製造工程］
さらに、各トランジスタのゲート電極２１Ｇ〜２４Ｇを形成した後は、前記第１製造方法の前記図１４によって説明したのと同様に、各ゲート電極２２Ｇ〜２４Ｇの両側の半導体基板１１にエクステンション領域（図示せず）、ソース・ドレイン領域２５〜３０等形成する。さらに、半導体基板１１上に配線層８１を形成する。
次いで、図示はしていないが、上記配線層８１側に支持基板を形成した後、上記半導体基板１１の光電変換部５１が形成されている側を研削、研磨等によって上記半導体基板１１を所望の厚さにする。
次いで、半導体基板１１側にカラーフィルター層、集光レンズ（マイクロレンズ）等を形成する。
さらに、各トランジスタのゲート電極２１Ｇ〜２４Ｇを形成した後は、前記第１製造方法の前記図１４によって説明したのと同様に、各ゲート電極２２Ｇ〜２４Ｇの両側の半導体基板１１にエクステンション領域（図示せず）、ソース・ドレイン領域２５〜３０等形成する。さらに、半導体基板１１上に配線層８１を形成する。
次いで、図示はしていないが、上記配線層８１側に支持基板を形成した後、上記半導体基板１１の光電変換部５１が形成されている側を研削、研磨等によって上記半導体基板１１を所望の厚さにする。
次いで、半導体基板１１側にカラーフィルター層、集光レンズ（マイクロレンズ）等を形成する。
本発明の固体撮像装置の第３製造方法では、溝部３１の内面にゲート絶縁膜３２を介して形成した金属膜（もしくは金属化合物膜）４１の導電層３５が実効的にゲート電極２１Ｇとして機能する。そして、溝部３１の内部を埋め込むノンドープのポリシリコン膜４２の埋め込み層３６と、上記金属膜（もしくは金属化合物膜）４１に接続される第１導電型不純物がドーピングされたポリシリコン膜４３でゲート電極２１Ｇが形成される。実効的には、金属膜（もしくは金属化合物膜）４１の導電層３５がゲート電極２１Ｇの機能を有する。したがって、溝部３１を導電層３５で埋め込む必要がないので、従来技術のように、縦型トランジスタのゲート電極を形成するために高温の熱処理によって溝部３１に埋め込んだポリシリコンに対して不純物を溝部３１底部まで拡散させる必要がない。また、注入イオンが溝部３１に埋め込まれたポリシリコンに対して溝部３１の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
通常、平面型トランジスタである表面型チャネルのＣＭＯＳＦＥＴでは、ＮＦＥＴのゲート電極をＮ型、ＰＦＥＴのゲート電極をＰ型に形成する必要があることが、例えば、Y.Nishida et al.,IEDM Tech. Dig.，pp.869-872,December 2001に開示されている。
また、縦型トランジスタと平面型トランジスタのそれぞれのゲート電極にＩｎ Ｓｉｔｕ．ドープのポリシリコンを用いた従来技術が知られている。この技術では、縦型トランジスタが形成される縦穴を埋め込むとともに、平面型トランジスタのＣＭＯＳＦＥＴのゲート電極を形成する方法がある。しかしながら、この方法では、ＣＭＯＳＦＥＴのＮＦＥＴもしくはＰＦＥＴどちらかのゲート電極の導電性が本来の導電性と逆になり、ＣＭＯＳＦＥＴを作るのが困難になっていた。
それを避けるために、縦型トランジスタと平面型トランジスタでゲート電極の作り分けを行うことが考えられるが、この場合、工程数が増大してコストが増大する。また、平面型トランジスタのゲート加工時に先に形成した縦型トランジスタの段差が存在するので平面型トランジスタのゲートエッチングで残渣が残る。これによって、歩留まりの低下を引き起こすことになっていた。
また、縦型トランジスタと平面型トランジスタのそれぞれのゲート電極にＩｎ Ｓｉｔｕ．ドープのポリシリコンを用いた従来技術が知られている。この技術では、縦型トランジスタが形成される縦穴を埋め込むとともに、平面型トランジスタのＣＭＯＳＦＥＴのゲート電極を形成する方法がある。しかしながら、この方法では、ＣＭＯＳＦＥＴのＮＦＥＴもしくはＰＦＥＴどちらかのゲート電極の導電性が本来の導電性と逆になり、ＣＭＯＳＦＥＴを作るのが困難になっていた。
それを避けるために、縦型トランジスタと平面型トランジスタでゲート電極の作り分けを行うことが考えられるが、この場合、工程数が増大してコストが増大する。また、平面型トランジスタのゲート加工時に先に形成した縦型トランジスタの段差が存在するので平面型トランジスタのゲートエッチングで残渣が残る。これによって、歩留まりの低下を引き起こすことになっていた。
一方、本発明の固体撮像装置の第３製造方法では、周辺回路部１３の平面型トランジスタ（ＮＦＥＴ２３、ＰＦＥＴ２４）のゲート電極２３Ｇ、２４Ｇは、ゲート電極３２の直上に形成されるノンドープのポリシリコン膜４２に、所定の導電型の不純物をドーピングして形成される。このため、ＮＦＥＴ２３のゲート電極２３ＧをＮ型に、ＰＦＥＴ２４のゲート電極２４ＧをＰ型に作り分けられる。しかも、微細なゲート長を有するゲート電極２３Ｇ、２４Ｇを形成することができる。
よって、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４が同一半導体基板１１に搭載されているため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。また、従来技術のように、歩留まりの低下をきたすこともない。
よって、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４が同一半導体基板１１に搭載されているため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。また、従来技術のように、歩留まりの低下をきたすこともない。
＜８．第８の実施の形態＞
［固体撮像装置の製造方法の第４例］
次に、本発明の第８実施の形態に係る固体撮像装置の製造方法の第４例を、図２１〜図２２の製造工程断面図によって説明する。
［固体撮像装置の製造方法の第４例］
次に、本発明の第８実施の形態に係る固体撮像装置の製造方法の第４例を、図２１〜図２２の製造工程断面図によって説明する。
本発明の固体撮像装置の第２製造方法は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部と、上記光電変換部から信号電荷を読み出す縦型トランジスタと、読み出した信号電荷を処理する平面型トランジスタを備えた画素部を形成する。それとともに、上記画素部の周辺に周辺回路部を形成する。この周辺回路部は、第１導電型（以下、例えばＮ型とする）チャネルのトランジスタ（以下、ＮＦＥＴという）と、第１導電型（以下、例えばＰ型とする）チャネルのトランジスタ（以下、ＰＦＥＴという）とを有して形成される。
上記画素部および上記周辺回路部の各トランジスタのゲート電極を形成する工程は、以下のようになる。
［各トランジスタのゲートの製造工程］
図２１（１）に示すように、上記半導体基板１１に上記画素部を形成する画素部形成領域１６と上記周辺回路部を形成する周辺回路部形成領域１７とを分離する第１素子分離領域１４を形成する。それとともに、上記画素部形成領域１６内に形成される画素間を分離する第２素子分離領域１５を形成する。
また、図示はしていないが、光電変換部が形成される領域、画素部のトランジスタが形成される領域、周辺回路部のＮＦＥＴ、ＯＰＦＥＴが形成される領域等にウエル領域を形成する。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成される。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成される。
さらに、図示はしていないが、上記画素部形成領域１６の上記半導体基板１１中に、前記図１４によって詳細を説明した上記光電変換部が形成されている。
図２１（１）に示すように、上記半導体基板１１に上記画素部を形成する画素部形成領域１６と上記周辺回路部を形成する周辺回路部形成領域１７とを分離する第１素子分離領域１４を形成する。それとともに、上記画素部形成領域１６内に形成される画素間を分離する第２素子分離領域１５を形成する。
また、図示はしていないが、光電変換部が形成される領域、画素部のトランジスタが形成される領域、周辺回路部のＮＦＥＴ、ＯＰＦＥＴが形成される領域等にウエル領域を形成する。
上記第１素子分離領域１４は、例えば通常のＳＴＩ（Shallow Trench Isolation）で形成される。また上記第２素子分離領域１５は、例えばＰ型拡散層で形成される。
さらに、図示はしていないが、上記画素部形成領域１６の上記半導体基板１１中に、前記図１４によって詳細を説明した上記光電変換部が形成されている。
次いで、上記半導体基板１１の縦型トランジスタのゲート電極を形成する領域に溝部３１を形成する。この溝部３１は、例えばレジストマスクを用いたドライエッチングにより形成され、例えば幅が０．１μｍ〜０．２μｍに形成される。上記溝部３１を形成した後にエッチングマスクに用いたレジストマスクは除去される。
次いで、上記溝部３１の内面を含む上記半導体基板１１表面にゲート絶縁膜３２を形成する。例えば、半導体基板１１表面を表面酸化することで、上記ゲート絶縁膜３２は形成される。
または、ゲート絶縁膜３２は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜を用いることもできる。
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
または、ゲート絶縁膜３２は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜を用いることもできる。
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
次に、上記溝部３１の内面を含む上記半導体基板１１上に上記ゲート絶縁膜３２を介して第１金属膜（もしくは第１金属化合物膜）からなる第１導電層４７を形成する。上記第１金属膜としては、例えば、ハフニウム（Ｈｆ）もしくはランタノイド系の金属を用い、例えば５ｎｍ以上３０ｎｍ以下の厚さで上記溝部３１を埋め込まないように形成する。上記第１金属化合物膜としては、例えば、ハフニウムシリサイドもしくはランタノイド系の金属のシリサイドを用い、例えば５ｎｍ以上３０ｎｍ以下の厚さで上記溝部３１を埋め込まないように形成する。
なお、上記第１導電層４７には仕事関数を制御する膜を用いることができる。
例えば、ＮＦＥＴの場合、そのゲート電極では、４．６ｅＶ未満、望ましくは、４．３ｅＶ以下の仕事関数を有する。ＰＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、ＮＦＥＴの場合、そのゲート電極では、４．６ｅＶ未満、望ましくは、４．３ｅＶ以下の仕事関数を有する。ＰＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリサイドがある。
ＮＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリサイド（ＨｆＳｉ）がより好ましい。ＮＦＥＴ用のハフニウムシリサイドの仕事関数は４．１ｅＶ〜４．３ｅＶ程度である。
ＰＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物がある。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
上記第１導電層４７は、ＮＦＥＴのゲート電極を形成するので、上記ＮＦＥＴに適した仕事関数制御膜を用いた。
次に、上記画素部形成領域１６および上記周辺回路部形成領域１７のＮＦＥＴの形成領域にレジストマスク（図示せず）を形成する。そしてこのレジストマスクをエッチングマスクに用いて、上記周辺回路部形成領域１７のＰＦＥＴの形成領域の上記第１導電層４７を除去する。この結果、上記周辺回路部形成領域１７のＰＦＥＴの形成領域の上記ゲート絶縁膜３２が露出する。
その後、上記レジストマスクを除去する。
その後、上記レジストマスクを除去する。
次に、図２１（２）に示すように、上記第１導電層４７上を含む上記ゲート絶縁膜３２上に第２金属膜（もしくは第２金属化合物膜）からなる第２導電層４８を形成する。この第２導電層４８は、上記第１導電層４７とは仕事関数が異なる導電層を用いる。例えば、上記第１導電層４７がＮＦＥＴに適して仕事関数となる膜が用いられた場合には、上記第２導電層４８にはＰＦＥＴに適した仕事関数を有する導電層を用いる。
なお、上記第１導電層４７がＰＦＥＴに適して仕事関数となる膜が用いられた場合には、上記第２導電層４８にはＮＦＥＴに適した仕事関数を有する導電層を用いる。
なお、上記第１導電層４７がＰＦＥＴに適して仕事関数となる膜が用いられた場合には、上記第２導電層４８にはＮＦＥＴに適した仕事関数を有する導電層を用いる。
上記ＰＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物がある。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＦＥＴ用の窒化チタンの仕事関数は４．５ｅＶ〜５．０ｅＶ程度である。
次に、図２２（３）に示すように、上記第１導電層４７および上記第２導電層４８で、上記縦型トランジスタのゲート電極２１Ｇと、画素部の平面型トランジスタのゲート電極２２Ｇと、周辺回路部のＮＦＥＴのゲート電極２３Ｇを形成する。また、上記第２導電層７２で周辺回路部のＰＦＥＴのゲート電極２４Ｇを形成する。
したがって、上記ゲート電極２１Ｇは、上記第１導電層４７で形成される導電層３５と、上記第２導電層４８で形成される埋め込み層３６、上記第２導電層４８で形成される電極層３７からなる。また、上記ゲート電極２２Ｇおよび上記ゲート電極２３Ｇは、上記第１導電層４７と上記第２導電層４８からなる。上記ゲート電極２４Ｇは、上記第２導電層４８からなる。
したがって、上記ゲート電極２１Ｇは、上記第１導電層４７で形成される導電層３５と、上記第２導電層４８で形成される埋め込み層３６、上記第２導電層４８で形成される電極層３７からなる。また、上記ゲート電極２２Ｇおよび上記ゲート電極２３Ｇは、上記第１導電層４７と上記第２導電層４８からなる。上記ゲート電極２４Ｇは、上記第２導電層４８からなる。
［光電変換部の製造工程］
また、上記光電変換部の製造工程は、前記第１製造方法で説明したのと同様に行うことができる。その際、光電変換部５１に対する溝部３１の形成位置は、前記第１製造方法で説明したのと同様となる。
また、上記光電変換部の製造工程は、前記第１製造方法で説明したのと同様に行うことができる。その際、光電変換部５１に対する溝部３１の形成位置は、前記第１製造方法で説明したのと同様となる。
［トランジスタのゲート電極形成後の製造工程］
さらに、各トランジスタのゲート電極２１Ｇ〜２４Ｇを形成した後は、前記第１製造方法の前記図１４によって説明したのと同様に、各ゲート電極２２Ｇ〜２４Ｇの両側の半導体基板１１にエクステンション領域（図示せず）、ソース・ドレイン領域２５〜３０等形成する。さらに、半導体基板１１上に配線層８１を形成する。
次いで、図示はしていないが、上記配線層８１側に支持基板を形成した後、上記半導体基板１１の光電変換部５１が形成されている側を研削、研磨等によって上記半導体基板１１を所望の厚さにする。
次いで、半導体基板１１側にカラーフィルター層、集光レンズ（マイクロレンズ）等を形成する。
さらに、各トランジスタのゲート電極２１Ｇ〜２４Ｇを形成した後は、前記第１製造方法の前記図１４によって説明したのと同様に、各ゲート電極２２Ｇ〜２４Ｇの両側の半導体基板１１にエクステンション領域（図示せず）、ソース・ドレイン領域２５〜３０等形成する。さらに、半導体基板１１上に配線層８１を形成する。
次いで、図示はしていないが、上記配線層８１側に支持基板を形成した後、上記半導体基板１１の光電変換部５１が形成されている側を研削、研磨等によって上記半導体基板１１を所望の厚さにする。
次いで、半導体基板１１側にカラーフィルター層、集光レンズ（マイクロレンズ）等を形成する。
本発明の固体撮像装置の第４製造方法では、溝部３１の内面にゲート絶縁膜３２を介して形成した第１金属膜もしくは第１金属化合物膜からなる第１導電層４７の導電層３５が実効的にゲート電極２１Ｇとして機能する。そして、溝部３１の内部を埋め込む第２金属膜もしくは第２金属化合物膜の埋め込み層３６と、上記第１導電層４７に接続される第２金属膜もしくは第２金属化合物膜の電極層３７でゲート電極２１Ｇが形成される。したがって、溝部３１を導電層３５で埋め込む必要もなく、従来技術のように、縦型トランジスタのゲート電極を形成するために高温の熱処理によって溝部３１に埋め込んだポリシリコンに対して不純物を溝部３１底部まで拡散させる必要もない。また、注入イオンが溝部３１に埋め込まれたポリシリコンに対して溝部３１の底部まで達するように高エネルギーでのイオン注入を行う必要もない。
通常、平面型トランジスタである表面型チャネルのＣＭＯＳＦＥＴでは、ＮＦＥＴのゲート電極をＮ型、ＰＦＥＴのゲート電極をＰ型に形成する必要があることが、例えば、Y.Nishida et al.,IEDM Tech. Dig.，pp.869-872,December 2001に開示されている。
また、縦型トランジスタと平面型トランジスタのそれぞれのゲート電極にＩｎ Ｓｉｔｕ．ドープのポリシリコンを用いた従来技術が知られている。この技術では、縦型トランジスタが形成される縦穴を埋め込むとともに、平面型トランジスタのＣＭＯＳＦＥＴのゲート電極を形成する方法がある。しかしながら、この方法では、ＣＭＯＳＦＥＴのＮＦＥＴもしくはＰＦＥＴどちらかのゲート電極の導電性が本来の導電性と逆になり、ＣＭＯＳＦＥＴを作るのが困難になっていた。
それを避けるために、縦型トランジスタと平面型トランジスタでゲート電極の作り分けを行うことが考えられるが、この場合、工程数が増大してコストが増大する。また、平面型トランジスタのゲート加工時に先に形成した縦型トランジスタの段差が存在するので平面型トランジスタのゲートエッチングで残渣が残る。これによって、歩留まりの低下を引き起こすことになっていた。
また、縦型トランジスタと平面型トランジスタのそれぞれのゲート電極にＩｎ Ｓｉｔｕ．ドープのポリシリコンを用いた従来技術が知られている。この技術では、縦型トランジスタが形成される縦穴を埋め込むとともに、平面型トランジスタのＣＭＯＳＦＥＴのゲート電極を形成する方法がある。しかしながら、この方法では、ＣＭＯＳＦＥＴのＮＦＥＴもしくはＰＦＥＴどちらかのゲート電極の導電性が本来の導電性と逆になり、ＣＭＯＳＦＥＴを作るのが困難になっていた。
それを避けるために、縦型トランジスタと平面型トランジスタでゲート電極の作り分けを行うことが考えられるが、この場合、工程数が増大してコストが増大する。また、平面型トランジスタのゲート加工時に先に形成した縦型トランジスタの段差が存在するので平面型トランジスタのゲートエッチングで残渣が残る。これによって、歩留まりの低下を引き起こすことになっていた。
一方、本発明の固体撮像装置の第４製造方法では、周辺回路部１３の平面型トランジスタ（ＮＦＥＴ２３、ＰＦＥＴ２４）のゲート電極２３Ｇ、２４Ｇは、金属ゲートであるため、ＮＦＥＴ２３のゲート電極２３ＧをＮ型に、ＰＦＥＴ２４のゲート電極２４ＧをＰ型に作り分ける必要がない。しかしながら、上記第４製造方法では、ＮＦＥＴ２３のゲート電極２３Ｇの仕事関数と、ＰＦＥＴ２４のゲート電極２４Ｇの仕事関数が最適になるように作り分けることができている。しかも、微細なゲート長を有するゲート電極２３Ｇ、２４Ｇを形成することができる。
よって、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４が同一半導体基板１１に搭載されているため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。また、従来技術のように、歩留まりの低下をきたすこともない。
よって、縦型トランジスタ２１と微細なゲート長を有する平面型トランジスタ２２、ＮＦＥＴ２３、ＰＦＥＴ２４が同一半導体基板１１に搭載されているため、トランジスタの高精細化、高密度実装化が図れるので、高精細化、画像処理速度の高速化が可能になるという利点がある。また、従来技術のように、歩留まりの低下をきたすこともない。
上記各実施の形態では、第１導電型がＮ型、第２導電型がＰ型として説明したが、第１導電型がＰ型、第２導電型がＮ型であってもよい。
＜９．第９の実施の形態＞
［撮像装置の構成の一例］
本発明の第９実施の形態に係る撮像装置の構成の一例を、図２３のブロック図によって説明する。この撮像装置には、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話のカメラ等がある。
［撮像装置の構成の一例］
本発明の第９実施の形態に係る撮像装置の構成の一例を、図２３のブロック図によって説明する。この撮像装置には、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話のカメラ等がある。
図２３に示すように、撮像装置３００は、撮像部３０１に固体撮像装置（図示せず）を備えている。この撮像部３０１の集光側には、入射光を集光し像を結像させる結像光学部３０２が備えられている。また、撮像部３０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部３０３が接続されている。また上記信号処理部によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置３００において、上記固体撮像装置には、本発明の固体撮像装置１〜４を用いることができる。
上記撮像装置３００では、本発明の固体撮像装置１〜４を用いることから、高精細化、画像処理速度の高速化が可能になる固体撮像装置を用いているので、高精細な映像を円滑に記録できるという利点があるという利点がある。
なお、上記撮像装置３００は、上記構成に限定されることはなく、固体撮像装置を用いる撮像装置であれば如何なる構成のものにも適用することができる。
上記固体撮像装置１〜４はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
また、本発明は、上記撮像装置だけではなく、他の撮像装置にも適用可能である。この場合、撮像装置として、高画質化の効果が得られる。ここで、撮像装置は、例えば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
また、本発明は、上記撮像装置だけではなく、他の撮像装置にも適用可能である。この場合、撮像装置として、高画質化の効果が得られる。ここで、撮像装置は、例えば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
１…固体撮像装置、１１…半導体基板、１２…画素部、１３…周辺回路部、１６…画素部形成領域、１７…周辺回路部形成領域、２１…縦型トランジスタ、２１Ｇ，２２Ｇ，２３Ｇ，２４Ｇ…ゲート電極、２２…平面型トランジスタ、２３…ＮＦＥＴ、２４…ＰＦＥＴ、３１…溝部、３２…ゲート絶縁膜、３３…第１ポリシリコン膜、３４…第２ポリシリコン膜、３５…導電層、３６…埋め込み層、３７…電極層、３９，４１…金属膜（もしくは金属化合物膜）、４２、６３…ポリシリコン膜、４７…第１金属膜（もしくは第１金属化合物膜）、４８…第２金属膜（もしくは第２金属化合物膜）
Claims (10)
- 半導体基板に、入射光を光電変換して信号電荷を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内全体を埋め込む埋め込み層と、
前記埋め込み層上に位置して前記半導体基板上の導電層に接続された電極層を有し、
前記導電層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる
固体撮像装置。 - 半導体基板に、入射光を光電変換して信号電荷を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内全体を埋め込む埋め込み層と、
前記埋め込み層上に位置して前記半導体基板上の導電層に接続された電極層を有し、
前記導電層が金属もしくは導電性を有する金属化合物からなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる
固体撮像装置。 - 前記周辺回路部は、
ＮチャネルトランジスタとＰチャネルトランジスタとを有し、
前記Ｎチャネルトランジスタのゲート電極はＮ型不純物を含むポリシリコンからなり、
前記Ｐチャネルトランジスタのゲート電極はＰ型不純物を含むポリシリコンからなる
請求項１又は２記載の固体撮像装置。 - 前記平面型トランジスタのゲート電極が、前記縦型トランジスタの前記導電層及び前記電極層と同じ材料の２層膜で形成されている
請求項１または２に記載の固体撮像装置。 - 半導体基板に、入射光を光電変換して信号電荷を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内全体を埋め込む埋め込み層と、
前記埋め込み層上に位置して前記半導体基板上の導電層に接続された電極層を有し、
前記導電層が金属もしくは導電性を有する金属化合物からなり、
前記埋め込み層が前記導電層より仕事関数の高い金属もしくは導電性を有する金属化合物からなり、
前記電極層が前記埋め込み層と同じ金属もしくは導電性を有する金属化合物からなると共に、
前記周辺回路部は、
ＮチャネルトランジスタとＰチャネルトランジスタとを有し、
前記Ｎチャネルトランジスタのゲート電極は前記導電層と同じ金属もしくは導電性を有する金属化合物で形成され、
前記Ｐチャネルトランジスタのゲート電極は前記電極層と同じ金属もしくは導電性を有する金属化合物で形成されている
固体撮像装置。 - 半導体基板に、入射光を光電変換して電気信号を得る光電変換部と、前記光電変換部から信号電荷を読み出す縦型トランジスタと、読み出した信号電荷を処理する平面型トランジスタを備えた画素部、および前記画素部の周辺に第１導電型チャネルのトランジスタと前記第１導電型とは逆の第２導電型チャネルのトランジスタとを有する周辺回路部を形成する工程を有し、
前記画素部および前記周辺回路部の各トランジスタのゲート電極を形成する工程は、
前記半導体基板の前記縦型トランジスタのゲート電極を形成する領域に溝部を形成する工程と、
前記溝部の内面を含む前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記溝部の内面を含む前記半導体基板上に前記ゲート絶縁膜を介して第１ポリシリコン膜をノンドープ状態で、前記溝部内を埋め込まないように形成する工程と、
前記画素部が形成される画素部形成領域の前記第１ポリシリコン膜に第１導電型不純物をドーピングして導電層を形成する工程と、
前記第１ポリシリコン膜上に前記溝部内も埋め込む第２ポリシリコン膜をノンドープ状態で形成する工程と、
前記画素部形成領域および前記周辺回路部が形成される周辺回路部形成領域で前記第１導電型チャネルのトランジスタが形成される領域の前記第２ポリシリコン膜に、前記溝部内の部分を除いて第１導電型不純物をドーピングし、前記第２導電型チャネルのトランジスタが形成される領域の前記第２ポリシリコン膜と前記第１ポリシリコン膜に第２導電型不純物をドーピングする工程と、
前記第１ポリシリコン膜および前記第２ポリシリコン膜で、前記縦型トランジスタのゲート電極と、前記画素部の平面型トランジスタのゲート電極と、前記周辺回路部の各トランジスタのゲート電極を形成する工程を有する
固体撮像装置の製造方法。 - 半導体基板に、入射光を光電変換して電気信号を得る光電変換部と、前記光電変換部から信号電荷を読み出す縦型トランジスタと、読み出した信号電荷を処理する平面型トランジスタを備えた画素部、および前記画素部の周辺に第１導電型チャネルのトランジスタと前記第１導電型とは逆の第２導電型チャネルのトランジスタとを有する周辺回路部を形成する工程を有し、
前記画素部および前記周辺回路部の各トランジスタのゲート電極を形成する工程は、
前記半導体基板の前記縦型トランジスタを形成する領域に溝部を形成する工程と、
前記溝部の内面を含む前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記溝部の内面を含む前記半導体基板上に前記ゲート絶縁膜を介してポリシリコン膜をノンドープ状態で、前記溝部内を埋め込まないように形成する工程と、
前記画素部が形成される画素部形成領域および前記周辺回路部が形成される周辺回路部形成領域で前記第１導電型チャネルのトランジスタが形成される領域の前記ポリシリコン膜に第１導電型不純物をドーピングする工程と、
前記周辺回路部形成領域で前記第２導電型チャネルのトランジスタが形成される領域の前記ポリシリコン膜に第２導電型不純物をドーピングする工程と、
前記ポリシリコン膜上に、前記溝部内も埋め込む金属膜を形成する工程と、
前記ポリシリコン膜および前記金属膜で、前記縦型トランジスタのゲート電極と、前記画素部の平面型トランジスタのゲート電極と、前記周辺回路部の各トランジスタのゲート電極を形成する工程を有する
固体撮像装置の製造方法。 - 半導体基板に、入射光を光電変換して電気信号を得る光電変換部と、前記光電変換部から信号電荷を読み出す縦型トランジスタと、読み出した信号電荷を処理する平面型トランジスタを備えた画素部、および前記画素部の周辺に第１導電型チャネルのトランジスタと前記第１導電型とは逆の第２導電型チャネルのトランジスタとを有する周辺回路部を形成する工程を有し、
前記画素部および前記周辺回路部の各トランジスタのゲート電極を形成する工程は、
前記半導体基板の前記縦型トランジスタを形成する領域に溝部を形成する工程と、
前記溝部の内面を含む前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記溝部の内面を含む前記半導体基板上で、かつ前記画素部が形成される画素部形成領域および前記周辺回路部が形成される周辺回路部形成領域における前記第１導電型チャネルのトランジスタが形成される領域に、前記ゲート絶縁膜を介して第１金属膜もしくは第１金属化合物膜を、前記溝部内を埋め込まないように形成する工程と、
前記第１金属膜もしくは第１金属化合物膜上を含む前記ゲート絶縁膜上に、前記第１金属膜もしくは第１金属化合物膜とは仕事関数が異なる第２金属膜もしくは第２金属化合物膜を、前記溝部内も埋め込むように形成する工程と、
前記第１金属膜もしくは第１金属化合物膜および前記第２金属膜もしくは第２金属化合物膜で、前記縦型トランジスタのゲート電極と、前記画素部の平面型トランジスタのゲート電極および前記周辺回路部の第１導電型チャネルのトランジスタのゲート電極を形成し、前記第２金属膜もしくは第２金属化合物膜で前記周辺回路部の第２導電型チャネルのトランジスタのゲート電極を形成する工程を有する
固体撮像装置の製造方法。 - 入射光を集光する結像光学部と、
前記結像光学部で集光した光を受光して光電変換する固体撮像装置と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して信号電荷を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内を埋め込む埋め込み層と、
前記埋め込み層上に前記導電層に接続された電極層を有すると共に、
前記導電層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる
撮像装置。 - 入射光を集光する結像光学部と、
前記結像光学部で集光した光を受光して光電変換する固体撮像装置と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して信号電荷を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部は、前記光電変換部から信号電荷を読み出す縦型トランジスタと、前記縦型トランジスタで読み出した信号電荷を処理する平面型トランジスタを有し、
前記縦型トランジスタは、
前記半導体基板に形成された溝部と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内および前記溝部周囲の前記半導体基板上の前記ゲート絶縁膜表面に形成された導電層と、
前記ゲート絶縁膜および前記導電層を介して前記溝部内を埋め込む埋め込み層と、
前記埋め込み層上に前記導電層に接続された電極層を有すると共に、
前記導電層が金属もしくは導電性を有する金属化合物からなり、
前記埋め込み層がノンドープポリシリコンからなり、
前記電極層がＮ型不純物もしくはＰ型不純物を含むポリシリコンからなる
撮像装置。
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| JP5581954B2 (ja) * | 2010-10-07 | 2014-09-03 | ソニー株式会社 | 固体撮像装置、固体撮像装置の製造方法、及び電子機器 |
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| US9496308B2 (en) | 2011-06-09 | 2016-11-15 | Sionyx, Llc | Process module for increasing the response of backside illuminated photosensitive imagers and associated methods |
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| DE102011056369A1 (de) * | 2011-12-13 | 2013-06-13 | Pmdtechnologies Gmbh | Halbleiterbauelement mit trench gate |
| US9064764B2 (en) | 2012-03-22 | 2015-06-23 | Sionyx, Inc. | Pixel isolation elements, devices, and associated methods |
| JP2014199898A (ja) * | 2013-03-11 | 2014-10-23 | ソニー株式会社 | 固体撮像素子および製造方法、並びに、電子機器 |
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| KR20150046898A (ko) * | 2013-10-23 | 2015-05-04 | 삼성전자주식회사 | 이미지 소자의 제조 방법 |
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| US9659987B2 (en) * | 2014-09-19 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Approach for reducing pixel pitch using vertical transfer gates and implant isolation regions |
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| US11309348B2 (en) * | 2019-09-11 | 2022-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | High density image sensor |
| JP2021141262A (ja) * | 2020-03-06 | 2021-09-16 | Ｇｐｉｘｅｌ Ｊａｐａｎ株式会社 | 固体撮像装置用画素 |
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Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590555A (ja) * | 1991-09-27 | 1993-04-09 | Canon Inc | 光電変換装置 |
| JP3319530B2 (ja) * | 1993-08-20 | 2002-09-03 | 株式会社日立国際電気 | 半導体製造装置 |
| US6825878B1 (en) * | 1998-12-08 | 2004-11-30 | Micron Technology, Inc. | Twin P-well CMOS imager |
| TW434907B (en) * | 1998-12-09 | 2001-05-16 | Matsushita Electronics Corp | Semiconductor memory apparatus and its manufacturing method |
| JP4091242B2 (ja) | 1999-10-18 | 2008-05-28 | セイコーインスツル株式会社 | 縦形ｍｏｓトランジスタ及びその製造方法 |
| JP2001320051A (ja) * | 2000-05-10 | 2001-11-16 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP4570806B2 (ja) * | 2001-04-11 | 2010-10-27 | セイコーインスツル株式会社 | 半導体集積回路装置の製造方法 |
| JP4164263B2 (ja) * | 2002-01-29 | 2008-10-15 | キヤノン株式会社 | 固体撮像装置、カメラ及び情報処理装置 |
| JP4473710B2 (ja) * | 2003-12-05 | 2010-06-02 | 株式会社東芝 | 半導体装置 |
| JP4341421B2 (ja) * | 2004-02-04 | 2009-10-07 | ソニー株式会社 | 固体撮像装置 |
| JP2005285980A (ja) * | 2004-03-29 | 2005-10-13 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| US7217968B2 (en) * | 2004-12-15 | 2007-05-15 | International Business Machines Corporation | Recessed gate for an image sensor |
| KR100746222B1 (ko) * | 2005-07-11 | 2007-08-03 | 삼성전자주식회사 | 이미지 센서의 제조방법들 |
| JP4773182B2 (ja) * | 2005-10-28 | 2011-09-14 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
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| KR100761354B1 (ko) * | 2006-10-02 | 2007-09-27 | 주식회사 하이닉스반도체 | 다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의형성 방법 |
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