TWI493696B

TWI493696B - 在影像感測器中光偵測器之隔離

Info

Publication number: TWI493696B
Application number: TW100140766A
Authority: TW
Inventors: Hung Q Doan; Eric G Stevens; Robert M Guidash
Original assignee: Omnivision Tech Inc
Priority date: 2010-12-13
Filing date: 2011-11-08
Publication date: 2015-07-21
Also published as: CN102544038A; CN102544038B; HK1172731A1; TW201225267A; US8101450B1

Description

在影像感測器中光偵測器之隔離

本發明係關於供用於數位相機及其他類型之影像捕獲裝置中之影像感測器，且更特定而言係關於互補金屬氧化物半導體(CMOS)影像感測器。更特定而言，本發明係關於CMOS影像感測器中之光二極體隔離及一種用於產生此隔離之方法。

影像感測器使用通常配置成一陣列之數千至數百萬個像素來捕獲影像。圖1繪示根據先前技術普遍用於一CMOS影像感測器中之一像素之一俯視圖。像素100包含回應於入射光而收集電荷之光偵測器(PD)102。在自光偵測器102讀出該電荷之前，經由觸點104將一適當信號施加至一重設電晶體之閘極(RG)以將一電荷至電壓轉換區(FD)106重設至一已知電位VDD。然後當透過使用觸點108將一適當信號施加至一傳送閘極(TG)來啟用一傳送電晶體時，將電荷自光偵測器102傳送至電荷至電壓轉換區106。電荷至電壓轉換區106用以將所收集之電荷轉換成一電壓。

一放大器電晶體(SF)之一閘極110經由信號線111連接至電荷至電壓轉換區106。為將電壓自電荷至電壓轉換區106傳送至一輸出VOUT，經由觸點112將一適當信號施加至一列選擇電晶體(RS)之一閘極。啟動列選擇電晶體啟用放大器電晶體(SF)，放大器電晶體又將電壓自電荷至電壓轉換器(FD)傳送至VOUT。淺溝槽隔離區(STI)圍繞光偵測器(PD)及像素100以在影像感測器中電隔離該像素與毗鄰像素。一n型隔離層114圍繞STI區，如將結合圖2及圖3更詳細地闡述。

圖2圖解說明沿繪示先前技術像素結構之圖1中之線A-A之一剖面示意圖。像素100包含傳送閘極(TG)、電荷至電壓轉換區106及光偵測器102。將光偵測器102實施為由形成於n型層204內之n+釘紮層200及p型儲存區202構成之一釘紮式光二極體。n型層204設置於基板層206上方。

淺溝槽隔離區(STI)208橫向地毗鄰於光偵測器102之相對側形成且圍繞該光偵測器。STI 208亦橫向地毗鄰於電荷至電壓轉換區106形成，其中傳送閘極(TG)定位於光偵測器102與電荷至電壓轉換區106之間。STI區208包含形成於n型層204中之一溝槽，其填充有一電介質材料210。n型隔離層114圍繞每一溝槽之側壁及底部。隔離層114通常係藉由在用電介質材料210填充溝槽之前將一n型摻雜劑植入至溝槽之側壁及底部中來形成。

圖3繪示沿圖1中之線B-B之一剖面示意圖，其繪示先前技術像素結構。STI區208係橫向地毗鄰於且圍繞光偵測器102形成。STI區208亦係橫向地毗鄰於電荷至電壓轉換區106形成。N型隔離層114圍繞溝槽之側壁及底部。

隔離層114之淺n+植入可致使電荷至電壓轉換區106之週邊電容增加，且可由於n型隔離層及p型電荷至電壓轉換區106所形成之p+/n+二極體接合而致使較高暗電流或點缺陷。另外，橫向地毗鄰於像素100中之一或多個電晶體(諸如放大器電晶體(SF))之n型隔離層114可減少電晶體之有效寬度。此可致使窄通道效應且要求一較寬電晶體設計，此又減小像素之填充因子。

一種影像感測器包含形成一成像區域之一像素陣列。至少一個像素包含設置於矽半導體層中之一光偵測器及一電荷至電壓轉換區。該光偵測器包含設置於一n型矽半導體層中之具有一p導電型之一儲存區。該電荷至電壓轉換區具有一p導電型且可藉由定位於該儲存區與該電荷至電壓轉換區之間的一傳送閘極而電連接至該儲存區。

淺溝槽隔離區可橫向地毗鄰於該光偵測器、該電荷至電壓轉換區以及像素中之其他特徵及組件或在以上各項周圍形成。該等淺溝槽隔離區各自包含設置於該矽半導體層中之一溝槽，該溝槽襯有一電介質結構且填充有一電介質材料。一個淺溝槽隔離區橫向地毗鄰於且圍繞每一光偵測器。該淺溝槽隔離區包含沿該溝槽之一內部底部及側壁設置之一電介質結構。該電介質結構包含設置於氧化物襯裏層上方之氮化矽層。

僅沿該溝槽之一外部底部之一部分及沿緊毗鄰於一光偵測器之一外部側壁設置具有n導電型之一隔離層。不沿該溝槽之剩餘外部底部部分及相對外部側壁設置該隔離層。

可橫向地毗鄰於或圍繞每一像素中之其他電組件形成另一淺溝槽隔離區。該等其他電組件可包含一電荷至電壓轉換區及針對一或多個電晶體之源極/汲極植入區。該淺溝槽隔離區包含沿該溝槽之一內部底部及側壁設置之一電介質結構。該電介質結構包含設置於一閘極氧化物層上方之氮化矽層。不沿毗鄰於像素中之該等其他電組件之溝槽之外部底部及側壁設置一隔離層。

參考以下圖式更好地理解本發明之實施例。該等圖式之元件未必相對於彼此成比例。

在整個說明書及申請專利範圍中，除非上下文另外明確規定，否則以下術語採取與本文明確相關聯之含義。「一(a)」、「一(an)」及「該(the)」之含義包含複數個引用，「在...中(in)」之含義包含「在...中(in)」及「在...上(on)」。術語「連接」意指所連接物項之間的一直接電連接，或透過一或多個無源或有源中間裝置之一間接連接。術語「電路(circuit)」意指連接在一起以提供一期望功能之有源或無源之一單個組件或複數個組件。術語「信號(signal)」意指至少一個電流、電壓、電荷或資料信號。

另外，諸如「在...上(on)」、「在...上方(over)」、「頂部(top)」、「底部(bottom)」等方向性術語係參考所闡述之圖之定向來使用。由於可以若干不同定向來定位本發明之實施例之組件，因此方向性術語僅出於圖解說明目的使用且絕無限制性。當結合一影像感測器晶圓或對應影像感測器之層使用時，方向性術語係意欲廣義地理解，且因此不應解譯為排除一或多個介入層或其他介入影像感測器特徵或元件之存在。因此，本文中闡述為形成於另一層上或形成於另一層上方之一既定層可藉由一或多個額外層與後一層隔離。

且最後，應將術語「基板層(substrate layer)」理解為一基於半導體之材料，包含(但不限於)矽、絕緣體上矽(SOI)技術、藍寶石上矽(SOS)技術、經摻雜及未經摻雜半導體、形成於一半導體基板上之磊晶層或井區及其他半導體結構。

參考各圖式，在所有視圖中相同編號指示相同部件。

圖4係在根據本發明之一實施例中之一影像捕獲裝置之一簡化方塊圖。在圖4中將影像捕獲裝置400實施為一數位相機。熟習此項技術者將認識到，一數位相機僅係可利用併入本發明之一影像感測器之一影像捕獲裝置之一個實例。其他類型之影像捕獲裝置(諸如，例如，蜂巢式電話相機及數位視訊攝錄影機)亦可與本發明一起使用。

在數位相機400中，將來自一主題場景之光402輸入至一成像級404。成像級404可包含習用元件，諸如一透鏡、一中性密度濾光器、一光圈及一快門。光402由成像級404聚焦以在影像感測器406上形成一影像。影像感測器406藉由將入射光轉換成電信號來捕獲一或多個影像。數位相機400進一步包含處理器408、記憶體410、顯示器412及一或多個額外輸入/輸出(I/O)元件414。儘管在圖4之實施例中展示為單獨元件，但成像級404可與影像感測器406及數位相機400之可能一或多個額外元件整合在一起以形成一緊湊相機模組。

舉例而言，可將處理器408實施為一微處理器、一中央處理單元(CPU)、一專用積體電路(ASIC)、一數位信號處理器(DSP)或其他處理裝置或多個此等裝置之組合。成像級404及影像感測器406之各種元件可藉由自處理器408供應之時序信號或其他信號來控制。

可將記憶體410組態為任一類型之記憶體，諸如，舉例而言，隨機存取記憶體(RAM)、唯讀記憶體(ROM)、快閃記憶體、基於磁盤之記憶體、可移除記憶體或以任一組合之其他類型之儲存元件。由影像感測器406捕獲之一既定影像可由處理器408儲存於記憶體410中並呈現於顯示器412上。顯示器412通常係一有源矩陣彩色液晶顯示器(LCD)，但亦可使用其他類型之顯示器。舉例而言，額外I/O元件414可包含各種螢幕上控制件、按鈕或其他使用者介面、網路介面或記憶體卡介面。

應瞭解，圖4中所展示之數位相機可包括熟習此項技術者已知之一類型之額外或替代元件。本文中未特定展示或闡述之元件可自此項技術中已知之彼等元件中選擇。如先前所述，本發明可實施於各種各樣之影像捕獲裝置中。而且，本文中所闡述之實施例之某些態樣可至少部分地以一影像捕獲裝置之一或多個處理元件所執行之軟體之形式來實施。如熟習此項技術者將瞭解，此軟體可以被賦予本文中所提供之教示之一直接方式來實施。

現參考圖5，其展示在根據本發明之一實施例中適合用作圖4中所展示之影像感測器406之一影像感測器之一簡化方塊圖。影像感測器500通常包含形成一成像區域504之一像素502陣列。影像感測器500進一步包含行解碼器506、列解碼器508、數位邏輯件510及類比或數位輸出電路512。在根據本發明之一實施例中，將影像感測器500實施為一背部照明或前部照明之互補金屬氧化物半導體(CMOS)影像感測器。因此，將行解碼器506、列解碼器508、數位邏輯件510及類比或數位輸出電路512實施為電連接至成像區域504之標準CMOS電子電路。

與成像區域504之取樣及讀出以及對應影像資料之處理相關聯之功能可至少部分地以儲存於記憶體410中並由處理器408執行之軟體之形式來實施(參見圖4)。取樣及讀出電路之部分可配置於影像感測器406之外部，或與成像區域504整合地形成(例如)於具有光偵測器及成像區域之其他元件之一共用積體電路上。熟習此項技術者將認識到，可在根據本發明之其他實施例中實施其他週邊電路組態或架構。

圖6圖解說明在根據本發明之一實施例中適合用作圖5中所展示之像素502之兩個例示性毗鄰像素之一俯視圖。像素600各自包含一光偵測器(PD)602、具有傳送閘極(TG)及觸點604之傳送電晶體、電荷至電壓轉換區(FD)606、具有重設閘極(RG)608之重設電晶體、具有閘極610之放大器電晶體(SF)、具有閘極及觸點612之列選擇電晶體、VDD及VOUT。出於簡單起見，在圖6中省略將電荷至電壓轉換區606連接至放大器電晶體(SF)之閘極610之信號線(例如，圖1中之線111)。在根據本發明之一實施例中，將放大器電晶體(SF)實施為一源極隨耦器電晶體，且將電荷至電壓轉換區實施為一浮動擴散部。

傳送電晶體、電荷至電壓轉換區606、重設電晶體、列選擇電晶體、放大器電晶體、VDD及VOUT係可包含於一像素600中之電組件之實例。根據本發明之其他實施例可省略所圖解說明之電組件中之一或多者。另一選擇係，一像素可包含較少、額外或不同類型之電組件。

自像素600之電荷收集及讀出與參考圖1所闡述之電荷收集及讀出相同。淺溝槽隔離區(STI)如在先前技術中一樣圍繞光偵測器602及其他電組件，但n型隔離層614僅圍繞STI區之緊毗鄰光偵測器602之外部部分，如將結合圖7及圖8更詳細地闡述。

圖7繪示沿圖6中之線C-C之一剖視圖。在根據本發明之一實施例中，像素600包含儲存區700及釘紮層702，其一起形成光偵測器602。在所圖解說明之實施例中，儲存區700摻雜有具有一p導電型之一或多個摻雜劑，而釘紮層702摻雜有具有一n導電型之一或多個摻雜劑。

像素600進一步包含設置於光偵測器602與電荷至電壓轉換區606之間的傳送閘極704。當將一適當信號施加至觸點604時，收集於儲存區700中之電荷傳送至電荷至電壓轉換區606。

光偵測器602及電荷至電壓轉換區606係設置於矽半導體層706中。矽半導體層706具有一n導電型且可實施為橫跨一成像區域(例如，成像區域504)之一層或實施為一井。矽半導體層706係設置於基板層708上方。在根據本發明之一實施例中，矽半導體層706可實施為橫跨一成像區域(例如，圖5中之成像區域504)之一不間斷連續層。在另一實施例中，半導體層706可實施為一經圖案化層。僅藉由實例方式，半導體層706可經圖案化以使得層706不設置於儲存區700之至少一部分下方。

在圖7之實施例中，將基板層708實施為設置於一基板712上方之一磊晶層710。在根據本發明之一實施例中，磊晶層710及基板712兩者皆具有一p導電型。在根據本發明之另一實施例中，基板712可實施為具有一n導電型之一體基板。

淺溝槽隔離區(STI)714、716係設置於矽半導體層706中。每一STI區714、716包含填充有一電介質材料722之一各別溝槽718、720。具有一n導電型之隔離層614僅部分地圍繞緊毗鄰於且圍繞光偵測器602之STI區714。隔離層614係沿溝槽718之一底部之一外部部分且沿溝槽718之僅一個外部側壁設置。特定而言，隔離層614係沿溝槽718之底部之外部部分及緊毗鄰於儲存區700及釘紮層702之外部側壁設置。

僅沿溝槽718之底部之僅一外部部分且沿緊毗鄰於光偵測器602之外部側壁形成隔離層614而抑制緊毗鄰於該光偵測器之STI側壁或介面之暗電流。另外，隔離層614不沿溝槽718之剩餘外部底部部分及其他外部側壁設置，且不沿STI區716之溝槽720之外部側壁及底部設置。由於此等區缺少隔離層614，因此電荷至電壓轉換區606之電容及像素600中之其他電晶體(例如，重設電晶體、源極隨耦器電晶體、列選擇電晶體)之特性不被隔離層614不利地影響。自溝槽720之外部側壁及底部移除n+隔離層614之另一優點係場效電晶體(FET)有效寬度之增加。結果，FET寬度可係實體地較小，此允許光偵測器602之寬度較大，藉此增加像素填充因子。

現參考圖8，其展示沿圖6中之線D-D之一剖視圖。淺溝槽隔離區714、716係設置於矽半導體層706中。STI區714包含具有一n導電型之隔離層614。隔離層614僅部分地圍繞STI區714。隔離層614係沿溝槽718之底部之外部部分及緊毗鄰於光偵測器602之儲存區700及釘紮層702之外部側壁設置。

隔離層614不沿溝槽718之底部之其他外部部分及不緊毗鄰於光偵測器602之其他外部側壁設置。隔離層614亦不沿STI區716之溝槽720之外部側壁及底部設置。

圖9係在根據本發明之一實施例中用於製作一影像感測器中所包含之一像素之一部分之一方法之一流程圖。最初，在基板層708上方形成矽半導體層706(方塊900)。當該基板層包含設置於一基板上方之一磊晶層時，在一磊晶層(例如，磊晶層710)上方形成矽半導體層706。

接下來，如方塊902中所展示，在矽半導體層706中形成STI區714、716及隔離層614。結合圖10及圖11更詳細地闡述用於產生STI區714、716及隔離層616之一製程。

然後形成用於像素中之電晶體之閘極，如方塊904中所展示。在根據本發明之一實施例中，該等閘極可包含傳送閘極(TG)、重設閘極(RG)、一放大器電晶體之一閘極及一列選擇電晶體之一閘極。

接下來，如方塊906中所展示，形成植入區。在根據本發明之一實施例中，該等植入區包含儲存區700、電荷至電壓轉換區606、其他源極/汲極區及釘紮層702。

熟習此項技術者將認識到，一像素或成像區域之其他特徵及組件係在圖9中所圖解說明之製程之前、與其同時地或在其之後產生。此外，可在圖9中所圖解說明之製程之前、與其同時地或在其之後製作成像區域(例如，圖5中之區域504)之外的特徵及組件。

圖10A至圖10D繪示在根據本發明之一實施例中用於產生圖7中所展示之STI區714、716及隔離層614之一方法。圖10A至圖10D中所展示之製程並不意味圖解說明用於一影像感測器或用於一像素之所有製作技術。熟習此項技術者將認識到，可在圖10A至圖10D中所展示之程序之前、在其之間或在其之後實施其他製程。

圖10A圖解說明在於p型磊晶層710中或上方形成n型矽半導體層706之後及在於層706中形成溝槽718、720之後的像素。在根據本發明之一實施例中，藉由將具有一n導電型之一摻雜劑植入至磊晶層710中來產生n型矽半導體層706。可藉由使用此項技術中已知之技術蝕刻n型層706來形成溝槽718、720。

框1000表示其中隨後將形成一光偵測器之矽半導體層706中之一區域。框1002表示其中隨後將形成一電荷至電壓轉換區之矽半導體層706中之一區域。如圖9中所展示，通常在已形成STI區及閘極之後形成光偵測器及其他植入區，諸如電荷至電壓轉換及源極/汲極植入區。

然後在像素600上方形成一遮罩層1004且將其圖案化以產生開口1006(圖10B)。開口1006曝露溝槽718及n型矽半導體層706之一部分。開口1006中所曝露之溝槽718之底部之部分及溝槽718之側壁係溝槽718之緊毗鄰於尚待形成之PD(由框1000表示)之部分。將一n型摻雜劑植入至開口1006中，如由箭頭所表示。該n型摻雜劑通常具有一高濃度之摻雜劑。所植入之摻雜劑沿溝槽718之底部之一外部部分及溝槽718之緊毗鄰於框1000之外部側壁形成n型隔離層614。在根據本發明之一實施例中，該植入係在一襯裏氧化製程之後執行，該襯裏氧化製程沿溝槽718之內部側壁及底部表面產生氧化物層。在根據本發明之另一實施例中，該植入係在該襯裏氧化製程之前執行。

然後移除遮罩層1004且在n型矽半導體層706之表面上方形成一電介質材料722。電介質材料722填充溝槽718、720。將電介質材料722自矽半導體層706之表面移除，直至電介質材料722僅填充溝槽718、720為止。電介質材料722之上部表面與矽半導體層706之上部表面實質上在同一平面上。此等過程圖解說明於圖10C中。

然後在像素600上方形成一遮罩層1008且將其圖案化以產生開口1010(圖10D)。將一n型摻雜劑植入至開口1010中，如由箭頭所表示。與圖10B中所植入之摻雜劑相比，該n型摻雜劑通常具有一較低濃度之摻雜劑。所植入之摻雜劑使側壁表面與n型矽半導體層706及n型隔離層614之間的介面鈍化。所植入之摻雜劑使像素或光偵測器彼此電隔離。所植入之摻雜劑亦用以形成FET之井。圖10D中所繪示之製程係可選擇的且在根據本發明之其他實施例中不執行。

現參考圖11A至圖11B，其展示在根據本發明之一實施例中用於產生圖8中所展示之STI區714、716及隔離層614之一方法。圖11A繪示在於p型磊晶層710中或上方形成n型矽半導體層706之後及在於層706中形成溝槽718、720之後的像素。

然後在像素600上方形成一遮罩層1100且將其圖案化以產生開口1102(圖11B)。開口1102僅曝露溝槽718及n型矽半導體層706之部分。開口1102中所曝露之溝槽718之底部及溝槽718之側壁之部分係溝槽718之緊毗鄰於尚待形成之PD(由框1000表示)之部分。針對溝槽720不形成一開口，且溝槽720保持由遮罩層1100覆蓋。

然後通過開口1102將一n型摻雜劑植入至矽半導體層706中，如由箭頭所表示。該n型摻雜劑通常具有一高濃度之摻雜劑。所植入之摻雜劑僅沿溝槽718之底部之外部部分及溝槽718之一個外部側壁形成n型隔離層614。隔離層614在矽半導體層706中緊毗鄰於其中將形成光偵測器之區域形成。在根據本發明之一實施例中，該植入係在一襯裏氧化製程之後執行，該襯裏氧化製程沿溝槽718之內部側壁及底部表面產生氧化物層。在根據本發明之另一實施例中，該植入係在該襯裏氧化製程之前執行。

由於溝槽718之其他外部部分及溝槽720之外部側壁及底部係由遮罩層1100覆蓋，因此不將摻雜劑植入至溝槽718及溝槽720之該等其他部分中。因此，不沿溝槽718之底部之剩餘外部部分、溝槽718之不緊毗鄰於其中將形成光偵測器之區域之外部側壁、且不沿溝槽720之外部側壁及底部形成一n型隔離層614。

如先前所闡述，通常在將電介質層設置於溝槽中之前將形成隔離層614之摻雜劑植入至該等溝槽中。一般而言，僅在影像感測器之成像區域(例如，圖5中之成像區域504)中執行隔離層植入。先前技術之植入成像區域中係一未經圖案化或未經遮罩之植入，意指成像區域中之所有STI區接收隔離層植入。在先前技術隔離層植入期間，使用一經圖案化遮罩層來覆蓋僅成像區域外部之區域。因此，本發明並未因在成像區域中使用一遮罩層(圖10B中之層1004；圖11中之層1100)而增加製作成本，乃因該遮罩層可藉助與用以覆蓋成像區域外部之區域之先前技術遮罩層相同之遮罩層來形成。

圖12係在根據本發明之一實施例中之一第二像素結構之一剖視圖。圖12中所展示之像素結構與圖7中所繪示之像素結構相同，除了使用一井1200代替一STI區之外。在所圖解說明之實施例中，井1200摻雜有具有一n導電型之一或多個摻雜劑。將井1200橫向地毗鄰於電荷至電壓轉換區606(在與傳送閘極704相對之側上)設置於矽半導體層706中。井1200用於使電荷至電壓轉換區606與毗鄰像素中之其他電荷至電壓轉換區及組件隔離。n+隔離層614不駐存於井1200周圍。根據本發明之其他實施例可形成井以使得其圍繞電荷至電壓轉換區606。

圖13繪示在根據本發明之一實施例中之一第三像素結構之一剖面示意圖。像素1300類似於圖7中所展示之像素600，但在若干矽-二氧化矽介面中添加固定正電荷。在此像素結構中，在n型矽介面1302、1304上方且毗鄰於其之電介質結構已經修改以具有大的固定正電荷。此大的固定正電荷在n型表面區處產生累積且以一較低n型摻雜位準提供表面鈍化。產生一大的正固定電荷之電介質結構之特定實例係氧化物-氮化物-氧化物(ONO)或氧化物-氮化物(ON)結構。

在圖13中所圖解說明之實施例中，一電介質結構1306設置於n型釘紮層702及電荷至電壓轉換區606之矽介面上方。另一電介質結構(包含於圓圈1308中)設置於STI區1309之底部及側壁上在電介質結構與n型隔離層614之間的介面處。在根據本發明之一實施例中，該電介質結構亦形成於STI區1311中在該電介質結構與n型矽半導體層706之間的介面處。

在圖13中所展示之實施例中，電介質結構1306可在傳送閘極704下方延伸。將結合圖14及圖18對此進行更詳細的闡述。在根據本發明之其他實施例中，電介質結構1306不必在傳送閘極704下方延伸。

圖13中所圖解說明之像素結構係一p型金屬氧化物半導體(pMOS)像素。一pMOS像素使用p型摻雜區或植入區形成金屬-氧化物-半導體場效電晶體(MOSFET)。另一像素結構係一nMOS像素，其使用n型摻雜區或植入區形成金屬-氧化物-半導體場效電晶體(MOSFET)。因此，在一nMOS像素中，釘紮層702、矽半導體層706及影像感測器中之其他區係藉助一p型摻雜劑形成。由於與一nMOS像素相關聯之大部分表面係p型，因此影像感測器設計者先前已關注減少或消除與直接設置於矽表面上方及直接毗鄰於其設置之電介質層相關聯之固定正電荷。移除固定正電荷防止矽-二氧化矽介面處之p型層(例如，層702、706)之空乏，藉此減少暗電流之表面產生分量。

本發明利用pMOS像素，此意指與該像素相關聯之大部分表面係n型。圖13中所圖解說明之結構包含經優化以增強該像素表面上之固定正電荷之效應之電介質結構。結合圖14、圖15及圖17更詳細地闡述此增強。

圖14圖解說明圖13中所展示之區域1310之一放大視圖。電介質結構1306包含覆蓋n+釘紮層702及n型矽半導體層706之表面之一薄閘極氧化物層1400及設置於較薄閘極氧化物層1400上方之一較厚氮化矽層1402。正固定電荷1404展示於閘極氧化物層1400與氮化矽層1402之間的介面1406處。

在所圖解說明之實施例中，薄閘極氧化物層1400及氮化矽層1402兩者皆在傳送閘極704下方延伸。在根據本發明之另一實施例中，氮化矽層1402不在傳送閘極704下方延伸。

氧化物-氮化物介面1406含有及保持正固定電荷1404。閘極氧化物層1400之厚度經選擇以藉由將氧化物-氮化物介面1406設置為盡可能地接近介面1302來最佳化介面1302(n型釘紮層702與閘極氧化物層1400之間的介面)處之電子累積。固定正電荷1404形成使矽表面累積電子之一電場。在介面1302處累積電子有利地使矽表面鈍化以淬滅彼位置處之暗電流產生。

圖15繪示圖13中所展示之區域1308之一放大視圖。電介質結構1500係沿溝槽之一內部底部及側壁設置。電介質結構1500包含一薄氧化物襯裏層1502及氮化矽層1504。薄氧化物襯裏層1502係沿溝槽之側壁及底部表面生長或沈積。然後將一較厚氮化矽層1504沈積於氧化物襯裏層1502上方。氮化矽層1504通常並非與圖14中所展示之層1402相同的氮化矽層。正固定電荷1506展示於氧化物襯裏層1502與氮化矽層1504之間的介面1508處。

固定正電荷1506形成使矽介面1304(n型隔離層614與氧化物襯裏層1502之間的介面)累積電子之一電場。在介面1304處累積電子有利地使矽表面鈍化以淬滅彼位置處之暗電流產生。

圖16繪示在根據本發明之一實施例中之一第四像素結構之一剖面示意圖。該結構與圖13中所展示之結構類似，但構成電介質結構1600之層以不同方式形成。在形成閘極(包含傳送閘極704)之前形成閘極氧化物層1602。因此，閘極氧化物層1602設置於傳送閘極(TG)704下方。

在形成閘極之後將氮化矽層1604設置於像素上方。在閘極形成之後將氮化矽層1604沈積於像素上方具有不影響該像素中之FET之電參數之一益處。另外，可選擇氮化矽層中之材料之類型或用於氮化矽層之沈積方法以增加或最大化正固定電荷之量。舉例而言，用於氮化矽層之可最大化正固定電荷之一種類型之材料係一紫外線「UV」氮化物材料。在Chung-Wei Chang等人之標題為「High Sensitivity of Dielectric Films Structure for Advanced CMOS Image Sensor Technology」之一文章中闡述一UV氮化物材料之一個實例。

圖17圖解說明圖16中所展示之區域1606之一放大視圖。電介質結構1600包含設置於釘紮層702及矽半導體層706之表面上方之一閘極氧化物層1602及設置於閘極氧化物層1602之部分上方之氮化矽層1604。如先前所論述，在形成閘極之前將閘極氧化物層1602形成於像素之表面上方。在形成閘極之後將氮化矽層1604設置於閘極氧化物層1602及該等閘極之曝露部分上方。正固定電荷1700係展示於閘極氧化物層1602與氮化矽層1604之間的介面處。

現參考圖18A至圖18F，其展示在根據本發明之一實施例中用於產生圖13中所展示之STI區1309、1311及隔離層614之一方法。圖18A至圖18F中所展示之製程並不意指圖解說明用於一影像感測器或用於一像素之所有製作技術。熟習此項技術者將認識到，可在圖18A至圖18F中所展示之程序之前、在其之間及在其之後實施其他製程。

圖18A圖解說明在於p型磊晶層710中或上方形成n型矽半導體層706、於矽半導體層706之表面上方生長一墊氧化物層1800及於墊氧化物層1800上方沈積氮化物層1802之後的像素。溝槽718、720亦已形成於矽半導體層706中。框1000表示矽半導體層706中隨後將形成一光偵測器之一區域。框1002表示矽半導體層706中隨後將形成一電荷至電壓轉換區之一區域。

沿溝槽718、720之內部表面生長氧化物襯裏層1804。可在形成氧化物襯裏層1804之前執行一可選的氮化物後拉。該氮化物後拉涉及當在溝槽718、720中生長氧化物襯裏層1804時回蝕氮化物層1802之一部分以曝露溝槽718、720之角落來達成修圓目的。

然後在像素1300上方形成一遮罩層1806且將其圖案化以產生開口1808(圖18B)。開口1808僅形成於溝槽718上方，而溝槽720由遮罩層1806覆蓋。然後透過氧化物襯裏層1804之一部分、氮化物層1802之一部分及墊氧化物層1800之一部分將一n型摻雜劑植入至開口1808中(如由箭頭所表示)。所植入之摻雜劑沿溝槽718之底部之一外部部分及溝槽718之緊毗鄰於框1000之外部側壁形成n型隔離層614。

然後移除遮罩層1806且在像素1300上方形成另一遮罩層1810且將其圖案化以產生開口1812(圖18C)。將氮化矽材料沈積至開口1812中以形成氮化矽層1814。氧化物襯裏層1804及氮化矽層1814形成沿溝槽718、720之內部底部及側壁設置之一電介質結構。如結合圖15所闡述，氧化物襯裏層1804與氮化矽層1814之間的介面含有及保持正固定電荷。

在形成氮化矽層1814之後，然後可執行一n型摻雜劑至溝槽718、720中之一可選低能量植入以使矽-二氧化矽介面鈍化。此程序未在一圖中展示。

接下來，如圖18D中展示，移除遮罩層1810且在n型矽半導體層706之表面上方形成一電介質材料1816。電介質材料1816填充溝槽718、720。然後將電介質材料1816自矽半導體層706之表面移除直至電介質材料1816僅填充溝槽718、720為止(參見圖18D)。電介質材料1816之上部表面與矽半導體層706之上部表面實質上在同一平面上。通常，亦移除墊氧化物層1800及氮化物層1802且在矽半導體層706之表面上方形成氧化物層1818。

通常，亦在一單獨過程中移除氧化物層1818且在矽半導體層706之表面上方形成一薄閘極氧化物層1820。在閘極氧化物層1820之表面上形成傳送閘極704，後跟有氮化矽層1822之沈積。氮化矽層1822及閘極氧化物層1820形成一電介質結構，諸如圖14中所繪示之結構。且如結合圖14所闡述，閘極氧化物層1820與氮化矽層1822之間的介面含有及保持正固定電荷。

現參考圖19，其展示沿圖2中之線E-E'之一對數淨摻雜濃度對深度圖。值N_d1 係在矽表面處之釘紮層200之峰值摻雜濃度。X_i1 係n+釘紮層200之接合深度。

圖20圖解說明沿圖13中之線F-F'之一例示性對數淨摻雜濃度對深度圖。值N_d2 係在矽表面處之釘紮層702之峰值摻雜濃度。X_j2 係n+釘紮層702之接合深度。圖20中之峰值摻雜位準及接合深度小於圖19中所展示之峰值摻雜位準及接合深度。圖20中之較低值係由於併入矽表面上方之電介質堆疊中之固定正電荷所致。一減少的峰值摻雜位準及較低接合深度為短波長光提供改良的量子效率。

現參考圖21，其展示透過圖2中之線E-E'及圖13中之線F-F'之一靜電電位對深度。與先前技術之釘紮層200及儲存區202相比，與釘紮層702及儲存區700之表面接合相關聯之空乏區更接近於矽表面。此係由於併入該矽表面上方之電介質堆疊中之固定正電荷所致。使與釘紮層702及儲存區700之表面接合相關聯之空乏區更接近於該矽表面為短波長光提供改良的量子效率。

儘管已特別參考本發明之某些較佳實施例詳細地闡述了本發明，但將瞭解，可在本發明之精神及範疇內實現變化及修改。舉例而言，已參考特定導電型闡述像素600、1300之特徵。可在根據本發明之其他實施例中使用相反導電型。另外，在根據本發明之其他實施例中，可省略或共用像素600、1300中所圖解說明之特徵中之若干者。舉例而言，釘紮層702不必包含於像素中。在根據本發明之其他實施例中，兩個或兩個以上像素可共用放大器電晶體(SF)或電荷至電壓轉換區106。

而且，儘管本文中已闡述本發明之特定實施例，但應注意本申請案並不限於此等實施例。特定而言，在相容之情況下，相對於一個實施例所闡述之任何特徵亦可用於其他實施例中。而且，在相容之情況下，不同實施例之特徵可交換。

100．．．像素

102．．．光偵測器

104．．．觸點

106．．．電荷至電壓轉換區

108．．．觸點

110．．．源極隨耦器電晶體之閘極

111．．．信號線

112．．．觸點

114．．．隔離層

200．．．釘紮層

202．．．儲存區

204．．．層

206．．．基板層

208．．．淺溝槽隔離

210．．．電介質材料

400．．．影像捕獲裝置

402．．．光

404．．．成像級

406．．．影像感測器

408．．．處理器

410．．．記憶體

412．．．顯示器

414．．．其他輸入/輸出(I/O)

500．．．影像感測器

502．．．像素

504．．．成像區域

506．．．行解碼器

508．．．列解碼器

510．．．數位邏輯件

512．．．類比或數位輸出電路

600．．．兩個毗鄰像素

602．．．光偵測器

604．．．觸點

606．．．電荷至電壓轉換區

608．．．觸點

610．．．放大器電晶體之閘極

612．．．觸點

614．．．隔離層

700．．．儲存區

702．．．釘紮層

704．．．傳送閘極

706．．．矽半導體層

708．．．基板層

710．．．磊晶層

712．．．基板

714．．．淺溝槽隔離區

716．．．淺溝槽隔離區

718．．．溝槽

720．．．溝槽

722．．．電介質材料

1000．．．其中將形成光偵測器之區域

1002．．．其中將形成電荷至電壓轉換區之區域

1004．．．遮罩層

1006．．．開口

1008．．．遮罩層

1010．．．開口

1100．．．遮罩層

1102．．．開口

1200．．．井

1300．．．像素

1302．．．矽-二氧化矽介面

1304．．．矽-二氧化矽介面

1306．．．電介質結構

1308．．．將放大之區域

1309．．．淺溝槽隔離區

1310．．．將放大之區域

1311．．．淺溝槽隔離區

1400．．．閘極氧化物層

1402．．．氮化矽層

1404．．．固定正電荷

1406．．．介面

1500．．．電介質結構

1502．．．氧化物襯裏層

1504．．．氮化矽層

1506．．．固定正電荷

1508．．．介面

1600．．．電介質結構

1602．．．閘極氧化物層

1604．．．氮化矽層

1606．．．將放大之區域

1700．．．固定正電荷

1800．．．墊氧化物層

1802．．．氮化物層

1804．．．襯裏氧化物層

1806．．．遮罩層

1808．．．開口

1810．．．氮化矽層

1812．．．電介質材料

1814．．．氮化物層

1816．．．電介質材料

1818．．．開口

1820．．．閘極氧化物層

1822．．．氮化矽層

RG．．．重設閘極

RS．．．列選擇電晶體

SF．．．放大器電晶體

STI．．．淺溝槽隔離區

TG．．．傳送閘極

VDD．．．電壓供應

VOUT．．．輸出

圖1繪示根據先前技術普遍用於一CMOS影像感測器中之一像素之一俯視圖；

圖2圖解說明沿圖1中之線A-A'之一剖視圖，其繪示先前技術像素結構；

圖3繪示沿圖1中之線B-B'之一剖視圖，其繪示先前技術像素結構；

圖4係在根據本發明之一實施例中之一影像捕獲裝置之一簡化方塊圖；

圖5係在根據本發明之一實施例中之適合用作圖4中所展示之影像感測器406之一影像感測器之一簡化方塊圖；

圖6圖解說明在根據本發明之一實施例中各自適合用作圖5中所展示之像素502之兩個例示性像素之一俯視圖；

圖7繪示沿圖6中之線C-C'之一剖視圖；

圖8圖解說明沿圖6中之線D-D'之一剖視圖；

圖9係在根據本發明之一實施例中用於製作一影像感測器中所包含之一像素之一部分之一方法之一流程圖；

圖10A至圖10D繪示在根據本發明之一實施例中用於產生圖7中所展示之STI區714、716及隔離層614之一方法；

圖11A至圖11B繪示在根據本發明之一實施例中用於產生圖8中所展示之STI區714、716及隔離層614之一方法；

圖12係在根據本發明之一實施例中之一第二像素結構之一剖視圖；

圖13繪示在根據本發明之一實施例中之一第三像素結構之一剖面示意圖；

圖14圖解說明圖13中所展示之區域1310之一放大視圖；

圖15繪示圖13中所展示之區域1308之一放大視圖；

圖16繪示在根據本發明之一實施例中之一第四像素結構之一剖面示意圖；

圖17圖解說明圖16中所展示之區域1606之一放大視圖；及

圖18A至圖18F繪示在根據本發明之一實施例中用於產生圖13中所展示之STI區1309、1311及隔離層614之一方法；

圖19繪示沿圖2中之線E-E'之一對數淨摻雜濃度對深度圖；

圖20圖解說明沿圖13中之線F-F'之一對數淨摻雜濃度對深度圖；及

圖21繪示透過圖2中之線E-E'及圖13中之線F-F'之一靜電電位對深度。

(無元件符號說明)

Claims

一種用於在具有一n導電型之緊毗鄰於一光偵測器之矽半導體層中產生一淺溝槽隔離區之方法，其中該光偵測器包含設置於該矽半導體層中之具有一p導電型之一儲存區，該方法包括：在該矽半導體層中形成一溝槽；沿該溝槽之一內部底部及內部側壁形成一襯裏氧化物層；在該襯裏氧化物層上方形成一氮化矽層；用一電介質材料填充該溝槽；及僅部分地沿該溝槽之一底部且僅沿該溝槽之緊毗鄰於其中隨後將形成該光偵測器之該儲存區之一側壁將具有該n導電型之一摻雜劑植入至該矽半導體層中；在該儲存區上方形成具有該n導電型之一釘紮層；及在該釘紮層及該矽半導體層上方形成一閘極氧化物層。
如請求項1之方法，其進一步包括：在該閘極氧化物層之至少一部分上方形成一氮化矽層。