JP2007115787A - 固体撮像素子 - Google Patents
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Abstract
【課題】長波長帯の光によって光電変換された電荷を入射した画素の電荷蓄積部に捕捉し、以って信号出力を増大させる固体撮像素子を提供する。
【解決手段】本発明の固体撮像素子は、第1導電型の第1半導体層と、前記第1半導体層の上に配置される第2導電型の第2半導体層と、カラーフィルタを少なくとも有する複数の光電変換部と、前記第2半導体層の内部に配置され、少なくとも最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する光電変換部の下に前記第2半導体層を介して設けられ、前記第2半導体層より不純物濃度が高濃度である前記第2導電型のポテンシャル制御層とを備える。
【選択図】図4
【解決手段】本発明の固体撮像素子は、第1導電型の第1半導体層と、前記第1半導体層の上に配置される第2導電型の第2半導体層と、カラーフィルタを少なくとも有する複数の光電変換部と、前記第2半導体層の内部に配置され、少なくとも最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する光電変換部の下に前記第2半導体層を介して設けられ、前記第2半導体層より不純物濃度が高濃度である前記第2導電型のポテンシャル制御層とを備える。
【選択図】図4
Description
本発明は、カラーフィルタを有し、そのうちの少なくとも最も長波長の光に対応する入射光の感度を高めた固体撮像素子に関するものである。
近年、ビデオカメラや電子カメラが広く一般に普及している。これらのカメラには、CCD型、CMOS型等の固体撮像素子が使用されている。CMOS型の固体撮像素子は、CMOSを形成するためにN型のシリコン基板上にP型のウエルを設け、P型ウエルに画素領域を配置する。CCD型の固体撮像素子においても、縦型オーバーフロードレインを配置させる構造においては、N型のシリコン基板上にP型半導体層を設け、P型半導体層に画素領域を配置させることが行われている。このように固体撮像素子は、第1導電型の半導体層に第2導電型の半導体層を積層した基体を用いることが広く行われている。
固体撮像素子は、画素がマトリクス状に複数配置され、各画素にて光電変換を行い、信号電荷を生成する。CMOS型の固体撮像素子においては、各画素に画素アンプを配置させ、信号電荷に対応する電気信号を生成する(例えば、特許文献1)。
図19は、従来の固体撮像素子の光電変換部106近辺における概略断面図である。光電変換部106は、N型シリコン基板101上に配置されたP型ウエル102にN型不純物を導入し電荷蓄積部103を設け、電荷蓄積部103の表面側にP型の空乏化防止層104を配置させた埋め込み型フォトダイオードである。ここでは埋め込み型フォトダイオードを示したが、空乏化防止層104を有していないフォトダイオードを用いることもある。いずれにおいても光電変換された電荷は、電荷蓄積部103に蓄積される。
また、カラー信号を得る光電変換部は、電荷蓄積部の上部に所定のカラーフィルタを有している(図示せず)。この場合、カラーフィルタは、RGB系においては赤(R)、緑(G)、青(B)のいずれかが、補色系においてはシアン、マゼンタ、イエローのいずれかが、電荷蓄積部の上部に配置される。さらに、4色以上のカラーフィルタを用いることもある。
また、カラー信号を得る光電変換部は、電荷蓄積部の上部に所定のカラーフィルタを有している(図示せず)。この場合、カラーフィルタは、RGB系においては赤(R)、緑(G)、青(B)のいずれかが、補色系においてはシアン、マゼンタ、イエローのいずれかが、電荷蓄積部の上部に配置される。さらに、4色以上のカラーフィルタを用いることもある。
各光電変換部106の間は、分離領域107によって電気的に分離されている。分離領域107は、CMOS型固体撮像素子においては選択酸化(LOCOS)によるシリコン酸化膜105を用いるのが一般的である。しかし、トレンチによる分離や不純物拡散による分離などを用いてもよい。なお、図では省略しているが、一般的にはLOCOS酸化膜の下部に分離拡散が配置される。
生成され蓄積された信号電荷は、電荷蓄積部に隣接して配置される転送トランジスタの動作に従い、電荷蓄積部からCCDまたは画素アンプに転送される。そして、信号電荷または信号電荷に応じた電気信号がCCDや信号線を介して外部に出力される。
ところで、このような固体撮像素子は、波長の長い光(RGB系ならR)に対する感度が低いことが知られている。これは、波長が長い光ほど基体の表面から深い位置まで侵入して光電変換するためである。深い位置で光電変換すると、電荷は、ドリフトする距離が長くなるため所望の電荷蓄積部に到達する確率が低くなる。
ところで、このような固体撮像素子は、波長の長い光(RGB系ならR)に対する感度が低いことが知られている。これは、波長が長い光ほど基体の表面から深い位置まで侵入して光電変換するためである。深い位置で光電変換すると、電荷は、ドリフトする距離が長くなるため所望の電荷蓄積部に到達する確率が低くなる。
このため、波長の長い光は感度が低下する。また、このような電荷が隣接する画素の電荷蓄積部に到達すると、クロストークとなる。近年、画素サイズを縮小化してより解像度を向上させることが望まれている。しかし、画素サイズが縮小化されると、隣接する電荷蓄積部間の距離も縮小され、波長の長い光によって生成されるクロストーク成分が増大し、SN比は悪化する。
そこで、特許文献2においては、R以外の電荷蓄積部の下部にバリア領域を配置させ、Rのカラーフィルタから入射して隣接する電荷蓄積部に進入してクロストークとなる電荷を阻止することによって、SN比を向上させることが提案されている。
特開平11−196331号公報
特開2004−152819号公報
しかしながら、特許文献2に開示された構成においても、単にクロストーク成分の電荷が除去されるに過ぎず、光信号の出力値を大きくすることはできなかった。すなわち、Rの電荷蓄積部に捕捉されるべき電荷がRの電荷蓄積部に正しく捕捉されてはおらず、入射光が効率良く使用されていないという問題があった。
本発明は、このような問題点に鑑みてなされたものであり、最長波長用のカラーフィルタから入射して光電変換された電荷を所定の電荷蓄積部に捕捉し、以って信号出力を増大させる固体撮像素子を提供する。
本発明者は、更なる研究の結果、電荷蓄積部下部のポテンシャル分布に着眼し、従来の構成では効率的に電荷を捕捉するのが困難であることを突き止め、発明するに至った。以下、これを説明する。
図20は、図19におけるA−A’部分の正味の不純物濃度分布図(a)とポテンシャル分布図(b)である。図20(a)は、縦軸に濃度、横軸に基体表面からの深さを示している。なお、縦軸の濃度は規格化して対数表示している。図20(b)は、縦軸にポテンシャル、横軸に基体表面からの深さを示している。縦軸のポテンシャルは、規格化してリニア表示している。以下、正味の不純物濃度分布図、ポテンシャル分布図は、同様に規格化し表示する。
図20は、図19におけるA−A’部分の正味の不純物濃度分布図(a)とポテンシャル分布図(b)である。図20(a)は、縦軸に濃度、横軸に基体表面からの深さを示している。なお、縦軸の濃度は規格化して対数表示している。図20(b)は、縦軸にポテンシャル、横軸に基体表面からの深さを示している。縦軸のポテンシャルは、規格化してリニア表示している。以下、正味の不純物濃度分布図、ポテンシャル分布図は、同様に規格化し表示する。
図20(a)から理解されるように、表面からおよそ0.5マイクロメートルの深さに電荷蓄積部103とP型ウエル102とのPN接合があり、およそ5マイクロメートルの深さにP型ウエル102とN型シリコン基板101とのPN接合がある。そして、図20(b)から理解されるように、両PN接合間のポテンシャルは、表面側から深くなるに従いなだらかに高く、また、両PN接合の近辺にて急激に高くなっている。
光電変換によって発生し信号となる電荷は、ここでは電子であり、ポテンシャルの高い方へ移動して行く。よって、図20(b)に示したようなポテンシャル分布において、両PN接合間で発生した電荷は、ポテンシャルの高いN型シリコン基板101の方へ導かれてこれに吸収されることになる。よって、ここで発生した電荷は、基本的には電荷蓄積部103に捕捉して信号にすることができず、効率的ではなかったのである。ただし、ポテンシャルの傾斜に打ち勝ってドリフトする成分は、必ずしもN型シリコン基板101に吸収されない。しかしながら、このような成分においても、電荷蓄積部103に到達するものばかりではない。前述したとおり、このような成分の一部は、隣接する電荷蓄積部103に到達しクロストークとなり、SN比を悪化する要因になっていた。
そこで、本発明の第1の態様による固体撮像素子は、第1導電型の第1半導体層と、前記第1半導体層の上に配置される第2導電型の第2半導体層と、前記第2半導体層に配置され、光電変換された電荷を蓄積する第1導電型の電荷蓄積部と、前記電荷蓄積部に対応して配置され所定の色に対応する波長の入射光を透過するカラーフィルタとを少なくとも有する複数の光電変換部と、前記第2半導体層の内部に配置され、少なくとも最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する光電変換部の下に前記第2半導体層の一部を介して設けられ、前記第2半導体層より不純物濃度が高濃度である前記第2導電型のポテンシャル制御層とを備える。この構成により、電荷蓄積部と第1半導体層の間のポテンシャル分布が改変され、第1半導体層への電荷の吸収が抑制され、これに伴い所定の電荷蓄積部に捕捉される電荷が増大する。
本発明の第2の態様による固体撮像素子は、前記第1の態様において、少なくとも前記電荷蓄積部を有するアクティブ領域、及び、前記アクティブ領域間を電気的に分離する分離領域とを含む画素が二次元状に複数配置され、前記アクティブ領域の下に配置される前記ポテンシャル制御層は、前記分離領域の下に配置される前記ポテンシャル制御層よりも前記第1半導体層側に配置されるものである。
本態様は、電荷蓄積部の下の方が分離領域の下に比べてポテンシャル制御層の深さ深く、段差が生じているものである。所定の電荷蓄積部に捕捉されずに隣接する電荷蓄積部に進入する電荷は、ノイズの一種であるクロストークとなる。本態様によれば、所定の電荷蓄積部に捕捉される電荷が増大するばかりでなく、このクロストークも低減することが可能となる。
本態様は、電荷蓄積部の下の方が分離領域の下に比べてポテンシャル制御層の深さ深く、段差が生じているものである。所定の電荷蓄積部に捕捉されずに隣接する電荷蓄積部に進入する電荷は、ノイズの一種であるクロストークとなる。本態様によれば、所定の電荷蓄積部に捕捉される電荷が増大するばかりでなく、このクロストークも低減することが可能となる。
本発明の第3の態様による固体撮像素子は、前記第2の態様において、前記アクティブ領域は、前記電荷蓄積部に蓄積された電荷を転送する転送ゲート部と、前記転送ゲート部の動作により前記電荷蓄積部と電気的に接続され前記蓄積部に蓄積された電荷が転送されるフローティング拡散部と、前記フローティング拡散部に転送された電荷に対応する信号を出力する画素アンプ部と、前記フローティング拡散部を一定電位にリセットするリセットトランジスタと、画素を選択する選択トランジスタとをさらに有し、前記分離領域は、選択酸化によるシリコン酸化膜が配置されるものである。
上記のように、ある画素から入射した光よって生成された電荷が隣接する画素の電荷蓄積部に進入すれば、そのような電荷はクロストークとなる。しかし、このような電荷が同一内の画素においても悪影響を及ぼすこともある。つまり、画素内に電荷蓄積部以外の能動素子が配置され、そのような能動素子に不要な電荷が進入すると誤動作等の悪影響を及ぼし、能動素子を不安定な状態にする。本態様のように画素内に複数の能動素子を有する構成では、単にクロストーク低減に留まらず、画素内の光電変換部以外の能動素子にノイズとなる電荷が侵入することが防止され、よって、能動素子をより安定的な状態に保持することが可能となる。また、分離領域にいわゆるLOCOS酸化膜を用いると、段差を有するポテンシャル制御層の形成が容易となる。
本発明の第4の態様による固体撮像素子は、前記第3の態様において、前記アクティブ領域は、前記光電変換部の前記電荷蓄積部が少なくとも配置される第1のアクティブ領域と、前記画素アンプ部、及び、前記選択トランジスタとが少なくとも配置される第2のアクティブ領域とを有し、前記第1のアクティブ領域と前記第2のアクティブ領域とは、前記選択酸化によるシリコン酸化膜によって電気的に分離されていることを特徴とする。
本態様は、第1のアクティブ領域に電荷蓄積部を有する光電変換部を配置させ、第2のアクティブ領域にはノイズを嫌う能動素子を配置さるものである。この構成により、画素アンプ及び選択トランジスタに上記のノイズが侵入することは、更に困難となり、より安定的な動作が保持される。
本態様は、第1のアクティブ領域に電荷蓄積部を有する光電変換部を配置させ、第2のアクティブ領域にはノイズを嫌う能動素子を配置さるものである。この構成により、画素アンプ及び選択トランジスタに上記のノイズが侵入することは、更に困難となり、より安定的な動作が保持される。
本発明の第5の態様による固体撮像素子は、前記第1から第4のいずれかの態様において、前記ポテンシャル制御層は、最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する前記光電変換部の下に前記第2半導体領域を介して配置される最下層ポテンシャル制御層と、その他のカラーフィルタのうち少なくとも一種類のカラーフィルタを有する前記光電変換部に対応して配置される一層以上の上層ポテンシャル制御層からなる。また、この場合、前記最下層ポテンシャル制御層と、前記一層以上の上層ポテンシャル制御層は、少なくとも一部がオーバーラップしていても良い。これらの構成により、最も長波長の光以外の光による電荷を捕捉する電荷蓄積部と第1半導体層の間のポテンシャル分布も改変され、第1半導体層への電荷の吸収が抑制される。
さらに、これらの態様において、固体撮像素子は、少なくとも最も長波長の色に対応する入射光を透過するカラーフィルタを有する光電変換部の周囲には、前記ポテンシャル制御層と前記第2半導体層表面の間にクロストーク防止層が配置されても良い。
また、第2から第4の態様において、前記ポテンシャル制御層は、最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する前記光電変換部の下の方が、その他のカラーフィルタのうち少なくとも一種類のカラーフィルタを有する前記光電変換部の下より浅く配置され、前記分離領域の下を介して連続的に配置されてもよい。
また、本発明は、これらの態様の固体撮像素子を製造する製造方法であって、第2導電型の前記ポテンシャル制御層の熱処理温度が、第2導電型の前記第2半導体層の熱処理温度より低いことを特徴とする固体撮像素子の製造方法を提供する。
また、第2から第4の態様において、前記ポテンシャル制御層は、最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する前記光電変換部の下の方が、その他のカラーフィルタのうち少なくとも一種類のカラーフィルタを有する前記光電変換部の下より浅く配置され、前記分離領域の下を介して連続的に配置されてもよい。
また、本発明は、これらの態様の固体撮像素子を製造する製造方法であって、第2導電型の前記ポテンシャル制御層の熱処理温度が、第2導電型の前記第2半導体層の熱処理温度より低いことを特徴とする固体撮像素子の製造方法を提供する。
また、本発明は、これらの態様の固体撮像素子を製造する製造方法であって、第2導電型の前記ポテンシャル制御層はイオン注入で形成され、前記ポテンシャル制御層の少なくとも一部は、前記イオン注入の飛程距離より薄いマスク越しにイオン注入を行うことを特徴とする固体撮像素子の製造方法。
本発明によれば、電荷蓄積部と第1半導体層の間のポテンシャル分布が改変され、第1半導体層への電荷の吸収が抑制される。第1半導体層に吸収されない電荷は、所定の電荷蓄積部に捕捉され、出力値が増大する。
以下、本発明による固体撮像素子について、図面を参照して説明する。なお、ここでは画素アンプを有するCMOS型の固体撮像素子を用いて本発明の形態を説明するが、本発明はこれに限られるものではなく、CCD型の固体撮像素子にも適用可能である。
[第1の実施形態]
図1は、本発明に係る第1の実施形態による固体撮像素子1の回路図である。ここでは、3行3列の画素2を有する構成としたが、画素数はこれに限られるものではない。
[第1の実施形態]
図1は、本発明に係る第1の実施形態による固体撮像素子1の回路図である。ここでは、3行3列の画素2を有する構成としたが、画素数はこれに限られるものではない。
本固体撮像素子1は、画素2が配置される画素領域、画素2から出力される信号を外部に導く読み出し部(垂直信号線、水平信号線等)、画素2及び読み出し部を動作させる読み出し回路(垂直走査回路10、水平走査回路20等)とを有している。
各画素2は、光電変換部3、転送トランジスタ4、画素アンプ5、行選択トランジスタ6、リセットトランジスタ7を有している。ここでは、転送トランジスタ4、画素アンプ5、行選択トランジスタ6、リセットトランジスタ7のいずれもNMOSトランジスタを用いている。
転送トランジスタ4は、そのゲートが駆動配線11によって行方向に共通に接続され、垂直走査回路10の駆動信号φTG(n,n+1)に従って動作する。行選択トランジスタ6は、そのゲートが駆動配線12によって行方向に共通に接続され、垂直走査回路10の駆動信号φL(n,n+1)に従って動作する。また、リセットトランジスタ7は、そのゲートが駆動配線13によって行方向に共通に接続され、垂直走査回路10の駆動信号φRS(n,n+1)に従って動作する。画素アンプ5のドレインとリセットトランジスタ7のドレインは、全画素共通接続され、配線14を介して電源電圧VDDに接続されている。画素アンプ5のソースは行選択トランジスタ6のドレインと接続され、行選択トランジスタ6のソースは垂直信号線22と列方向に共通に接続されている。
光電変換部3は、電荷蓄積部と空乏化防止層からなる埋め込み型フォトダイオードと、その上部に配置されるR、G、Bのいずれかのカラーフィルタを有している。なお、ここでは、RGB系のカラーフィルタとしたが、それに限られるものではなく、補色系のカラーフィルタを用いても良い。また、埋め込みフォトダイオードに代えて、空乏化防止層の無いフォトダイオードにしても良い。
光電変換部3は、カラーフィルタを透過して入射した光を光電変換し生じた電荷を蓄積する。光電変換部3の電荷蓄積部に蓄積された電荷は、転送トランジスタ4がオン状態とされることによってフローティング拡散部に転送される。フローティング拡散部は、配線により画素アンプ5のゲートと電気的に接続されている(図3参照)。
画素アンプ5のゲートは転送トランジスタ4のソースに接続されている。そして画素アンプ5は、そのゲートの電圧に応じた電気信号を出力する。行選択トランジスタ6は、オン状態にされることで画素アンプ5のゲート電圧に応じた電気信号を垂直信号線22に出力する。すなわち、画素アンプ5と行選択トランジスタ6によってソースフォロワによる読み出しが可能となっている。
各垂直信号線22の一方の端部には定電流源23と、垂直信号線22をリセットする垂直信号線リセットトランジスタ24が配置される。定電流源23には一定電圧VCSが、垂直信号線リセットトランジスタ10には一定電圧VRVが印加される。ここでは、VCS、VRVの両方とも接地電位としている。垂直信号線リセットトランジスタ24のゲートには駆動信号φRVが印加され、この駆動信号φRVに従って垂直信号線22がリセットされる。
各垂直信号線22の他方の端部は、列アンプ25、サンプルホールド回路26、水平スイッチトランジスタ27を介して水平信号線21に接続されている。水平信号線21には出力アンプ28、水平リセットトランジスタ29が接続されている。水平スイッチトランジスタ27のゲートは、駆動配線15と接続されている。水平スイッチトランジスタ27は、水平走査回路20からの駆動信号によって動作する。水平リセットトランジスタ29は駆動信号φRHで動作し、水平信号線21を一定電位VRHにリセットする。
サンプルホールド回路26は、相関二重サンプリングを行う回路である。画素アンプ6から出力される電気信号には、固定パターンノイズやリセットノイズなど(以下、単にノイズと記載する)に対応するダークレベルが含まれている。ダークレベルは、画素アンプ6のゲート電位をリセットするごとに変化する。そこで、まず、リセット直後のノイズに対応する電気信号(ダークレベル)を画素から出力し、サンプルホールド回路26に一旦蓄積させる。次いで、光電変換部3に蓄積されている光電荷を画素アンプ6のゲートに転送しノイズと重畳した光電荷に対応する電気信号を画素からサンプルホールド回路26に出力し、両者を差し引いて光電荷に対応する真の電気信号を水平信号線28に出力する。
サンプルホールド回路26は、ここでは、各列ごとにダークレベルを一時的に蓄積するクランプ容量16と、クランプ容量16の一方の電極を一定電位VRHに設定するクランプトランジスタ17とを有している。サンプルホールド回路及び相関二重サンプリングの手法は周知技術であり、ここでは詳細の説明を省略する。
サンプルホールド回路26は、相関二重サンプリングを行う回路である。画素アンプ6から出力される電気信号には、固定パターンノイズやリセットノイズなど(以下、単にノイズと記載する)に対応するダークレベルが含まれている。ダークレベルは、画素アンプ6のゲート電位をリセットするごとに変化する。そこで、まず、リセット直後のノイズに対応する電気信号(ダークレベル)を画素から出力し、サンプルホールド回路26に一旦蓄積させる。次いで、光電変換部3に蓄積されている光電荷を画素アンプ6のゲートに転送しノイズと重畳した光電荷に対応する電気信号を画素からサンプルホールド回路26に出力し、両者を差し引いて光電荷に対応する真の電気信号を水平信号線28に出力する。
サンプルホールド回路26は、ここでは、各列ごとにダークレベルを一時的に蓄積するクランプ容量16と、クランプ容量16の一方の電極を一定電位VRHに設定するクランプトランジスタ17とを有している。サンプルホールド回路及び相関二重サンプリングの手法は周知技術であり、ここでは詳細の説明を省略する。
図2は、本実施形態に係る固体撮像素子1の駆動タイミングチャートである。この図を引用して本固体撮像素子1の動作について説明する。なお、各画素に含まれるトランジスタはNMOSトランジスタであり、ハイレベルの駆動信号を受けてオン状態とされる。また、T1の期間に至るまでに露光期間(入射光による電荷が電荷蓄積部に蓄積される期間)が開始されているものとする。
まず、期間T1において、φL(n)がハイレベルとされる。これにより、n行目の行選択トランジスタ6がオン状態とされ、ソースフォロワ読み出しが開始される。その他の行は非選択状態である。
φL(n)がハイレベルにされるのと同時にφRS(n)がハイレベルとされ、n行目のリセットトランジスタ7が期間T2の間オン状態とされる。これにより、フローティング拡散部及び画素アンプ5のゲートは、電源電圧VDDの電圧にリセットされる。また、このリセット動作により、フローティング拡散部はリセット電圧に対応したダークレベルとなる。T2の終了時にリセットトランジスタ7は、オフ状態に戻るが、フローティング拡散部及び画素アンプのゲートは、ダークレベルを保持する。
この動作と並行して、T3の期間にφSHがハイレベルにされてクランプトランジスタ17がオン状態とされる。これにより、ソースフォロワ読み出しが行われ、n行目の行選択トランジスタ6を介して画素アンプ5から、上記のリセット電圧に対応するダークレベルが垂直信号線22に出力される。期間T3の終了時において、クランプトランジスタ17がオフ状態とされると、ダークレベルがクランプ容量16に保持されたままクランプ容量16の出力側の電極がフローティングの状態となり、サンプルホールド回路26にてダークレベルの保持動作が行われる。
期間T4において、φTG(n)がハイレベルとされて転送トランジスタ4がオン状態とされる。これにより電荷蓄積部に蓄積されていた入射光による電荷がフローティング拡散部に転送される。そして、この行の行選択トランジスタ6がオン状態であるため、ダークレベルと入射光による電荷の重畳された電圧に対応する電気信号が垂直信号線22に出力される。期間T4の終了時において、転送トランジスタT4はオフ状態とされる。出力された電気信号は、水平走査期間の始まるまでの間サンプルホールド回路26の前段における垂直信号線22に保持される。
期間T6は、水平走査期間である。φH1がハイレベルとされて水平スイッチトランジスタ27がオン状態とされる。これにより、サンプルホールド回路26にてダークレベルが差し引かれて光電荷に対応する真の電気信号が一列目の垂直信号線22から水平信号線21に出力される。そして、順次、二列目、三列目から同様に電気信号が出力される。
すべての列から電気信号が読み出された後、期間T7において次の行であるn+1行が選択されて、電気信号が同様に読み出される。このように順次選択された行から電気信号が読み出され一つの画像が得られる。なお、ここでは露光期間をT4の終了時からT4の開始時までとしている。しかし、周知の電子シャッター動作を行っても良く、また、メカシャッターを併用しても構わない。
図3は、第1の実施形態に係る固体撮像素子の2×2個の画素概略平面図である。各配線電極は略して記載している。また、「R」はRのカラーフィルタを有する光電変換部3を「G」はGのカラーフィルタを有する光電変換部3を「B」はBのカラーフィルタを有する光電変換部3を示している。ここではカラーフィルタはベイヤー配列されている。しかし、これに限らずストライプ配列にしても構わない。
符号31、32、38、39及び40は、各トランジスタの一部となっているN型不純物拡散領域であり、符号33、34、35及び36は、ポリシリコンによる各トランジスタのゲート(電極)である。なお、符号38は、電源電圧VDDが印加される電源拡散部である。
転送トランジスタ4は、光電変換部の電荷蓄積部44をドレイン、フローティング拡散部31をソースとしたMOSトランジスタである(図7参照)。転送トランジスタ4は、そのゲート33(以下、転送ゲートと称す)に印加される駆動信号により駆動される。
フローティング拡散部31、32は、転送ゲート33と隣接配置される第1のフローティング拡散部31と、第1のフローティング拡散部31とは分離領域46によって隔てられた第2のフローティング拡散部32とを有し、それらは配線電極37によって電気的に接続されている。また、フローティング拡散部31、32は、配線電極37によって画素アンプ5のゲート35と電気的に接続されている。
フローティング拡散部31、32は、転送ゲート33と隣接配置される第1のフローティング拡散部31と、第1のフローティング拡散部31とは分離領域46によって隔てられた第2のフローティング拡散部32とを有し、それらは配線電極37によって電気的に接続されている。また、フローティング拡散部31、32は、配線電極37によって画素アンプ5のゲート35と電気的に接続されている。
画素アンプ5は、電源拡散部38をドレイン、拡散領域39をソースとするMOSトランジスタである。行選択トランジスタ6は、拡散領域39をドレイン、拡散領域40をソースとするMOSトランジスタである。リセットトランジスタ7は、電源拡散部38をドレイン、第2のフローティング拡散部32をソースとるMOSトランジスタである。
図4は、図3のB−B’部における断面図である。なお、シリコン酸化膜より上方部の構成は省略している。実際には、シリコン酸化膜の上方部には配線電極、保護膜、カラーフィルタ等が配置されている。
図4は、図3のB−B’部における断面図である。なお、シリコン酸化膜より上方部の構成は省略している。実際には、シリコン酸化膜の上方部には配線電極、保護膜、カラーフィルタ等が配置されている。
本固体撮像素子1は、CMOS型の固体撮像素子である。このため、PMOSを形成するためのN型シリコン基板41に、NMOSを形成するためのP型ウエル層42が配置される。即ち、第1導電型の第1半導体層と、第2導電型の第2半導体層とによって一つの基体をなしている。N型シリコン基板41の不純物濃度は、1E15/cm3(10の15乗。以下同様)であり、P型ウエル層42の不純物濃度(以下、単に濃度と記載する)は、1E16/cm3である。しかし、これらの濃度に限定されず、例えばP型ウエル層42の濃度は5E15から5E16/cm3の範囲であるなら構わない。
画素が配置される領域にはNMOSのみが配置されている。したがって、本図においては、N型シリコン基板41の上部の全面に、P型ウエル層42が配置されている。しかし、走査回路等の読み出し回路にはPMOSとNMOSが形成される。PMOSは、N型シリコン基板中のN型ウエルに形成される。よって、図には示されていないが、PMOSが形成される領域にはP型ウエル層42は配置されない。
光電変換部3R、3Gは、N型の電荷蓄積部44と、その上面にP型の空乏化防止層43とを有する埋め込み型フォトダイオードである。なお、Rのカラーフィルタを有する光電変換部を光電変換部3R、Gのカラーフィルタを有する光電変換部を光電変換部3G、Bのカラーフィルタを有する光電変換部を光電変換部3Bと記載する。電荷蓄積部44の厚さは0.3マイクロメートルであり、濃度は5E16から5E17/cm3の範囲である。また、空乏化防止層43の厚さは0.2マイクロメートルであり、濃度は1E18から1E19/cm3の範囲である。
空乏化防止層43の上面には薄いシリコン酸化膜45が配置される。ここでは、膜厚を0.05マイクロメートルとしている。各画素間は、分離領域46で電気的に分離されている。分離領域には、厚いLOCOSシリコン酸化膜(以下、LOCOS酸化膜)48と、その下部に分離拡散49が配置される。LOCOS酸化膜48の膜厚は、0.8マイクロメートルである。しかし、後述するとおり、これに限るものではない。
P型ウエル層42の内部には、厚さが約1マイクロメートルのポテンシャル制御層47が全面に渡って配置される。ポテンシャル制御層47は、P型ウエル層42と同じ導電型で、これより高濃度である。ここでは、ピーク濃度を3E17/cm3としている。これによって、電荷蓄積部44からシリコン基板41のポテンシャルの状態が後述するように改変される。そして、光によって発生した電荷(ここでは電子)が入射した画素の電荷蓄積部44に捕捉され、画素から出力される光による電気信号が増大する。なお、ポテンシャル制御層47の濃度は、P型ウエル層42の濃度の10倍以上が好ましい。
ポテンシャル制御層47は、全面に渡って配置される。しかし、少なくとも最も波長の長い波長帯の光を透過するRのカラーフィルタを有する光電変換部3Rの下にP型ウエル層42を介してポテンシャル制御層47が配置されるなら、上記の効果を有する。
図5は、図4におけるE−E’部分の正味の不純物濃度分布図(a)とポテンシャル分布図(b)である。図5(a)は、縦軸に濃度、横軸に基体表面(空乏化防止層の表面)からの深さを示している。図5(b)は、縦軸にポテンシャル、横軸に基体表面からの深さを示している。なお、縦軸の濃度は前記したとおり、いずれも規格化している。
図5は、図4におけるE−E’部分の正味の不純物濃度分布図(a)とポテンシャル分布図(b)である。図5(a)は、縦軸に濃度、横軸に基体表面(空乏化防止層の表面)からの深さを示している。図5(b)は、縦軸にポテンシャル、横軸に基体表面からの深さを示している。なお、縦軸の濃度は前記したとおり、いずれも規格化している。
図5(a)から理解されるように、表面からおよそ0.5マイクロメートルの深さに電荷蓄積部44とP型ウエル層42とのPN接合がある。また、表面からおよそ5マイクロメートルの深さにP型ウエル層42とN型シリコン基板41とのPN接合がある。そして、ポテンシャル制御層47は、表面からおよそ2.5マイクロメートルの深さに配置されている。即ち、P型ウエル層42の厚さd1は、およそ5マイクロメートルであり、ポテンシャル制御層47は、P型不純物濃度が最大となる地点Fの深さd2が2.5マイクロメートルである。
図5(b)から理解されるように、両PN接合間のポテンシャルは、ポテンシャル制御層47が配置されている領域で低くなっている。そして、この領域から両PN接合に向かうに従ってなだらかに高くなり、両PN接合の近辺にて急激に高くなっている。
光電変換によって発生し信号となる電荷は、ここでは電子であり、ポテンシャルの高い方へ移動して行く。所定の光電変換部3Rから入射して電荷蓄積部44からポテンシャル制御層47の間まで進入する光53は、地点Fから電荷蓄積部44の間で電荷(電子)54を発生させる。
光電変換によって発生し信号となる電荷は、ここでは電子であり、ポテンシャルの高い方へ移動して行く。所定の光電変換部3Rから入射して電荷蓄積部44からポテンシャル制御層47の間まで進入する光53は、地点Fから電荷蓄積部44の間で電荷(電子)54を発生させる。
従来技術において、この領域で発生した電荷は、図20で説明したようにシリコン基板に吸収されて光信号の電荷とはならなかった。本実施形態においては、ポテンシャル制御層47が配置されているため、この電荷54は、ポテンシャルの低い地点Fからポテンシャルの高い電荷蓄積部44の方へ導かれ、所定の光電変換部3Rの電荷蓄積部44に捕捉され光信号の電荷として寄与する。
このように、本固体撮像素子1は、所定の光電変換部3Rの電荷蓄積部44に捕捉される光信号の電荷を増大させ、それに対応する各画素からの電気信号の出力を増大させることが可能となる。
このように、本固体撮像素子1は、所定の光電変換部3Rの電荷蓄積部44に捕捉される光信号の電荷を増大させ、それに対応する各画素からの電気信号の出力を増大させることが可能となる。
また、所定の光電変換部3Rから入射してポテンシャル制御層47を透過しN型シリコン基板41側のP型ウエル層42に進入する光51は、ポテンシャル制御層47からN型シリコン基板41の間で電荷(電子)52を発生させる。この電荷52は、ポテンシャルの低い地点Fからポテンシャルの高いN型シリコン基板41の方へ導かれてやがてN型シリコン基板41に吸収される。これにより、隣接する画素の電荷蓄積部44に侵入してクロストークとなることが低減される。さらに、クロストークが低減されるばかりではなく、同一画素内の各トランジスタにノイズとなる電荷が侵入することが防止される。よって、同一画素内の各トランジスタをより安定的な状態に保持することが可能となる。
図6は、本実施形態に係る固体撮像素子1の分光感度特性を示す図面である。なお、比較のため従来技術に係る固体撮像素子の分光感度特性も合わせて示した。縦軸は、光電流を規格化した値であり、各画素から出力される光電荷による電気信号に相当する。横軸は波長である。
図6は、本実施形態に係る固体撮像素子1の分光感度特性を示す図面である。なお、比較のため従来技術に係る固体撮像素子の分光感度特性も合わせて示した。縦軸は、光電流を規格化した値であり、各画素から出力される光電荷による電気信号に相当する。横軸は波長である。
B(青色)の波長領域である0.45マイクロメートル程度の波長においては、本固体撮像素子1の光電流は、従来技術の固体撮像素子と差が無い。しかし、G(緑)の波長領域である0.5マイクロメートル付近の波長より長波長側において、本固体撮像素子1の光電流は、明らかに従来技術の固体撮像素子より増大している。
即ち、電荷蓄積部44の直下にて光電変換されるBの光電変換部3Bには効果が無いが、より深い位置で光電変換されるG、Rの光電変換部3G、3Rにおいては、N型シリコン基板41に導かれる電荷が制御され、所定の電荷蓄積部に捕捉され、光電流が増大されることが判る。これは、本実施形態に係る固体撮像素子1がポテンシャル制御層47を画素領域全面に配置させており、この構造により、最も長波長領域の光を透過するカラーフィルタを有する画素ばかりでなく、0.5マイクロメートル以上の波長の光を透過するカラーフィルタを有する画素の出力が増大するのである。
尤も、ポテンシャル制御層47は、最も長波長の色を透過するカラーフィルタであるRのカラーフィルタを有する光電変換部3Rの下にのみに配置されても良い。このようにしても、Rの波長領域の光に関しては上記の効果が生ずる。
即ち、電荷蓄積部44の直下にて光電変換されるBの光電変換部3Bには効果が無いが、より深い位置で光電変換されるG、Rの光電変換部3G、3Rにおいては、N型シリコン基板41に導かれる電荷が制御され、所定の電荷蓄積部に捕捉され、光電流が増大されることが判る。これは、本実施形態に係る固体撮像素子1がポテンシャル制御層47を画素領域全面に配置させており、この構造により、最も長波長領域の光を透過するカラーフィルタを有する画素ばかりでなく、0.5マイクロメートル以上の波長の光を透過するカラーフィルタを有する画素の出力が増大するのである。
尤も、ポテンシャル制御層47は、最も長波長の色を透過するカラーフィルタであるRのカラーフィルタを有する光電変換部3Rの下にのみに配置されても良い。このようにしても、Rの波長領域の光に関しては上記の効果が生ずる。
図4に戻って、本実施形態の別の効果についてさらに説明する。ポテンシャル制御層47は、図から理解されるように電荷蓄積部44の下に配置される領域と、LOCOS酸化膜48による分離領域46の下に配置される領域とで深さが異なる。即ち、前者は後者よりもN型シリコン基板41側に配置され、段差が生じている。なお、この段差は、両上面の深さ方向の差でおよそ0.4マイクロメートルであり、LOCOS酸化膜48の1/2である。
このような段差が生じているため、Rのカラーフィルタを有する光電変換部3Rの下で発生する電荷54は、隣接するGのカラーフィルタを有する光電変換部3Gに向かってドリフトすることが困難になる。即ち、Rのカラーフィルタを有する光電変換部3R下で発生する電荷54がGのカラーフィルタを有する光電変換部3Gに向かってドリフトすると、電荷54は低いポテンシャルであるポテンシャル制御層47に向かうことになる。ポテンシャル制御層47の段差部分は、障壁となって電荷54のドリフトを遮る。このため、たとえ一時的にGのカラーフィルタを有する光電変換部3Gに向かってドリフトしても、いずれ電荷54は、より高いポテンシャルであるRのカラーフィルタを有する光電変換部3Rの電荷蓄積部44に向かってドリフトすることになる。このため、この段差があることによって、クロストークが低減される。
上記のように、この段差は、両上面の深さ方向の差でおよそ0.4マイクロメートルとされている。しかし、この段差は0.3マイクロメートルでも効果があり、また、段差が大きいほど効果も大きい。
上記のように、この段差は、両上面の深さ方向の差でおよそ0.4マイクロメートルとされている。しかし、この段差は0.3マイクロメートルでも効果があり、また、段差が大きいほど効果も大きい。
また、この段差は、LOCOS酸化膜48を用いて形成されている。このため、段差のあるポテンシャル制御層47が一度のイオン注入により容易に形成することが可能となる。後述するとおり、ポテンシャル制御層47は、イオン注入により形成する。イオン注入では、シリコン酸化膜の厚さが厚いほど、シリコン表面からイオンが注入される距離が低減される。分離領域46にはLOCOS酸化膜48が配置されており、分離領域46は、その他の領域よりシリコン酸化膜の厚さが大きい。したがって、分離領域46は、その他の領域よりもイオン注入される距離が低減され、分離領域46とその他の領域とでポテンシャル制御層47の深さに段差が生ずる。
ここでは、ポテンシャル制御層47を形成する製造工程において、分離領域46の酸化膜(LOCOS酸化膜48)を0.8マイクロメートルとし、光電変換部3上のシリコン酸化膜をプロテクト膜として0.05マイクロメートル配置させている。このため、薄いシリコン酸化膜の下に注入されるイオンは、厚いLOCOS酸化膜48の下に注入されるイオンより、およそ0.4マイクロメートルほど深く注入される。このように、シリコン酸化の膜厚に差が生じている画素領域にイオン注入することによって、段差のあるポテンシャル制御層47が一度のイオン注入工程により容易に形成することができる。
LOCOS酸化膜48の膜厚が厚いほど上記の段差は大きくなり、その効果は増大する。しかし、シリコン酸化膜は、製造工程上1.6マイクロメートル程度を超えると製造が困難となる。
LOCOS酸化膜48の膜厚が厚いほど上記の段差は大きくなり、その効果は増大する。しかし、シリコン酸化膜は、製造工程上1.6マイクロメートル程度を超えると製造が困難となる。
また、ここではポテンシャル制御層47に段差を設けるため、シリコン酸化膜の膜厚差を利用している。しかし、それに限らず、レジストを用いても良い。
ところで、図4に記されたd3の値は、d2が2.5マイクロメートル、LOCOS酸化膜48の膜厚と分離拡散49の深さの合計が1.6マイクロメートル、ポテンシャル制御層47の厚さが1マイクロメートルとすれば、0.4マイクロメートルである。このように、分離領域46における電荷が通過できる幅d3は、小さい。したがって、クロストークは、さらに低減される。
ところで、図4に記されたd3の値は、d2が2.5マイクロメートル、LOCOS酸化膜48の膜厚と分離拡散49の深さの合計が1.6マイクロメートル、ポテンシャル制御層47の厚さが1マイクロメートルとすれば、0.4マイクロメートルである。このように、分離領域46における電荷が通過できる幅d3は、小さい。したがって、クロストークは、さらに低減される。
図7は、図3のC−C’部における断面図である。また、図8は、図3のD−D’部における断面図である。なお、いずれもシリコン酸化膜より上方部の構成は、ポリシリコンによるゲート電極を除き省略している。
分離領域46以外の領域は、シリコン表面に拡散領域が形成され、或は、ゲート電極が配置され、アクティブ領域となる。本実施形態の固体撮像素子1は、各画素に複数のアクティブ領域55、56を有している。一つは、電荷蓄積部44を少なくとも有する第1のアクティブ領域55であり、もう一つは、少なくとも画素アンプ5及び行選択トランジスタ6を有する第2のアクティブ領域56である。このように、光電変換部3の一部である電荷蓄積部44と、ソースフォロワ読み出しを行うための能動素子である画素アンプ5及び行選択トランジスタ6は、異なるアクティブ領域55、56に配置されている。
第1のアクティブ領域55には、その他の能動素子として転送ゲート33やフローティング拡散部31などが配置される。また、第2のアクティブ領域56には、その他能動素子であるリセットトランジスタを構成するN型の拡散領域32とそのゲート電極34が配置される。
第1のアクティブ領域55には、その他の能動素子として転送ゲート33やフローティング拡散部31などが配置される。また、第2のアクティブ領域56には、その他能動素子であるリセットトランジスタを構成するN型の拡散領域32とそのゲート電極34が配置される。
これらの能動素子のうち、画素アンプ5及び行選択トランジスタ6は、ソースフォロワ読み出しを行うためノイズを低減させるのが好ましい。光によって生成される電荷は、光電変換部から光が進入して所定の電荷蓄積部44に捕捉されないとノイズ電荷となる。そして、例えば、ノイズ電荷がN型の拡散領域39、40に入ると、出力値がそれによって変化し、安定的な動作ではなくなる。
しかしながら、図7、図8から理解されるように、画素アンプ5及び行選択トランジスタ6の配置されている第2のアクティブ領域56は、その周囲をポテンシャル制御層47の段差にて囲まれている。ポテンシャル制御層47の段差は、ノイズ電荷の障壁となる。したがって、画素アンプ5及び行選択トランジスタ6に上記のノイズが侵入することは困難となり、ソースフォロワ読み出しは、より安定的に実行される。
しかしながら、図7、図8から理解されるように、画素アンプ5及び行選択トランジスタ6の配置されている第2のアクティブ領域56は、その周囲をポテンシャル制御層47の段差にて囲まれている。ポテンシャル制御層47の段差は、ノイズ電荷の障壁となる。したがって、画素アンプ5及び行選択トランジスタ6に上記のノイズが侵入することは困難となり、ソースフォロワ読み出しは、より安定的に実行される。
図9は、本実施形態に係る固体撮像素子1の各製造工程における断面図であり、図3のD−D’部に相当する。以下、この図面を引用して本固体撮像素子1の製造工程を説明する。まず、N型シリコン基板41の所定の領域にP型ウエル層42を形成する工程を行う。即ち、N型シリコン基板41表面にシリコン熱酸化膜を設け、P型ウエル層42となる部分のシリコン熱酸化膜をフォトリソエッチング法に従い除去し、この部分を開口としてイオン注入と所定の熱処理を行う。
P型ウエル層42の濃度は、5E15から5E16/cm3とされるようにイオン注入と熱処理が行われる。深さ方向にP型ウエル層42の濃度を揃えるため、加速電圧を変えてイオン注入を複数回に分けて行うのが好ましい。
P型ウエル層42の濃度は、5E15から5E16/cm3とされるようにイオン注入と熱処理が行われる。深さ方向にP型ウエル層42の濃度を揃えるため、加速電圧を変えてイオン注入を複数回に分けて行うのが好ましい。
次に、LOCOS酸化膜48による分離領域を形成する工程を行う。即ち、先ず、シリコン窒化膜(図示せず)をCVD法により形成し、アクティブ領域となる部分を残すようにパターニングする。開口部は後に厚いLOCOS酸化膜が形成されるが、周知のようにLOCOS酸化膜の下には分離拡散49が設けられる。分離拡散49は、最終的に深さが0.8マイクロメートル、濃度が1E17から1E18/cm3となる。次いで、この開口部に熱酸化法により膜厚が0.8マイクロメートルのLOCOS酸化膜を形成する。
シリコン窒化膜を除去した後に、アクティブ領域にイオン注入のプロテクト膜を目的として薄いシリコン酸化膜45を熱酸化法により形成する。この状態を示したのが図9(a)である。
シリコン窒化膜を除去した後に、アクティブ領域にイオン注入のプロテクト膜を目的として薄いシリコン酸化膜45を熱酸化法により形成する。この状態を示したのが図9(a)である。
次に、ポテンシャル制御層47を形成する工程を行う。すなわち、イオン注入して所定の熱処理を行い、深さ2.5マイクロメートルの位置にピーク濃度3E17/cm3のポテンシャル制御層47を形成する。ここでの熱処理は、P型ウエル層42を形成するときの熱処理より低い温度で行う。低い温度で行うことにより、ポテンシャル制御層47のピーク濃度が高くなる。このとき、薄いシリコン酸化膜45の部分は深く、厚いLOCOS酸化膜48の部分は浅くイオンが打ち込まれ、これより段差を持ったポテンシャル制御層47が所定の深さに容易に形成される。この状態を示したのが図9(b)である。
なお、ここでは全面にポテンシャル制御層47を設けている。しかし、ポテンシャル制御層47をGやBのカラーフィルタが配置される画素の下、更には周辺回路等の下に配置させないなら、このような領域にイオンが注入されないようにレジストによるマスクを形成した後にイオンを注入すればよい。レジストの厚さは、加速電圧により異なるが、3マイクロメートル乃至5マイクロメートル程度である。
また、説明を簡略化するため、薄いシリコン酸化膜45は固体撮像素子1の完成まで保持されるものとして説明する。しかし、ここで用いた薄いシリコン酸化膜45は本工程終了後に除去され、各部の酸化膜は空乏化防止層43上の保護膜、ゲート酸化膜など目的により膜厚を変えて再度形成されてもよい。
なお、ここでは全面にポテンシャル制御層47を設けている。しかし、ポテンシャル制御層47をGやBのカラーフィルタが配置される画素の下、更には周辺回路等の下に配置させないなら、このような領域にイオンが注入されないようにレジストによるマスクを形成した後にイオンを注入すればよい。レジストの厚さは、加速電圧により異なるが、3マイクロメートル乃至5マイクロメートル程度である。
また、説明を簡略化するため、薄いシリコン酸化膜45は固体撮像素子1の完成まで保持されるものとして説明する。しかし、ここで用いた薄いシリコン酸化膜45は本工程終了後に除去され、各部の酸化膜は空乏化防止層43上の保護膜、ゲート酸化膜など目的により膜厚を変えて再度形成されてもよい。
次に、所定の拡散部を設ける工程を行う。即ち、周知のフォトリソエッチング法及び不純物拡散法による工程を繰り返し、画素内の能動素子、及び、周辺回路の能動素子を形成する。MOSトランジスタの拡散部(例えば符号39)等は、LOCOS酸化膜、及び、ポリシリコンを用いたセルフアラインにより形成する。光電変換部に配置する拡散部(電荷蓄積部44、空乏化防止層43)は、電荷転送のバラツキを抑えるためポリシリコンによる各ゲート電極を設けた後に形成するのが好ましい。この状態を示したのが、図9(c)である。そして、配線、カラーフィルタ、マイクロレンズ、保護膜等を形成して本固体撮像素子1は完成する。
ここでは、ポテンシャル制御層47の段差は、LOCOS酸化膜と薄い酸化膜45の断面形状を利用して形成されている。しかし、前記したようにレジストを利用しても良い。
ここでは、ポテンシャル制御層47の段差は、LOCOS酸化膜と薄い酸化膜45の断面形状を利用して形成されている。しかし、前記したようにレジストを利用しても良い。
[第1の実施形態の変形例]
図10は、第1の実施形態の変形例による固体撮像素子の不純物濃度分布図(a)とポテンシャル分布図(b)である。本図は、図5に対応する。変形例による固体撮像素子が第1の実施形態の固体撮像素子1と異なる点は、空乏化防止層43の表面からポテンシャル制御層47までの深さ(より正確には、P型不純物濃度が最大となる地点Fの深さ=図4のd2)が2.5マイクロメートルではなく、3.5マイクロメートルにされ、P型ウエル層42の厚さが6マイクロメートルにされている点である。
光は、波長が長いほどシリコン基板の深くまで達して電荷を生成する。図12は、シリコン中に入射した光が吸収される率を深さ方向に示すグラフであり、600nm(R)、550nm(G)、450nm(B)の波長で計算したシミュレーションの結果である(以下の著書のデータを基に作成。 書名:HANDBOOK OF OPTICAL CONSTANS OF SOLIDS 著者:EDWARDS D.PALIK p.564-565)。
図10は、第1の実施形態の変形例による固体撮像素子の不純物濃度分布図(a)とポテンシャル分布図(b)である。本図は、図5に対応する。変形例による固体撮像素子が第1の実施形態の固体撮像素子1と異なる点は、空乏化防止層43の表面からポテンシャル制御層47までの深さ(より正確には、P型不純物濃度が最大となる地点Fの深さ=図4のd2)が2.5マイクロメートルではなく、3.5マイクロメートルにされ、P型ウエル層42の厚さが6マイクロメートルにされている点である。
光は、波長が長いほどシリコン基板の深くまで達して電荷を生成する。図12は、シリコン中に入射した光が吸収される率を深さ方向に示すグラフであり、600nm(R)、550nm(G)、450nm(B)の波長で計算したシミュレーションの結果である(以下の著書のデータを基に作成。 書名:HANDBOOK OF OPTICAL CONSTANS OF SOLIDS 著者:EDWARDS D.PALIK p.564-565)。
図12において、横軸をd2の値と置き換えると、第1の実施形態に係る固体撮像素子1(d2=2.5クーマイクロメートル)では、R、G、Bがそれぞれ、75%、85%、100%であるのに対し、変形例に係る固体撮像素子(d=3.5クーマイクロメートル)では、それぞれ85%、92%、100%となる。そして、この率の光で生成された電荷は、クロストークの成分を考慮にしないならポテンシャル制御層47により、N型シリコン基板41には吸収されずに電荷蓄積部44に捕獲される。
すなわち、クロストークの成分を考慮にしないなら、ポテンシャル制御層47を基体の表面からより深い位置に配置すれば、P型ウエル層42の深い位置で発生する電荷も電荷蓄積部44に捕獲される。このため、光による電気信号がさらに増大することになる。
図11は、第1の実施形態の変形例に係る固体撮像素子の分光感度特性を示す図面であり、図6に対応する。ここでも比較のため従来技術に係る固体撮像素子の分光感度特性も合わせて示している。図6と比較すれば理解されるように、0.5マイクロメートルより長波長の光による光電流は、従来技術による固体撮像素子に比べて大幅に増大している。具体的には、本固体撮像素子の光電流は、従来技術による固体撮像素子に比べて波長が0.53マイクロメートルにおいて11%、波長が0.60マイクロメートルおいて20%増大している。
図11は、第1の実施形態の変形例に係る固体撮像素子の分光感度特性を示す図面であり、図6に対応する。ここでも比較のため従来技術に係る固体撮像素子の分光感度特性も合わせて示している。図6と比較すれば理解されるように、0.5マイクロメートルより長波長の光による光電流は、従来技術による固体撮像素子に比べて大幅に増大している。具体的には、本固体撮像素子の光電流は、従来技術による固体撮像素子に比べて波長が0.53マイクロメートルにおいて11%、波長が0.60マイクロメートルおいて20%増大している。
ところで、ポテンシャル制御層47が極端に深い位置に配置されると、電荷蓄積部44とポテンシャル制御層47の間で発生する電荷は、ドリフトする距離が長くなる。このため、クロストーク等のノイズになる電荷の成分が増大することが考えられる。そこで、クロストーク値を計算により算出した。このクロストーク値は、画素の寸法を8マイクロメートル角とし、この画素に垂直に光が入射したと仮定して、隣接する画素へドリフトしてクロストークとなる電荷数を光が入射する画素に捕獲される電荷数で割った値である。
このクロストーク値は、Rの波長(0.60マイクロメートル)の光で0.57%であった。この値は、画像の乱れとして顕著に認識される1%を大幅に下回っている。よって、d2の深さを3.5マイクロメートルとすることは、画像を得るには全く問題のないレベルであることが理解される。
このクロストーク値は、Rの波長(0.60マイクロメートル)の光で0.57%であった。この値は、画像の乱れとして顕著に認識される1%を大幅に下回っている。よって、d2の深さを3.5マイクロメートルとすることは、画像を得るには全く問題のないレベルであることが理解される。
[第2の実施形態]
図13は、第2の実施形態に係る固体撮像素子の断面図であり、図3におけるB−B’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。本実施形態による固体撮像素子60が第1の実施形態の固体撮像素子1と異なる主な点は、Rのカラーフィルタを有する光電変換部3Rの下にRの波長帯の光に適したポテンシャル制御層63が配置されている他に、Gのカラーフィルタを有する光電変換部3Gの下にGの波長帯の光に適したポテンシャル制御層64が配置されている点にある。
本固体撮像素子60は、N型シリコン基板41にNMOSを形成するためのP型ウエル層62がおよそ7マイクロメートルの厚さで配置される。P型ウエル層62の内部には、二層のポテンシャル制御層63、64が配置される。ポテンシャル制御層63、64は、P型ウエル層62と同じ導電型で、これより高濃度であればよい。ここでは、ピーク濃度を3E17/cm3としている。
図13は、第2の実施形態に係る固体撮像素子の断面図であり、図3におけるB−B’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。本実施形態による固体撮像素子60が第1の実施形態の固体撮像素子1と異なる主な点は、Rのカラーフィルタを有する光電変換部3Rの下にRの波長帯の光に適したポテンシャル制御層63が配置されている他に、Gのカラーフィルタを有する光電変換部3Gの下にGの波長帯の光に適したポテンシャル制御層64が配置されている点にある。
本固体撮像素子60は、N型シリコン基板41にNMOSを形成するためのP型ウエル層62がおよそ7マイクロメートルの厚さで配置される。P型ウエル層62の内部には、二層のポテンシャル制御層63、64が配置される。ポテンシャル制御層63、64は、P型ウエル層62と同じ導電型で、これより高濃度であればよい。ここでは、ピーク濃度を3E17/cm3としている。
また、分離領域46には、厚さが0.6マイクロメートルのLOCOS酸化膜が配置されている。これにより、それぞれのポテンシャル制御層63、64は、第1の実施形態と同様に分離領域46とアクティブ領域とで段差が容易に形成される。
本実施形態において、最も長波長の色に対応する入射光を透過するカラーフィルタは、Rである。したがって、Rの波長帯の光は、P型ウエル層62の深くまで進入して電荷を生成する。この電荷を捕捉するためには、他の波長帯に比べて最も深部にポテンシャル制御層を形成するのが好ましい。
本実施形態において、最も長波長の色に対応する入射光を透過するカラーフィルタは、Rである。したがって、Rの波長帯の光は、P型ウエル層62の深くまで進入して電荷を生成する。この電荷を捕捉するためには、他の波長帯に比べて最も深部にポテンシャル制御層を形成するのが好ましい。
そこで、本固体撮像素子60は、Rの波長帯の光より生成される電荷を所定の電荷蓄積部に捕捉するため、最下層ポテンシャル制御層63がP型ウエル層62の内部に全面に渡って設けられている。なお、最下層ポテンシャル制御層63は、これに限らずRのカラーフィルタを有する光電変換部3Rの下にP型ウエル層62を介して配置されていれば良い(この構成に関しては、変形例にて説明する)。
空乏化防止層43の表面から最下層ポテンシャル制御層63のピーク濃度までの深さd4は、6マイクロメートルである。
空乏化防止層43の表面から最下層ポテンシャル制御層63のピーク濃度までの深さd4は、6マイクロメートルである。
この構成により、電荷蓄積部44からシリコン基板41のポテンシャルの状態が第1の実施形態と同様に制御される。そして、これに伴いRの波長帯の光によって発生した電荷(ここでは電子)は、入射した光電変換部3Rの電荷蓄積部44に捕捉され、光による電気信号が増大する。しかも、最下層ポテンシャル制御層63は、第1の実施形態に係る固体撮像素子よりも深くに配置されるので、捕捉される電荷量はこれよりも増大する。なお、図12のグラフから理解されるように、Rの波長帯に対応する600nmの光は、d4が6マイクロメートルならば、およそ95%が吸収される。このことからも、第1の実施形態の固体撮像素子よりも光による電気信号の増大することが理解される。
最下層ポテンシャル制御層63より基体の表面側には、Gのカラーフィルタを有する光電変換部3Gに対応して上層ポテンシャル制御層64が配置される。この上層ポテンシャル制御層64は、Gのカラーフィルタを有する光電変換部3Gの下にP型ウエル層62を介して配置される。これにより、Gのカラーフィルタを有する光電変換部3Gの電荷蓄積部44からN型シリコン基板41までのポテンシャルの状態が改変される。
最下層ポテンシャル制御層63より基体の表面側には、Gのカラーフィルタを有する光電変換部3Gに対応して上層ポテンシャル制御層64が配置される。この上層ポテンシャル制御層64は、Gのカラーフィルタを有する光電変換部3Gの下にP型ウエル層62を介して配置される。これにより、Gのカラーフィルタを有する光電変換部3Gの電荷蓄積部44からN型シリコン基板41までのポテンシャルの状態が改変される。
また、上層ポテンシャル制御層64は、Rのカラーフィルタを有する光電変換部3Rの下には配置されない。ここに配置させると、上層ポテンシャル制御層64がより長波長であるRの波長帯の光により生成される電荷がRの電荷蓄積部44に補足されるのを遮断してしまう恐れがあるためである。このように上層ポテンシャル制御層64を形成するには、上層ポテンシャル制御層64を配置させる部分が開口するように3マイクロメートル乃至5マイクロメートル程度の厚いレジストによるイオン注入のマスクをパターニングすればよい。なお、上層ポテンシャル制御層64は、より短波長帯であるBのカラーフィルタを有する光電変換部3Bの下には、配置されてもよいし、配置されなくてもよい。
空乏化防止層43の表面から上層ポテンシャル制御層64のピーク濃度までの深さd5は、5マイクロメートルである。
空乏化防止層43の表面から上層ポテンシャル制御層64のピーク濃度までの深さd5は、5マイクロメートルである。
この構成により、電荷蓄積部44からシリコン基板41のポテンシャルの状態が改変される。そして、これに伴いGの波長帯の光によって発生した電荷(ここでは電子)は、入射した光電変換部3Gの電荷蓄積部44に捕捉され、光による電気信号が増大する。なお、図12のグラフから理解されるように、Gの波長帯に対応する550nmの光は、d5が5マイクロメートルならば、およそ98%が吸収される。このことからも、光による電気信号の増大することが理解される。
また、本固体撮像素子60は、二つのポテンシャル制御層63、64の間隔が1マイクロメートル程度と狭い。このため、この間隔に入射した光によって生成される電荷は少なく、この電荷がクロストーク等のノイズとなることも少ない。
なお、ここではRとGの波長帯の光に適した二つのポテンシャル制御層63、64を配置させている。しかし、これに限らず、4色以上のカラーフィルタを用いるならば、三つのポテンシャル制御層を配置させてもよい。
なお、ここではRとGの波長帯の光に適した二つのポテンシャル制御層63、64を配置させている。しかし、これに限らず、4色以上のカラーフィルタを用いるならば、三つのポテンシャル制御層を配置させてもよい。
[第2の実施形態の変形例]
図14は、第2の実施形態の変形例による固体撮像素子の断面図であり、図3におけるB−B’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。変形例による固体撮像素子70が第2の実施形態の固体撮像素子60と異なる主な点は、最下層ポテンシャル制御層73が全面に配置されているのではなく、また、上層ポテンシャル制御層74がより基体表面側に配置されている点にある。そして、二つのポテンシャル制御層73、74は、分離領域46の下で一部がオーバーラップしている。
最下層ポテンシャル制御層73は、Rのカラーフィルタを有する光電変換部3Rの下及びその周辺の分離領域46の下にのみ配置されている。空乏化防止層43の表面から最下層ポテンシャル制御層73のピーク濃度までの深さd4は、第2の実施形態に係る固体撮像素子60と同じ6マイクロメートルである。
図14は、第2の実施形態の変形例による固体撮像素子の断面図であり、図3におけるB−B’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。変形例による固体撮像素子70が第2の実施形態の固体撮像素子60と異なる主な点は、最下層ポテンシャル制御層73が全面に配置されているのではなく、また、上層ポテンシャル制御層74がより基体表面側に配置されている点にある。そして、二つのポテンシャル制御層73、74は、分離領域46の下で一部がオーバーラップしている。
最下層ポテンシャル制御層73は、Rのカラーフィルタを有する光電変換部3Rの下及びその周辺の分離領域46の下にのみ配置されている。空乏化防止層43の表面から最下層ポテンシャル制御層73のピーク濃度までの深さd4は、第2の実施形態に係る固体撮像素子60と同じ6マイクロメートルである。
この構成により、Rのカラーフィルタを有する光電変換部3Rの電荷蓄積部44からシリコン基板41までのポテンシャルの状態が第2の実施形態と同様に改変される。そして、Rの波長帯の光によって発生した電荷は入射した光電変換部3Rの電荷蓄積部44に捕捉され、光による電気信号が増大する。
また、上層ポテンシャル制御層74は、第1の実施形態のポテンシャル制御層47と同じ深さに配置されている。即ち、空乏化防止層43の表面から上層ポテンシャル制御層74のピーク濃度までの深さd5は、2.5マイクロメートルである。
この構成により、Gのカラーフィルタを有する光電変換部3Gの電荷蓄積部44からシリコン基板41までのポテンシャルの状態が第1の実施形態と同様に制御される。これに伴い、Gの波長帯の光によって発生した電荷(ここでは電子)は、入射した光電変換部3Gの電荷蓄積部44に捕捉され、光による電気信号が増大する。
この構成により、Gのカラーフィルタを有する光電変換部3Gの電荷蓄積部44からシリコン基板41までのポテンシャルの状態が第1の実施形態と同様に制御される。これに伴い、Gの波長帯の光によって発生した電荷(ここでは電子)は、入射した光電変換部3Gの電荷蓄積部44に捕捉され、光による電気信号が増大する。
また、Gのカラーフィルタを有する光電変換部3Gから入射し上層ポテンシャル制御層74を透過してN型シリコン基板41側のP型ウエル層62に進入する光71は、上層ポテンシャル制御層74からN型シリコン基板41の間で電荷(電子)75を発生させる。この電荷75は、ポテンシャルの低い上層ポテンシャル制御層74からポテンシャルの高いN型シリコン基板41の方へ導かれて、やがてN型シリコン基板41に吸収される。これにより、隣接する画素の電荷蓄積部44に侵入してクロストークとなることが低減される。
二つのポテンシャル制御層73、74は、前記したとおり深さが異なる。そして、上層ポテンシャル制御層74は、第1の実施形態に係る固体撮像素子1と同じ深さに配置されている。このため、Rのカラーフィルタを有する光電変換部3Rから入射した光72が発生する電荷76は、隣接する光電変換部3Gに向かってドリフトすることが困難になる。即ち、Rのカラーフィルタを有する光電変換部3R下で発生する電荷76がGの光電変換部3Gに向かってドリフトすると、電荷76は低いポテンシャルである上層ポテンシャル制御層74に向かうことになる。上層ポテンシャル制御層74は、このように障壁となって電荷76のドリフトを遮る。このため、たとえ一時的に3Gに向かってドリフトしても、いずれ電荷76は、より高いポテンシャルであるRのカラーフィルタを有する光電変換部3Rの電荷蓄積部44に向かってドリフトすることになる。よって、クロストークが低減される。
ところで、第2の実施形態に係る固体撮像素子60は、上層ポテンシャル制御層64の全面が最下層ポテンシャル制御層63と重なっている。この二層の間で光電変換された電荷は、N型シリコン基板41にも所定の電荷蓄積部44にも到達できない。このため、僅かであるもののこのような電荷が、いずれ隣接する光電変換部の電荷蓄積部44に達してクロストークとなる懸念がある。一方、変形例に係る固体撮像素子70は、二つのポテンシャル制御層73、74が基体の表面側から見て一部が重なり合うように、即ち、オーバーラップして配置されている。このため、上記の懸念は低減されている。さらに、オーバーラップは分離領域46の下に設けられている。分離領域46に入射される光は、ごく僅かである。このため、上記の懸念はさらに低減される。
なお、本固体撮像素子70のクロストーク値は、Rの波長(0.60マイクロメートル)の光で算出したところ0.28%であった。この値は、第1の実施形態の変形例に係る固体撮像素子の半分程度である。本固体撮像素子70は、クロストークにおいても低減されていることが理解される。
[第2の実施形態の別の変形例]
図15は、第2の実施形態の別の変形例による固体撮像素子の断面図であり、図3におけるB−B’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。別の変形例による固体撮像素子80が第2の実施形態の固体撮像素子60と異なる主な点は、それぞれのポテンシャル制御層83、84には段差がなく、平面状に形成されている点にある。また、それに伴い、LOCOS酸化膜による素子分離ではなく、P型不純物拡散82による分離領域85が配置されている。
最下層ポテンシャル制御層83は、Rのカラーフィルタを有する光電変換部3Rの下を含む全面に配置されている。空乏化防止層43の表面から最下層ポテンシャル制御層83のピーク濃度までの深さd4は、6マイクロメートルである。
図15は、第2の実施形態の別の変形例による固体撮像素子の断面図であり、図3におけるB−B’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。別の変形例による固体撮像素子80が第2の実施形態の固体撮像素子60と異なる主な点は、それぞれのポテンシャル制御層83、84には段差がなく、平面状に形成されている点にある。また、それに伴い、LOCOS酸化膜による素子分離ではなく、P型不純物拡散82による分離領域85が配置されている。
最下層ポテンシャル制御層83は、Rのカラーフィルタを有する光電変換部3Rの下を含む全面に配置されている。空乏化防止層43の表面から最下層ポテンシャル制御層83のピーク濃度までの深さd4は、6マイクロメートルである。
また、上層ポテンシャル制御層74は、第1の実施形態のポテンシャル制御層47と同じ深さに配置されている。空乏化防止層43の表面から上層ポテンシャル制御層84のピーク濃度までの深さd5は、5マイクロメートルである。
この構成により、第2の実施形態と同様な効果を生ずる。なお、変形例による固体撮像素子70と同様に二つのポテンシャル制御層は、その一部がオーバーラップするように配置されてもよい。
この構成により、第2の実施形態と同様な効果を生ずる。なお、変形例による固体撮像素子70と同様に二つのポテンシャル制御層は、その一部がオーバーラップするように配置されてもよい。
なお、P型不純物拡散82は、ボロンのイオン注入によって設けている。ここでは、表面からおよそ0.8マイクロメートルの深さまで形成している。素子間分離としては、この深さで十分である。しかし、クロストークをより低減させるなら、2マイクロメートル程度の深さまで形成してもよい。
[第3の実施形態]
図16は、第3の実施形態に係る固体撮像素子の断面図であり、図3におけるB−B’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。本実施形態による固体撮像素子90が第2の実施形態の固体撮像素子60と異なる主な点は、第1、第2のクロストーク防止層91、97が配置されている点にある。この構成により、R、Gのカラーフィルタを有する光電変換部3R、3Gの電荷蓄積部44からシリコン基板41までのポテンシャルの状態が第2の実施形態と同様に改変される。このため、第2の実施形態と同様に、R及びGの波長帯の光によって発生した電荷(ここでは電子)が入射した光電変換部3R、3Gの電荷蓄積部44に捕捉され、光による電気信号が増大する。
図16は、第3の実施形態に係る固体撮像素子の断面図であり、図3におけるB−B’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。本実施形態による固体撮像素子90が第2の実施形態の固体撮像素子60と異なる主な点は、第1、第2のクロストーク防止層91、97が配置されている点にある。この構成により、R、Gのカラーフィルタを有する光電変換部3R、3Gの電荷蓄積部44からシリコン基板41までのポテンシャルの状態が第2の実施形態と同様に改変される。このため、第2の実施形態と同様に、R及びGの波長帯の光によって発生した電荷(ここでは電子)が入射した光電変換部3R、3Gの電荷蓄積部44に捕捉され、光による電気信号が増大する。
本固体撮像素子90は、第2の実施形態の別の変形例による固体撮像素子70のように、分離領域46にて二つのポテンシャル制御層93、94がオーバーラップしている。ただし、空乏化防止層43の表面から最下層ポテンシャル制御層93のピーク濃度までの深さd4は、6マイクロメートルであり、空乏化防止層43の表面から上層ポテンシャル制御層94のピーク濃度までの深さd5は、5マイクロメートルである。両者の深さ方向の間隔は、1マイクロメートルである。
そして、第1のクロストーク防止層91は、両者のポテンシャル制御層93、94のオーバーラップ部に配置されている。
そして、第1のクロストーク防止層91は、両者のポテンシャル制御層93、94のオーバーラップ部に配置されている。
Gのカラーフィルタを有する光電変換部3Gから入射してポテンシャル制御層94を透過しシリコン基板41側のP型ウエル層95に進入する光86は、上層ポテンシャル制御層94からN型シリコン基板41の間で電荷(電子)88を発生させる。この電荷88は、ポテンシャルの低い上層ポテンシャル制御層74からポテンシャルの高いN型シリコン基板41の方へ導かれて、やがてN型シリコン基板41に吸収される。
さらに、第1のクロストーク防止層91が配置されているので、隣接する画素の電荷蓄積部44に侵入してクロストークとなることは、極めて低減させることができる。Rのカラーフィルタを有する光電変換部3Rから入射した場合においても同様である。
なお、本固体撮像素子90において、二つのポテンシャル制御層93、94の深さ方向の間隔は、1マイクロメートルである。そして、第1のクロストーク防止層91の厚さは、上記の形成条件でおよそ1マイクロメートルである。即ち、二つのポテンシャル制御層93、94は、第1のクロストーク防止層91によって接続される。
このため、P型ウエル層92は、二つのポテンシャル制御層93、94より上部の領域96と、下部の領域95とに分離される。これにより、本固体撮像素子90は、二つのポテンシャル制御層93、94より下のP型ウエル層95で発生する電荷が確実にN型シリコン基板41に吸収され、ここで発生する電荷によるクロストークは、ほぼ完全に防止される。
このため、P型ウエル層92は、二つのポテンシャル制御層93、94より上部の領域96と、下部の領域95とに分離される。これにより、本固体撮像素子90は、二つのポテンシャル制御層93、94より下のP型ウエル層95で発生する電荷が確実にN型シリコン基板41に吸収され、ここで発生する電荷によるクロストークは、ほぼ完全に防止される。
また、第2のクロストーク防止層97が、分離領域46の下における上層ポテンシャル制御層94の上部に配置される。これにより、Rのカラーフィルタを有する光電変換部3Rから入射した光87が発生する電荷89は、隣接する光電変換部3Gに向かってドリフトすることが困難になる。このため、最下層ポテンシャル制御層93より上部のP型ウエル層96で発生する電荷は、クロストークになる成分が低減される。
ここでは、第2のクロストーク防止層97は、一層で1マイクロメートルの厚さである。しかし、これを複数層設けて実質的な厚さを増大させるなら、さらにこの効果は顕著となる。
ここでは、第2のクロストーク防止層97は、一層で1マイクロメートルの厚さである。しかし、これを複数層設けて実質的な厚さを増大させるなら、さらにこの効果は顕著となる。
また、ここでは、空乏化防止層43の表面から上層ポテンシャル制御層94のピーク濃度までの深さd5は、5マイクロメートルとされている。しかし、d5を2.5としLOCOS酸化膜厚を0.8マイクロメートルとするなら、d6の値は、第1の実施形態と同様に0.4マイクロメートルとなる。そして、第2のクロストーク防止層93を上層ポテンシャル制御層94の上部に配置させれば、分離拡散49と上層ポテンシャル制御層94とは、第2のクロストーク防止層97を介して接続される。このため、最下層ポテンシャル制御層93の上、又は、上層ポテンシャル制御層94の上で発生するクロストーク成分は、ほぼ完全に防止される。
また、ここでは、第1、第2のクロストーク防止層91、97を設けた。しかし、一方のクロストーク防止層だけを設けても構わない。
さらに、ここでは、それぞれが段差を有する二つのポテンシャル制御層93、94にクロストーク防止層を配置させている。しかし、これに限らず、段差の無いポテンシャル制御層を有する固体撮像素子、一層のポテンシャル制御層を有する固体撮像素子にも適用可能である。
さらに、ここでは、それぞれが段差を有する二つのポテンシャル制御層93、94にクロストーク防止層を配置させている。しかし、これに限らず、段差の無いポテンシャル制御層を有する固体撮像素子、一層のポテンシャル制御層を有する固体撮像素子にも適用可能である。
[第4の実施形態]
図17は、第4の実施形態に係る固体撮像素子の断面図であり、図3におけるB−B’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。本実施形態による固体撮像素子99がこれまでに説明した実施形態による固体撮像素子と異なる主な点は、第2の実施形態のように複数のポテンシャル制御層を配置させるのではなく、一層でもってそれぞれの波長帯の光に適した位置に設け、また、これにより、第3の実施形態で用いたクロストーク防止層を配置せずともクロストーク防止層を配置させたものと同様な効果を有する構成とした点にある。
図17は、第4の実施形態に係る固体撮像素子の断面図であり、図3におけるB−B’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。本実施形態による固体撮像素子99がこれまでに説明した実施形態による固体撮像素子と異なる主な点は、第2の実施形態のように複数のポテンシャル制御層を配置させるのではなく、一層でもってそれぞれの波長帯の光に適した位置に設け、また、これにより、第3の実施形態で用いたクロストーク防止層を配置せずともクロストーク防止層を配置させたものと同様な効果を有する構成とした点にある。
ポテンシャル制御層98の深さ(空乏化防止層43の表面からポテンシャル制御層98のピーク濃度位置まで)は、Rのカラーフィルタを有する光電変換部3Rの下では3.5マイクロメートル(d4)、Gのカラーフィルタを有する光電変換部3Gの下では2.5マイクロメートルである(d5)。これにより、第2の実施形態と同様にそれぞれの波長帯の光に応じて光電変換部下のポテンシャルの状態が改変される。このため、入射光により発生する電荷は、N型シリコン基板41には吸収されずに入射した電荷蓄積層44に捕捉され、各画素から出力される電気信号は増大する。
R及びGのカラーフィルタを有する光電変換部3R、3Gの下に配置されるポテンシャル制御層98は、分離領域46で接続されており、P型不純物が連続的に配置される。そして、光電変換部3R、光電変換部3G、及び、分離領域46において、ポテンシャル制御層98に段差が生じている。
即ち、ポテンシャル制御層98は、分離領域46下部の方がRのカラーフィルタを有する光電変換部3Rの下部よりP型ウエル層92の表面側に配置されている。また、ポテンシャル制御層98は、光電変換部3Gと分離領域46との境界部において、分離領域46下部の方がGのカラーフィルタを有する光電変換部3Gの下部よりP型ウエル層92の表面側に配置されている。
即ち、ポテンシャル制御層98は、分離領域46下部の方がRのカラーフィルタを有する光電変換部3Rの下部よりP型ウエル層92の表面側に配置されている。また、ポテンシャル制御層98は、光電変換部3Gと分離領域46との境界部において、分離領域46下部の方がGのカラーフィルタを有する光電変換部3Gの下部よりP型ウエル層92の表面側に配置されている。
このような段差が生じているため、Rのカラーフィルタを有する光電変換部3Rの下で発生する電荷は、第1の実施形態で説明したように、隣接するGのカラーフィルタを有する光電変換部3Gに向かってドリフトすることが困難になる。このため、クロストークが低減される。
上記のようにポテンシャル制御層98は、R及びGのカラーフィルタを有する光電変換部3R、3G及びその間の分離領域46下で連続的に配置される。このため、この部分においてP型ウエル層92は、ポテンシャル制御層98より上部の領域96と、下部の領域95とに分離される。これにより、本固体撮像素子99は、ポテンシャル制御層98より下のP型ウエル層95で発生する電荷が確実にN型シリコン基板41に吸収され、ここで発生する電荷によるクロストークは、ほぼ完全に防止される。
このような構造は、以下に説明する製造方法によって設けられる。図18は、本実施形態に係る固体撮像素子99の各製造工程における断面図であり、図3のB−B’部に相当する。以下、この図面を引用して本固体撮像素子99の製造工程を説明する。
まず、N型シリコン基板41の所定の領域にP型ウエル層42を形成する工程を行う。次に、LOCOS酸化膜48による分離領域を形成する工程を行う。分離領域に厚いLOCOS酸化膜が形成されるが、周知のようにLOCOS酸化膜の下に分離拡散49を設ける。次いで、この開口部に熱酸化法により厚いLOCOS酸化膜を形成する。シリコン窒化膜を除去した後に薄いシリコン酸化膜45を熱酸化法により形成する。ここまでの工程は、第1の実施形態と同様であり、イオン注入等の条件も同じである。
まず、N型シリコン基板41の所定の領域にP型ウエル層42を形成する工程を行う。次に、LOCOS酸化膜48による分離領域を形成する工程を行う。分離領域に厚いLOCOS酸化膜が形成されるが、周知のようにLOCOS酸化膜の下に分離拡散49を設ける。次いで、この開口部に熱酸化法により厚いLOCOS酸化膜を形成する。シリコン窒化膜を除去した後に薄いシリコン酸化膜45を熱酸化法により形成する。ここまでの工程は、第1の実施形態と同様であり、イオン注入等の条件も同じである。
次に、光電変換部3Rの下部と光電変換部3G下部とで、ポテンシャル制御層に段差を設けるため、追加のマスク剤として光電変換部3Rが開口するようにレジスト77をパターニングする。シリコン酸化膜の厚さが厚いほどシリコン表面からイオンが注入される距離は、低減される。レジストは、イオン注入に対する同様な効果を有している。イオン注入の飛程距離よりも薄いレジストを配置させた光電変換部3Gは、レジストを配置させていない光電変換部3Rより浅くイオンが注入される。ここでは、レジストの膜厚を1マイクロメートルとしている。この状態を示したのが図18(a)である。
次に、ポテンシャル制御層98を形成する工程を行う。イオンを全面に注入し、レジスト77を除去した後に所定の熱処理を行う。薄いシリコン酸化膜45の部分(光電変換部3R)は深く、厚いLOCOS酸化膜48の部分(光電変換部3Rと分離領域45の境界部)は浅く、薄いシリコン酸化膜45とレジストが配置される部分(光電変換部3G)は更に浅く、厚いLOCOS酸化膜48とレジストが配置される部分(光電変換部3Gと分離領域45の境界部)は更に浅くイオンが打ち込まれる。これより段差を持ったポテンシャル制御層98が所定の深さに容易に形成される。この状態を示したのが図18(b)である。
なお、ここでは全面にポテンシャル制御層98を設けている。しかし、ポテンシャル制御層98をGやBのカラーフィルタが配置される画素の下、更には周辺回路等の下に配置させないなら、このような領域にイオンが注入されないようにレジストによるマスクを形成した後にイオンを注入すればよい。レジストの厚さは、加速電圧により異なるが、3マイクロメートル乃至5マイクロメートル程度である。
次に、所定の拡散部を設ける工程を行う。即ち、周知のフォトリソエッチング法及び不純物拡散法による工程を繰り返し、画素内の能動素子、及び、周辺回路の能動素子を形成する。この状態を示したのが、図18(c)である。そして、配線、カラーフィルタ、マイクロレンズ、保護膜等を形成して本固体撮像素子99は完成する。
本発明の固体撮像素子は、静止画を撮像する電子カメラや動画を撮影するデジタルビデオカメラに利用できる。
1、60、70、90、99 固体撮像素子
2 画素
3 光電変換部
4 転送トランジスタ
5 画素アンプ
6 行選択トランジスタ
7 リセットトランジスタ
31、32 フローティング拡散部
33 転送ゲート
41 N型シリコン基板
42、62、92 P型ウエル層
44 電荷蓄積部
45 薄いシリコン酸化膜
46、85 分離領域
47、98 ポテンシャル制御層
48 LOCOS酸化膜
55、56 アクティブ領域
63、73、83、93 最下層ポテンシャル制御層
64、74、84、94 上層ポテンシャル制御層
2 画素
3 光電変換部
4 転送トランジスタ
5 画素アンプ
6 行選択トランジスタ
7 リセットトランジスタ
31、32 フローティング拡散部
33 転送ゲート
41 N型シリコン基板
42、62、92 P型ウエル層
44 電荷蓄積部
45 薄いシリコン酸化膜
46、85 分離領域
47、98 ポテンシャル制御層
48 LOCOS酸化膜
55、56 アクティブ領域
63、73、83、93 最下層ポテンシャル制御層
64、74、84、94 上層ポテンシャル制御層
Claims (10)
- 第1導電型の第1半導体層と、
前記第1半導体層の上に配置される第2導電型の第2半導体層と、
前記第2半導体層に配置され光電変換された電荷を蓄積する第1導電型の電荷蓄積部と、前記電荷蓄積部に対応して配置され所定の色に対応する波長の入射光を透過するカラーフィルタとを少なくとも有する複数の光電変換部と、
前記第2半導体層の内部に配置され、少なくとも最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する光電変換部の下に前記第2半導体層の一部を介して設けられ、前記第2半導体層より不純物濃度が高濃度である前記第2導電型のポテンシャル制御層とを備えることを特徴とする固体撮像素子。 - 少なくとも前記電荷蓄積部を有するアクティブ領域、及び、前記アクティブ領域間を電気的に分離する分離領域とを含む画素が二次元状に複数配置され、
前記アクティブ領域の下に配置される前記ポテンシャル制御層は、前記分離領域の下に配置される前記ポテンシャル制御層よりも前記第1半導体層側に配置されることを特徴とする請求項1に記載の固体撮像素子。 - 前記アクティブ領域は、前記電荷蓄積部に蓄積された電荷を転送する転送ゲート部と、前記転送ゲート部の動作により前記電荷蓄積部と電気的に接続され前記蓄積部に蓄積された電荷が転送されるフローティング拡散部と、前記フローティング拡散部に転送された電荷に対応する信号を出力する画素アンプ部と、前記フローティング拡散部を一定電位にリセットするリセットトランジスタと、画素を選択する選択トランジスタとをさらに有し、
前記分離領域は、選択酸化によるシリコン酸化膜が配置されることを特徴とする請求項2に記載の固体撮像素子。 - 前記アクティブ領域は、前記光電変換部の前記電荷蓄積部が少なくとも配置される第1のアクティブ領域と、
前記画素アンプ部、及び、前記選択トランジスタとが少なくとも配置される第2のアクティブ領域とを有し、
前記第1のアクティブ領域と前記第2のアクティブ領域とは、前記選択酸化によるシリコン酸化膜によって電気的に分離されていることを特徴とする請求項3に記載の固体撮像素子。 - 前記ポテンシャル制御層は、
最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する前記光電変換部の下に前記第2半導体領域を介して配置される最下層ポテンシャル制御層と、
その他のカラーフィルタのうち少なくとも一種類のカラーフィルタを有する前記光電変換部に対応して配置される一層以上の上層ポテンシャル制御層からなることを特徴とする請求項1から請求項4のいずれかに記載の固体撮像素子。 - 前記最下層ポテンシャル制御層と、前記一層以上の上層ポテンシャル制御層は、少なくとも一部がオーバーラップしていることを特徴とする請求項5に記載の固体撮像素子。
- 少なくとも最も長波長の色に対応する入射光を透過するカラーフィルタを有する光電変換部の周囲には、前記ポテンシャル制御層と前記第2半導体層表面の間にクロストーク防止層が配置されることを特徴とする請求項1から請求項6のいずれかに記載の固体撮像素子。
- 前記ポテンシャル制御層は、最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する前記光電変換部の下の方が、その他のカラーフィルタのうち少なくとも一種類のカラーフィルタを有する前記光電変換部の下より浅く配置され、前記分離領域の下を介して連続的に配置されることを特徴とする請求項2から請求項4のいずれかに記載の固体撮像素子。
- 請求項1乃至請求項8のいずれかに記載の固体撮像素子を製造する製造方法であって、
第2導電型の前記ポテンシャル制御層の熱処理温度が、第2導電型の前記第2半導体層の熱処理温度より低いことを特徴とする固体撮像素子の製造方法。 - 請求項1乃至請求項8のいずれかに記載の固体撮像素子を製造する製造方法であって、
第2導電型の前記ポテンシャル制御層はイオン注入で形成され、前記ポテンシャル制御層の少なくとも一部は、前記イオン注入の飛程距離より薄いマスク越しにイオン注入を行うことを特徴とする固体撮像素子の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005303749A JP2007115787A (ja) | 2005-10-18 | 2005-10-18 | 固体撮像素子 |
Applications Claiming Priority (1)
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JP2005303749A JP2007115787A (ja) | 2005-10-18 | 2005-10-18 | 固体撮像素子 |
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JP2007115787A true JP2007115787A (ja) | 2007-05-10 |
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ID=38097722
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JP2005303749A Pending JP2007115787A (ja) | 2005-10-18 | 2005-10-18 | 固体撮像素子 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2005
- 2005-10-18 JP JP2005303749A patent/JP2007115787A/ja active Pending
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