固体撮像装置として、CMOS型の固体撮像装置(以下、CMOS固体撮像装置という)が知られている。このCMOS固体撮像装置は、フォトダイオードと複数の画素トランジスタ、いわゆるMOSトランジスタにより1画素を形成し、複数の画素を所要のパターンに配列して構成される。このフォトダイオードは、受光量に応じた信号電荷を生成し、蓄積する光電変換素子であり、複数の画素トランジスタはフォトダイオードからの信号d戦火を転送するための素子である。CMOS固体撮像装置は、概略構成として、上記複数の画素が配列された画素部(イメージ部)と、信号処理を行うCMOSトランジスタからなる周辺回路を有している。
図15に、イメージセンサに適用した従来のCMOS固体撮像装置の一例を示す(下記特許文献1記載)。図15は、固体撮像装置の画素部の要部における断面構成である。
図15に示す従来の固体撮像装置216は、シリコンからなるp型の半導体基板201の表面側に、画素分離領域208を有し、各区分領域にフォトダイオードPDと複数の画素トランジスタからなる画素200を有する。複数のMOSトランジスタは、それぞれ、電荷読み出しトランジスタTr1、リセットトランジスタTr2、アンプトランジスタTr3及び垂直選択トランジスタTr4(図示せず)の4つMOSトランジスタで構成される。この4つの画素トランジスタTr1〜Tr4rと、フォトダイオードPDとから構成される画素領域が単位画素となる。この単位画素は、複数個、2次元マトリクス状に配列される。
フォトダイオードPDは、p型の半導体基板201の表面から所要の深さ方向に順に形成したn+型不純物領域203と、及びn型不純物領域202と、このn型不純物領域203の表面に形成した高不純物濃度のp型不純物領域204とにより構成されている。
電荷読み出しトランジスタTr1は、n+不純物領域からなるソース・ドレイン領域205と、フォトダイオードPDと、両領域PD及び205の間の基板201上にゲート絶縁膜217を介して形成された平面型のゲート電極209とにより構成される。このソース・ドレイン領域205は、フローティングディフュージョン(FD)領域を構成するものである。
リセットトランジスタTr2は、n+不純物領域からなるソース・ドレイン領域205及び206と、両領域205及び206の間の基板201上にゲート絶遠膜217を介して形成された平面型のゲート電極210とにより構成される。
アンプトランジスタTr3は、n+不純物領域からなるソース・ドレイン領域206及び207と、両領域206及び207の間の基板201上にゲート絶縁膜217を介して形成された平面型のゲート電極211とにより構成される。
垂直選択トランジスタTr4は、図示しないが、同様に対のソース・ドレイン領域と、その両ソース・ドレイン領域の間の基板201上にゲート絶縁膜217を介して形成された平面型のゲート電極とにより構成される。
上記のソース・ドレイン領域206は、基板201上に層間絶縁膜215を介して形成される電源配線213にコンタクト部212を介して接続される。また、層間絶縁膜215内には、所望の配線214が形成されている。
図16に、上記単位画素200の等価回路を示す。フォトダイオードPDが電荷読み出しトランジスタTr1のソースに接続され、電荷読み出しトランジスタTr1のドレインがリセットトランジスタTr2のソースに接続される。リセットトランジスタTr2のドレインがアンプトランジスタTr3のドレインに接続される。アンプトランジスタTr3のソースが垂直選択トランジスタTr4のドレインに接続される。また、電荷読み出しトランジスタTr1とリセットトランジスタTr2の接続中点に対応するフローティングディフージョン(FD)がアンプトランジスタTr3のゲートに接続される。さらに垂直選択トランジスタTr4のソースが垂直信号線221に接続される。
電荷読み出しトランジスタTr1のゲートには、垂直読み出しパルスφTGが印加され、リセットトランジスタTr2のゲートにリセットパルスφRが印加され、垂直選択トランジスタTR4のゲートには垂直選択パルスφSELが印加される。
ところで、近年、固体撮像装置では、多数の画素を高集積するために、画素サイズの微細化が行われている。特に、図 に示すような従来の固体撮像装置216の各画素領域では、基板201の同一平面上に、フォトダイオードPDや、複数の画素トランジスタが配置されているため、単位画素200を構成する基板201表面には、それらを構成する面積が必要となる。このため、1画素の面積が増大してしまう傾向があった。このような構成では、画素サイズを微細化した場合には、フォトダイオードPDの面積が縮小してしまうことになり、飽和電荷量(Qs)の低下や感度の低下を招くものであった。
この対策として、画素内の画素トランジスタを、隣接する複数の画素で共有することで、フォトダイオードPDの面積を維持しつつ画素サイズを縮小する方法が、すでにいくつか提案されている。例えば、一般的なCMOS固体撮像装置では、4画素で1組の画素トランジスタを共有する方法が取られている。
また、画素サイズの微細化に伴う飽和電荷量(Qs)の低下や、感度の低下を防ぐ方法に対する全く異なるアプローチとして、特許文献2では、埋め込み型のゲート電極を用いた固体撮像装置が提案されている。図17に、埋め込み型のゲート電極とした縦型の電荷読み出しトランジスタを有するCMOS固体撮像装置を示す。
このCMOS固体撮像装置111は、基板裏面から光を照射する裏面照射型の固体撮像素子である。図 は、画素部の要部を示す。このCMOS固体撮像装置231では、半導体基板232の表面側に、各画素を構成する画素トランジスタ、本例では電荷読み出しトランジスタTr1、リセットトランジスタTr2及びアンプトランジスタTr3が形成される。これら画素トランジスタの下部にフォトダイオードPDが形成される。フォトダイオードPDは、基板112の内部に電荷蓄積領域となる高不純物領域(n+領域)233Aと低不純物領域(n領域)233Bからなるn型半導体領域233と、その表面側の高不純物濃度のp型半導体領域(p+領域)241とにより構成される。
縦型電荷読み出しトランジスタTr1は、基板232の表面から深さ方向にフォトダイオードPDのn型の高濃度不純物領域(n+領域)233A内に達する溝部234内にゲート絶縁膜235を介して埋め込んだ柱状の読み出しゲート電極236を有して構成される。基板232の表面にはゲート絶縁膜235に接するようにフローティングディフージョン(FD)領域となるn型のソース・ドレイン領域237が形成される。縦型の電荷読み出しトランジスタTr1の縦型のゲート電極236は、単位画素251の中心、すなわちフォトダイオードPDの中心に相当する位置に形成される。フォトダイオードPDの高不純物濃度領域(n+領域)233A内に形成されたゲート絶縁膜235を取り囲むように、高不純物濃度のp型半導体領域(p+領域)241が形成される。
リセットトランジスタTr2は、基板232の表面側の一対のn型のソース・ドレイン領域237及び238とゲート絶縁膜を介して形成された平面型のリセットゲート電極243とのより構成される。アンプトランジスタTr3は、基板232の表面側の一対のn型のソース・ドレイン領域238及び239と、ゲート絶縁膜を介して形成された平面型のゲート電極240とのより構成される。さらに、これら画素トランジスタ(Tr1,Tr2,Tr3)が形成された基板232の上に、層間絶縁膜245を介して複数層の配線246を形成した多層配線層が形成される。さらに、図示しないが、基板232の裏面には、カラーフィルタ及びその上の各画素に対応した位置にオンチップマイクロレンズ等が形成される。図17において、符号250は画素分離領域を示す。
なお、図示しないが、周辺回路部では、CMOSトランジスタからなる信号処理回路などが形成される。これらのCMOSトランジスタは、平面型のゲート電極を有して構成される。
特開平11−122532号公報
特開2005−223084号公報
以下、図面を参照して本発明の実施の形態を説明する。
図1に、本発明に適用される固体撮像装置、すなわちCMOS固体撮像装置の一例の概略構成を示す。本例の固体撮像装置1は、半導体基板20例えばシリコン基板に複数の光電変換素子を含む画素2が規則的に2次元的に配列された画素部(いわゆる撮像領域)3と、周辺回路部とを有して構成される。画素2は、光電変換素子となる例えばフォトダイオードと、複数の画素トランジスタ(いわゆるMOSトランジスタ)を有して成る。複数の画素トランジスタは、例えば電荷読み出しトランジスタ、リセットトランジスタ及び増幅トランジスタの3つのトランジスタで構成することができる。その他、選択トランジスタ追加して4つのトランジスタで構成することもできる。さらには、複数の画素を1組の画素トランジスタで共有する構成とすることもできる。この共有画素構成の場合は、電荷読み出しトランジスタは画素数に対応して複数設け、他のリセットトランジスタ、アンプトランジスタ、垂直選択トランジスタを各1つ有する。
周辺回路部は、垂直駆動回路4と、カラム信号処理回路5と、水平駆動回路6と、出力回路7と、制御回路8などを有して構成される。
制御回路8は、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6などの動作の基準となるクロック信号や制御信号を生成し、これらの信号を垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6等に入力する。
垂直駆動回路4は、例えばシフトレジスタによって構成され、画素部3の各画素2を行単位で順次垂直方向に選択走査し、垂直信号線9を通して各画素2の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路5に供給する。
カラム信号処理回路5は、画素2の例えば列ごとに配置されており、1行分の画素2から出力される信号を画素列ごとに黒基準画素(有効画素領域の周囲に形成される)からの信号によってノイズ除去などの信号処理を行う。すなわちカラム信号処理回路5は、画素2固有の固定パターンノイズを除去するためのCDSや、信号増幅等の信号処理を行う。カラム信号処理回路5の出力段には水平選択スイッチ(図示せず)が水平信号線10との間に接続されて設けられる。
水平駆動回路6は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路5の各々を順番に選択し、カラム信号処理回路5の各々から画素信号を水平信号線10に出力させる。
出力回路7は、カラム信号処理回路5の各々から水平信号線10を通して順次に供給される信号に対し、信号処理を行って出力する。
上述の固体撮像装置において、光を基板裏面側から入射させる裏面照射型に構成するときは、画素部3及び周辺回路部が形成された半導体基板の表面側の上方に、層間絶縁膜を介して多層配線層が形成され、裏面側が光入射面(いわゆる受光面)となる。裏面側の画素部3上に平坦化膜を介してオンチップカラーフィルタ、さらにその上にオンチップマイクロレンズが形成される。
上述の固体撮像装置において、光を基板表面側から入射させる表面照射型に構成するときは、画素部3及び周辺回路部が形成された基板の表面側の上方に、層間絶縁膜を介して多層配線層が形成される。画素部3では、多層配線層の上に平坦化膜を介してオンチップカラーフィルタ、さらにその上にオンチップマイクロレンズが形成される。
<第1の実施の形態>
[固体撮像装置の構成]
図2に、本発明に係る固体撮像装置の第1実施の形態を示す。図2は、画素部3の要部の断面構造を示す。本実施の形態に係る固体撮像装置101は、第1導電型、例えばp型のシリコン半導体基板20に画素分離領域35が形成され、この画素分離領域35で区画された領域にフォトダイオードPDと画素トランジスタからなる単位画素2が形成される。
単位画素2では、半導体基板20内に、複数の光電変換素子となるフォトダイオードPD[PD1、PD2]を層状に形成し、電荷読み出しトランジスタTr1を縦型トランジスタで形成して構成される。すなわち、複数層のフォトダイオードPD[PD1、PD2]は、半導体基板20の深さ方向に第2導電型であるn型の半導体領域と、第1導電型であるp型の半導体領域が交互に積層されて構成される。
画素分離領域35は、図2では例えばp型半導体領域で形成することができる。その他、後述の製造方法で示すように基板20上にゲート絶縁膜より厚い絶縁層とその直下のp型半導体領域で形成することもできる。画素内の素子分離領域も、図示しないが、画素分離領域と同様の構成を取る。
縦型の電荷読み出しトランジスタTr1では、半導体基板20に深さ方向に垂直に延びる縦溝部50が形成され、縦溝部50にゲート絶縁膜27を介して柱状の読み出しゲート電極26が埋め込まれるように形成される。読み出しゲート電極26は、その上部の引き出し電極部26aが半導体基板20の表面に沿うように張り出して形成され、その引き出し電極部26aの張り出し部分に近接するように、基板表面にn型半導体領域によるフローティングディフージョン領域FDが形成される。電荷読み出しトランジスタTr1は、フォトダイオードPD[PD1〜PD2]の端に形成される。
すなわち、縦型の電荷読み出しトランジスタTr1は、フォトダイオードPDと、フローティングディフージョン領域FDと、両領域PD及びFDの間の基板上にゲート絶縁膜27を介して形成された縦型の読み出ゲート電極26を有して構成される。
第1フォトダイオードPD1は、半導体基板20の表面側の位置にpn接合が形成されるように、p+半導体領域21とその下のn+半導体領域22とを有して構成される。第2フォトダイオードPD2は、第1フォトダイオードPD1の下層にpn接合が形成されるように、p+半導体領域23とその下のn+型半導体領域24とさらにその下のn半導体領域25とを有して構成される。
読み出しゲート電極26は、その底部が第2フォトダイオードPD2を構成するpn接合の深さよりも深い位置に達するように縦型に形成される。
そして、ゲート絶縁膜27を含む読み出しゲート電極26の底部、及び側面は、p型半導体領域からなる暗電流抑制領域30、29により被覆されている。特に、読み出しゲート電極26の側面に形成された暗電流抑制領域29は、読み出しゲート電極26の側面一周において、均一の幅となるように形成されている。そして、読み出しゲート電極26の側面に形成された暗電流抑制領域29の周囲には、n型半導体領域からなるチャネル領域28が形成されている。本実施形態例において、このチャネル領域28は読み出しゲート電極26の側面に形成された暗電流抑制領域29の周囲全体を被覆するように形成されている。そして、このチャネル領域28の一方の側面は、第1のフォトダイオードPD1及び第2のフォトダイオードPD2を構成するpn接合に接するように形成されている。また、チャネル領域28の他方の側面は、基板20表面に形成されたフローティングディフュージョン領域FDに接するように形成されている。
フローティングディフュージョン領域FDは、縦型の読み出しゲート電極26の、フォトダイオードPDに接する側とは反対側の側面に形成されたチャネル領域28に接する位置の、基板20表面側に、高濃度不純物濃度のn+半導体領域により形成されている。
リセットトランジスタTr2は、フローティングディフージョン領域FDと、n型のソース・ドレイン領域32と、両領域FD及び32との青だの基板上にゲート絶縁膜27を介して形成された平面型のリセットゲート電極31とを有して構成される。
アンプトランジスタTr3は、一対のn型のソース・ドレイン領域32及び34と、両領域32及び34の間の基板上にゲート絶縁膜27を介して形成された平面型のアンプゲート電極33を有して構成される。
その他、図示しないが、必要に応じて、垂直選択トランジスタ等が形成される。
なお、図示しないが、画素部の周辺に配置される周辺回路部では、例えばロジック回路を構成するCMOSトランジスタが形成される。nチャネルMOSトランジスタは、p型半導体領域に一対のn型のソース・ドレイン領域と、両領域の間の基板上にゲート絶縁膜を介して形成された平面型のゲート電極を有して構成される。また、pチャネルMOSトランジスタは、n型半導体領域に一対のp型のソース・ドレイン領域と、両領域の間の基板上にゲート絶縁膜を介して形成された平面型のゲート電極を有して構成される。
以上のように、フォトダイオードPD及び、電荷読み出しトランジスタTr1、リセットトランジスタTr2、アンプトランジスタTr3等の所望の画素トランジスタにより、各画素2が構成され、基板20に形成された画素2は画素分離領域35により隣接する画素2と分離されている。そして、画素部におけるフォトダイオードPDや、所望の画素トランジスタが形成された基板20上部、及び周辺回路部における基板20上部には、電源配線36を含む多層の配線38が層間絶縁膜37を介して形成された配線層47が形成されている。
上述した固体撮像装置101では、基板20の表面側から光Lを照射し、この光LをフォトダイオードPDで受光する構成とする。このため、図示しないが、基板20上部の配線層47上部には、オンチップカラーフィルタや、各画素2に対応した位置にオンチップレンズが形成されている。
さらに、本実施の形態においては、電荷読み出しトランジスタTr1の縦型の読み出しゲート電極26と、他のゲート電極とを互いに異なる材質の電極材料で形成される。すなわち、縦型の読み出しゲート電極26と、画素トランジスタTr2及びTr3の平面型のリセットゲート電極31及びアンプトゲート電極33、さらに周辺回路部のCMOSトランジスタの平面型のゲート電極とを、異なる電極材料で形成される。
また、縦型の読み出しゲート電極26と、他の平面型のゲート電極とは、互いに仕事関数の異なる電極材料で形成することができる。
特に、縦型の読み出しゲート電極26は、埋め込まれた電極材料の空乏化を抑制するために、ドーパントガスをソースガスに混合したガス、いわゆる不純物混合ガスを用いたCVD法により堆積される不純物導入(ドーピング)シリコンで形成される。例えば、縦型の読み出しゲート電極26の電極材料は、インサイツ(insitu)でn型不純物であるリン(P)をドーピングしたアモルファスシリコンあるいはポリシリコンを用いることができる。
一方、他の平面型のゲート電極は、ノンドープのアモルファスシリコンあるいはポリシリコンを成膜した後、所要の導電型の不純物をドーピングして形成される。例えば、nチャネル型トランジスタのゲート電極であれば、このノンドープシリコンにn型不純物をドーピングし、pチャネル型トランジスタのゲート電極であれば、このノンドープシリコンにp型不純物をドーピングして、それぞれの平面型のゲート電極が形成される。
一方、縦型の読み出しゲート電極26以外の他の平面型のゲート電極は、高速動作を実現するために、±0.3V以内に低い閾値電圧に制御することが必要になる。このため、他の平面型のゲート電極は、縦型の読み出しゲート電極26とは異なる仕事関数を持ったゲート電極材料、つまりボロンドープシリコンや、TiN、HfSi、Wなどのメタル材料などで形成することができる。つまり、これらの電極材料など、nチャネル/pチャネルのMOSトランジスタごとの閾値電極制御や、AlOやHfO、TaOといった高誘電率ゲート絶縁膜の仕事関数差を相殺する電極材料で形成することができる。
縦型の読み出しゲート電極26は、第1導電型または第2導電型の不純物をドーピングした不純物導入シリコンで形成することができる。例えば、読み出しゲート電極26は、リン(P)またはボロン(B)をドーピングしたアモルファスシリコンあるいはポリシリコンで形成することができる。
縦型の読み出しゲート電極26として、上記インサイツでボロンをドーピングしたアモルファスシリコンや、その他のp型相当の仕事関数を持ったメタルで形成することができる。この場合、自己整合的に縦型の読み出しゲート電極の表面に電子密度が下がるので、暗電流発生防止の効果がある。このような構成では、読み出しゲート電極26は、ゲート絶縁膜27を介して直接n型半導体のチャネル領域に接触しても問題ないため、暗電流抑制領域29,30を省略できる。
さらに、縦型の読み出しゲート電極26上のいわゆる引き出し電極部26aと、平面型の他のゲート電極31、33、87、88と、ゲート電極配線(図示せず)は、それぞれの上面が、互いに同一平面に形成される。ゲート電極配線は、平面型の他のゲート電極31、33、87、88のそれぞれと連続して形成した構成とすることもできる。
[固体撮像装置の動作]
次に、固体撮像装置101の動作を説明する。
まず、図2で示す固体撮像装置101の表面側、すなわち、図示しないオンチップレンズ側から光Lを照射する。オンチップレンズにより集光された光Lは、図示しないカラーフィルタを介して、フォトダイオードPDに入射する。
フォトダイオードPDに入射した光は、第1フォトダイオードPD1や、第2フォトダイオードPD2において光電変換し、そこにおいて、信号電荷が生成される。生成された信号電荷は、第1フォトダイオードPD1を構成するn+半導体領域22、または第2フォトダイオードPD2を構成するn+半導体領域24に蓄積される。
また、読み出しゲート電極26の底部、及び側面が、ゲート絶縁膜27を介して暗電流抑制領域29,30に接触するように構成され、信号電荷の蓄積時に、読み出しゲート電極26に、負電圧が印加される。これにより、チャネル領域29の界面はホールピニングされ、信号電荷の蓄積時において、読み出しゲート電極26から入る暗電流ノイズを、暗電流抑制領域29,30内に閉じ込めることができる。従って、第1のフォトダイオードPD1、第2のフォトダイオードPD2に到達する暗電流を低減することができる。
また、信号電荷の蓄積時に、例えば第1フォトダイオードPD1の飽和電荷量(Qs)を超えてあふれた信号電荷は、チャネル領域29を通って、隣接する第2フォトダイオードPD2に移動する。また、その逆で、第2フォトダイオードPD2であふれた信号電荷は、第1フォトダイオードPD1に移動する。すなわち、一方のフォトダイオードの飽和電荷量を超えた信号電荷は、他方のフォトダイオードへオーバーフローされる。これにより、フォトダイオードPD全体の飽和電荷量(Qs)を増加させることが可能となる。ここで、第1フォトダイオードPD1と第2フォトダイオードPD2間のチャネル領域28では、オーバーフローバリア領域を兼ねて形成される。
信号電荷の蓄積後、読み出しゲート電極28に、正電圧を印加する。チャネル領域28の電位が深くなることにより、第1フォトダイオードPD1、第2フォトダイオードPD2に蓄積された信号電荷は、チャネル領域28を通じてフローティングディフュージョン領域FDに同時に読み出される。
その後の駆動方法は、通常の固体撮像装置の駆動と同様である。すなわち、フローティングディフュージョン領域FDに信号電荷が転送され、そのフローティングディフュージョン領域FDの電圧変化により、アンプトランジスタTr3のアンプゲート電極33に電圧が印加される。これにより、信号電荷による信号出力が増幅されて出力される。
また、リセットゲート電極31に正の電圧が印加されることにより、リセットトランジスタTr2がオンして、フローティングディフュージョン領域FDは、ソース・ドレイン領域32に印加されている電源電圧と同電圧になるようにリセットされる。
<固体撮像装置の製造方法の実施の形態>
次に、図3〜図10を用いて本発明に係る固体撮像装置の製造方法の一例を説明する。
先ず、図3に示すように、p型の半導体基板20の画素部3側に第2フォトダイオードPD2の一部を構成するn半導体領域25及びn+半導体領域24をイオン注入法にて形成する。この両領域25及び24は、単位画素内の画素トランジスタの下部に延長するように形成される。また、周辺回路部61側では、pチャネルMOSトランジスタを形成すべき領域にn型半導体ウェル領域62を形成する。
そして、半導体基板20上に、シリコン酸化膜63を介して所要の膜厚の第1研磨ストップ膜となる例えばシリコン窒化膜64を成膜する。このシリコン窒化膜64は、例えば100nm程度の膜厚を有する。画素部3側では、画素分離領域及び画素内の素子分離領域に対応する部分の第1のシリコン窒化膜64に開口65を形成し、この開口65を通してp型不純物をイオン注入してp型のチャネルストップ領域66を形成する。
そして、開口65内にシリコン酸化膜67を埋め込んで、シリコン酸化膜67を平坦化する。平坦化は、例えばCMP(化学機械研磨)法が用いられる。このシリコン酸化膜67とp型のチャネルストップ領域66による画素分離領域35(素子分離領域35aをも含む)を形成する。なお、画素分離領域及び素子分離領域は、形成素子の種類によって、例えばシリコン基板に溝を形成し、この溝内にもシリコン酸化膜67を埋め込む構成とすることもできる。
一方、周辺回路部61側では、素子分離領域に対応する部分の第1のシリコン窒化膜64に開口71を形成し、この開口71下の半導体基板20に所要の深さの溝72を形成する。この溝72内及び第1のシリコン窒化膜64の開口71内にシリコン酸化膜73を埋め込んで、STI構造にお素子分離領域74を形成する。
次に、図4に示すように、平坦化後の、第1研磨ストッパとなるシリコン窒化膜64上に第2研磨ストッパとなるシリコン窒化膜75を所用の膜厚に成膜する。例えば、平坦化後の、第1のシリコン窒化膜64の残りの膜厚80nmに100nm厚の第2のシリコン窒化膜75を成膜し、トータル厚が平面型のゲート電極の厚さ相当の180nm程度とする。
そして、画素部3及び周辺回路部61側のそれぞれにおいて、平面型ゲート電極を形成すべき部分に対応する位置に、レジストマスク76を介して、第1、第2のシリコン窒化膜64、75及びシリコン酸化膜63を選択的にエッチング除去して溝77を形成する。この溝77は、平面型のゲート電極幅に相当する溝幅を有して形成される。この溝77を通じて閾値電圧が調整されるように、それぞれnチャネル、pチャネルのトランジスタに対応して、所要のチャネル領域を形成する。なお、図示しないが、溝77の形成の際に、ゲート電極配線用の溝を形成することができる。例えば、溝77に連続するように、平面型ゲート電極のゲート電極配線を形成するための溝も同時に形成することができる。上記チャネル領域は、平面型ゲート電極に対応する領域に選択的に形成する。
次に、図5に示すように、溝77内にゲート絶縁膜27を介してノンドープのアモルファスシリコンあるいはポリシリコン、本例ではノンドープのポリシリコン膜79を埋め込むように形成する。ノンドープシリコン膜79は、平面型ゲート電極、ゲート電極配線に相当するものである。ポリシリコン膜79は、シリコン窒化膜75上にも形成される。
次に、図6に示すように、ノンドープのポリシリコン膜79上にシリコン酸化膜81を成膜する。このシリコン酸化膜81上にレジストマスク82を形成する。レジストマスク82の開口83を介して、縦型の読み出しゲート電極を形成すべき領域上のシリコン酸化膜63、第1、第2のシリコン窒化膜64、75、ノンドープのポリシリコン膜79、及びシリコン酸化膜81を選択エッチングして開口部84を形成する。
この開口部84を通じて、p型不純物である例えばボロンをイオン注入して、n+半導体領域24に達するp型半導体領域29を形成する。このp型半導体領域29の形成に際しては、縦型の読み出しゲート電極に対応する領域のみに、選択的に形成する。このp型半導体領域29は、暗電流抑制のための領域である。
次に、図7に示すように、シリコン酸化膜63からシリコン酸化膜81に至る多層膜の開口部84の側壁に、例えばシリコン酸化膜によるサイドウォール85を形成する。このサイドウォール85は、通常のように溝部84の内壁面を含む全面に例えば膜厚50nm程度のシリコン酸化膜を成膜した後、シリコン表面までドライエッチング(エッチバック)して形成することができる。
次に、図8に示すように、サイドウォールをマスクに、p型半導体領域29を底部及び周壁部分を残すように選択エッチングして縦溝50を形成する。この縦溝50は、例えば1μm程度の深さに形成する。その後、エッチングダメージを除去するために熱酸化し、その熱酸化膜とサイドウォール酸化膜85およびシリコン酸化膜81をフッ酸で除去する。このフッ酸で除去された縦溝50上部の広いか開口部84は、読み出しゲート電極の引き出し電極部が形成される開口部となる。
次に、図9に示すように、開口部84及び縦溝50内にゲート絶縁膜27となる例えばシリコン酸化膜27を介して、リンドープのアモルファスシリコンあるいはポリシリコンのゲート電極材料86を埋め込む。このゲート電極材料86は、リン(P)含有のドーパントガスとシランのソースガスに混合した混合ガスを用いたCVD法で成膜される。
その後、CMP法により、第2のシリコン窒化膜75まで一括して平坦化処理を行う。すなわち、ノンドープのポリシリコン膜79及びリンドープシリコンのゲート電極材料86を一括平坦化処理する。これにより、縦溝及び開口部に埋め込まれたリンドープシリコンによる縦型の読み出しゲート電極26及びその上部の引き出し電極部26aと、溝77に埋め込まれた平面型のゲート電極、ゲート電極配線となるノンドープのポリシリコン膜79を形成する。
図9におけるノンドープのポリシリコン膜79を含む領域Aの図9と直交する方向の断面構造を図11に示す。図4の工程で、レジストマスク76の開口が素子分離領域35aを跨ぐ大きさで形成され、このレジストマスク76を介して第1、第2のシリコン窒化膜75、64がエッチング除去される。このエッチング除去では、素子分離領域35aのシリコン酸化層67一部表面も除去される。これにより、ノンドープのポリシリコン膜79は、素子分離領域35aのシリコン酸化層67の段差部分に埋め込まれるようにして、全体としてT字形に形成される。最終的に、平面型のゲート電極は、シリコン酸化層67の段差部分に埋め込まれるように、全体としてT字形に形成される。
図9における縦型の読み出しゲート電極26を含む領域Bの図9と直交する方向の断面構造を図12に示す。
次に、図10に示すように、第1、第2のシリコン窒化膜64,75を熱燐酸で除去する。その後、他の画素トランジスタのゲート電極、本例ではリセットゲート電極、アンプゲート電極、及び周辺回路部61のnチャネルMOSトランジスタのゲート電極に対応するノンドープのポリシリコン膜79にn型不純物の例えばリン(P)をイオン注入する。また、周辺回路部61のpチャネルMOSトランジスタのゲート電極に対応するノンドープのポリシリコン膜79にp型不純物の例えばボロン(B)をイオン注入する。このようにして、画素トランジスタの平面型のゲート電極31、33及びゲート電極配線と、CMOSトランジスタの平面型のゲート電極87、88及びゲート配線を形成する。
ノンドープのポリシリコン膜79に対する不純物のイオン注入は、例えば図9の工程の後で、選択的にn型,p型の不純物をイオン注入することもできる。
また、第1、第2のフォトダイオードPD1、PD2を構成するn+半導体領域24、p+半導体領域23、n+半導体領域22,p+半導体領域21をイオン注入で形成する。また、画素トランジスタのn型半導体領域によるフローティングディフージョン領域FD、各ソース・ドレイン領域32、34、周辺回路部61側のnチャネルMOSトランジスタのn型半導体領域によるソース・ドレイン領域91,92を形成する。さらに、周辺回路部61側のpチャネルMOSトランジスタのp型半導体領域によるソース・ドレイン領域93,94を形成する。
このようにして、平面型のゲート電極31、33、87、88、及び上部に引き出し電極部26aを有する縦型読み出しゲート電極26が形成される。同時にゲート電極配線が形成される。また、画素トランジスタ、CMOSトランジスタのnチャネルMOSトランジスタTrn、pチャネルMOSトランジスタTrpが形成される。
平面型のゲート電極とソース・ドレイン領域は、同じ導電型の不純物を同時にイオン注入して形成することもできる。
これ以降は、図示しないが、多層配線層、カラーフィルタ、オンチップマイクロレンズ等を形成して、目的の固体撮像装置を得る。
なお、図示しないが、縦型の読み出しゲート電極26をボロンドープのアモルファスシリコンあるいはポリシリコンで形成し、平面型のゲート電極をノンドープのアモルファスシリコンあるいはポリシリコンを成膜した後、不純物をイオン注入して形成することもできる。また、平面型のゲート電極を有するトランジスタの形成において、ゲート絶縁膜を前述の高誘電率ゲート絶縁膜とし、この上に高誘電率ゲート絶縁膜との仕事関数差を相殺する仕事関数を持つ電極材料、例えばメタルで平面型のゲート電極を形成することもできる。
上例では、縦型の読み出しゲート電極26の他は全て一括でノンドープのポリシリコンを埋め込むようにしたが、用途に応じて、メタル電極やボロンドープのポリシリコン膜を埋め込むようにすることもできる。また、縦型の読み出しゲート電極と、その他の平面型のゲート電極の加工順を入れ替えても問題ない。すなわち、ノンドープのポリシリコン膜79の形成工程(図4、図5)を、縦型の読み出しゲート電極26の形成工程(図6乃至図7の前半)の後にすることも可能である。
第1実施の形態に係る固体撮像装置101によれば、基板20の深さ方向に、第1及び第2のフォトダイオードPD1,PD2が形成され、電荷蓄積時にいずれか一方のフォトダイオードが飽和したとき、溢れた信号電荷が他方のフォトダイオードに蓄積される。このような構成により、画素サイズが微細化されても、フォトダイオードPD全体の飽和電荷量(Qs)が増加し、固体撮像装置の感度を向上させることができる。また、縦型の読み出しゲート電極26がフォトダイオードPD[PD1,PD2]の端に形成されるので、画素サイズが微細化されても、フォトダイオードPDの面積を広く取ることができ、飽和電荷量(Qs)が増加し、固体撮像装置の感度を向上させることができる。
固体撮像装置101では、電荷読み出しトランジスタTr1が、フォトダイオードPDの深さ方向に埋め込まれた縦型の読み出しゲート電極26を有する、縦型トランジスタとして構成されている。これにより、基板20の深さ方向に形成された第1及び第2のフォトダイオードPD1,PD2に蓄積された信号電荷を、フローティングディフュージョン領域FDに完全転送することができる。
そして、本実施の形態の固体撮像装置101では、縦型の読み出しゲート電極26と、他の平面型のゲート電極31,33、87、88とが,互いに異なる材質の電極材料で形成されるので、それぞれのゲート電極下のチャネル領域の電位コントロールが容易になる。例えば、縦型の読み出しゲート電極26は、インサイツ(insitu)でリンをドーピングした非単結晶シリコン膜で形成されるので、深さ方向に均一な不純物濃度を有することができる。このため、読み出しゲート電極26の深い部分での空乏化が生ぜず、チャネル領域28を所望の電位に制御することが可能になる。平面型のゲート電極31、33、87、88は、ノンドープの非単結晶シリコンを成膜し、イオン注入で所要の導電型の不純物をドーピングして形成される。従って、nチャネルMOSトランジスタ、pチャネルMOSトランジスタにおいて、それぞれチャネル領域を所望の電位に制御することが可能にし、最適閾値電圧で動作させるように設計することができる。
平面型のゲート電極を有するMOSトランジスタにおいて、高誘電率膜によるゲート絶縁膜を用い、この上に高誘電率ゲート絶縁膜との仕事関数差を相殺する仕事関数を有する電極材料、例えばメタル材料によるゲート電極を形成することも可能である。これにより、チャネル領域の閾値電圧を所望の値に制御することが可能になり、高速動作を実現することができる。
縦型の読み出しゲート電極26をボロン(B)ドーピングなどp型とするときは、アクセプタでありマイナスに帯電しているので、チャネル領域28の界面にホールを誘起し、ホールピニング状態とすることができる。これにより、暗電流抑制領域29、30を省略することができる。
本実施の形態では、縦型の読み出しゲート電極26と、その他の平面型のゲート電極31、33、87、88が、互いに異なる仕事関数の電極材料で形成されるので、それぞれ最適な閾値制御ができる。すなわち、画素の電荷転送を行う電荷読み出しトランジスタTr1のゲートのチャネル領域と、高速動作が要求されるロジック回路におけるCMOSトランジスタのゲートのチャネル領域は、それぞれ独立の閾値制御を行うことが望まれている。しかし、読み出しゲートに縦型構造を用いたときは、深さ方向で均一な電位制御を行うことが困難である。これに対して、電極材料に最適なものを用いることで、縦型の読み出しゲートの深さ方向で均一な電位制御を行うことができ、最適な閾値制御を行うことができる。
また、縦型の読み出しゲート電極26上の引き出し電極部と、平面型の他のゲート電極31,33、87,88と、ゲート電極配線のそれぞれの上面が、同一平面に形成しているので、容易に微細なパターンが形成できる。すなわち、縦型の読み出しゲート電極26及び他の平面型のゲート電極31、33、87、88を加工する際に、溝埋め込み形状を導入し、その都度、平坦化工程を入れて同一平面状に形成する。このことにより、異なるゲート電極材料で構成されるゲート電極(すなわちゲート電極26とゲート電極31〜88)の加工に悪影響を及ぼさず、容易に微細なパターンを形成することが可能となる。
また、本実施の形態では、平面型のゲート電極の一部が素子分離領域の絶縁層の段差部に埋め込まれた構成を有している。前記平坦化工程を素子分離加工工程の一部として取り込むことにより、工程を簡略化できると同時に素子分離段差の影響をゲート電極加工時に受けにくくなり、より微細な構造への対応が可能になる。
第1実施の形態に係る固体撮像装置101によれば、電荷読み出しトランジスタTr1の縦型の読み出しゲート電極において、深い位置の電極内が空乏化せず、その他の平面型のゲート電極を形成したMOSトランジスタにおいても、最適な閾値設計を行うことができる。
本実施の形態の固体撮像装置の製造方法において、工程の途中まで、縦型の読み出しゲート電極26及び平面型のゲート電極31,33、87、88は、いずれも第1、第2のシリコン窒化膜64及び75の溝に埋め込まれる。この結果、縦型の読み出しゲート電極26と、平面型のゲート電極31,33、87、88とは、互いに影響を与えず、良好に形成することができる。
因みに、図13に示すように、縦型の第1のゲート電極95を形成した後、全面に第2のゲート電極材料を形成し、パターニングして平面型の第2のゲート電極96を形成する際、第1のゲート電極の側部に一部第2のゲート電極材料96aが形成されてしまう。本実施の形態の製造方法によれば、このような不都合が生じない。
本実施の形態の固体撮像装置では、第1フォトダイオードPD1及び第2フォトダイオードPD2からなる2つのフォトダイオードによって構成される例としたが、2つ以上のフォトダイオードを、所望の数だけ、複数積層させることが可能である。画素サイズを縮小化した場合でも、複数のフォトダイオードを積層させることにより、飽和電荷量(Qs)を増加させることができ、感度を向上させることができる。このため、飽和電荷量の増加や、感度を向上させながらも、画素サイズの縮小化が容易であり、本実施の形態の構造は、画素サイズの微細化に有利である。また、飽和電荷量の増加が可能であり、ダイナミックレンジを大きくすることができるので、コントラストの向上が図られる。
本実施形態例の固体撮像装置101では、第1導電型をp型とし、第2導電型をn型として構成したが、第1導電型をn型とし、第2導電型をp型としてもよい。その場合に、上述した動作において、各画素トランジスタに印加する電圧は、正を負、負を正に読み替える。
また、本実施の形態の固体撮像装置101では、表面照射型の固体撮像装置として説明したが、裏面照射型の固体撮像装置としてもよい。本実施形態例の固体撮像装置101を、光を基板裏面側から入射させる裏面照射型に構成するときは、画素部3及び周辺回路部が形成された半導体基板の表面側の上方に、層間絶縁膜を介して多層配線層が形成され、裏面側が光入射面(いわゆる受光面)となる。裏面側の画素部3の画素2上に平坦化膜を介してオンチップカラーフィルタ、さらにその上にオンチップマイクロレンズが形成される。
<第2実施の形態>
[電子機器]
以下に、上述した本発明の固体撮像装置を、電子機器に用いた場合の実施形態を示す。以下の説明では、一例として、カメラに、上述の実施の形態の固体撮像装置を用いる例を説明する。
図14に、本発明の第2実施の形態に係るカメラの概略断面構成を示す。本実施の形態に係るカメラ114は、静止画撮影又は動画撮影可能なビデオカメラを例としたものである。本実施の形態に係るカメラ114は、固体撮像装置101と、光学系110と、シャッタ装置111と、駆動回路112と、信号処理回路113とを有する。
光学レンズ110は、被写体からの像光(入射光)を固体撮像装置101の撮像面上に結像させる。これにより固体撮像装置101内に一定期間当該信号電荷が蓄積される。この光学レンズ110は、複数の光学レンズから構成される光学レンズ系としてもよい。
シャッタ装置111は、固体撮像装置1への光照射期間および遮光期間を制御する。
駆動回路112は、固体撮像装置101の転送動作およびシャッタ装置111のシャッタ動作を制御する駆動信号を供給する。駆動回路112から供給される駆動信号(タイミング信号)により、固体撮像装置101の信号転送を行なう。信号処理回路113は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいはモニタに出力される。
本実施形態例のカメラに用いられる固体撮像装置101では、電荷読み出しトランジスタのゲート電極を縦型構成として画素サイズの微細化を可能にしつつ、各トランジスタにおけるチャネル領域の電位コントロールを確実ならしめる。このため、飽和電荷量(Qs)、感度の向上が図られると共に、縦型の電荷読み出しトランジスタの動作、平面型のゲート電極を有するMOSトランジスタの閾値電圧の制御が良好となる。電子機器の小型化、高品質化が可能とされる。
1、101・・固体撮像装置、2・・画素、3・・画素部、4・・垂直駆動回路、5・・カラム信号処理回路、6・・水平駆動回路、7・・出力部、8・・制御回路、9・・垂直信号線、10・・水平信号線、Tr1・・電荷読み出しトランジスタ、Tr2・・リセットトランジスタ、Tr3・・アンプトランジスタ、PD[PD1,PD2]・・フォトダイオード、26・・縦型の読み出しゲート電極、31、33、87、88・・平面型のゲート電極