JP2001320051A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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Abstract
(57)【要約】
【課題】トレンチ型のパワーＭＯＳＦＥＴではゲート抵
抗を低減するためにトレンチに埋め込んだポリシリコン
に不純物を導入してゲート電極を形成している。しかし
不純物の高濃度化にも限界があり、スイッチング速度の
向上にも影響があった。 【解決手段】本発明はゲート電極に金属を用いることに
より、ゲート抵抗を約２分の１に低減できる。これによ
り低抵抗化のために導入する不純物の高濃度化によるデ
バイスへの悪影響やプロセス的な問題を回避して、ゲー
ト抵抗を低減でき、それによりスイッチング速度の向上
に大きく寄与できる利点を有する。
抗を低減するためにトレンチに埋め込んだポリシリコン
に不純物を導入してゲート電極を形成している。しかし
不純物の高濃度化にも限界があり、スイッチング速度の
向上にも影響があった。 【解決手段】本発明はゲート電極に金属を用いることに
より、ゲート抵抗を約２分の１に低減できる。これによ
り低抵抗化のために導入する不純物の高濃度化によるデ
バイスへの悪影響やプロセス的な問題を回避して、ゲー
ト抵抗を低減でき、それによりスイッチング速度の向上
に大きく寄与できる利点を有する。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置およびその製造方法に係り、特にゲート抵抗を低減
するトレンチ構造の絶縁ゲート型半導体装置およびその
製造方法に関する。
装置およびその製造方法に係り、特にゲート抵抗を低減
するトレンチ構造の絶縁ゲート型半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】また、パワーＭＯＳＦＥＴをスイッチング
動作で使用する場合、スイッチが入るまでの時間である
入力時定数が大きな要因となる。この入力時定数はゲー
ト抵抗とゲート−ソース間容量の積であるので、スイッ
チング速度を向上させるには、ゲート抵抗やゲート−ソ
ース間容量の低減が課題となる。つまり、ゲート抵抗が
低減されれば、入力時定数も比例して小さい値となり、
スイッチングスピードが短縮されるということである。
従って、ゲート電極を形成しているポリシリコンに不純
物を導入して抵抗の低減を図っている。
動作で使用する場合、スイッチが入るまでの時間である
入力時定数が大きな要因となる。この入力時定数はゲー
ト抵抗とゲート−ソース間容量の積であるので、スイッ
チング速度を向上させるには、ゲート抵抗やゲート−ソ
ース間容量の低減が課題となる。つまり、ゲート抵抗が
低減されれば、入力時定数も比例して小さい値となり、
スイッチングスピードが短縮されるということである。
従って、ゲート電極を形成しているポリシリコンに不純
物を導入して抵抗の低減を図っている。
【０００４】図２６に従来のトレンチ構造のパワーＭＯ
ＳＦＥＴの構造をＮチャネル型を例に示す。
ＳＦＥＴの構造をＮチャネル型を例に示す。
【０００５】Ｎ+型のシリコン半導体基板２１の上にＮ-
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜２
８で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３２を設ける。トレンチ２７に隣接し
たチャネル層２４表面にはＮ+型のソース領域３４が形
成され、隣り合う２つのセルのソース領域３４間のチャ
ネル層２４表面にはＰ+型のボディ領域３３を設ける。
さらにチャネル層２４にはソース領域３４からトレンチ
２７に沿ってチャネル領域（図示せず）が形成される。
ゲート電極３２上は層間絶縁膜３５で覆い、ソース領域
３４およびボディ領域３３にコンタクトするソース電極
３６を設ける。
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜２
８で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３２を設ける。トレンチ２７に隣接し
たチャネル層２４表面にはＮ+型のソース領域３４が形
成され、隣り合う２つのセルのソース領域３４間のチャ
ネル層２４表面にはＰ+型のボディ領域３３を設ける。
さらにチャネル層２４にはソース領域３４からトレンチ
２７に沿ってチャネル領域（図示せず）が形成される。
ゲート電極３２上は層間絶縁膜３５で覆い、ソース領域
３４およびボディ領域３３にコンタクトするソース電極
３６を設ける。
【０００６】図１７から図２６を参照して、従来のトレ
ンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
ンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００７】図１７では、Ｎ+型シリコン半導体基板２
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。表面に酸化膜２３を形成した後、予定
のチャネル層２４の部分の酸化膜２３をエッチングす
る。この酸化膜２３をマスクとして全面にドーズ量１．
０×１０13でボロンを注入した後、拡散してＰ型のチャ
ネル層２４を形成する。
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。表面に酸化膜２３を形成した後、予定
のチャネル層２４の部分の酸化膜２３をエッチングす
る。この酸化膜２３をマスクとして全面にドーズ量１．
０×１０13でボロンを注入した後、拡散してＰ型のチャ
ネル層２４を形成する。
【０００８】図１８から図２１にトレンチを形成する工
程を示す。図１８では、全面にＣＶＤ法によりＮＳＧ
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
程を示す。図１８では、全面にＣＶＤ法によりＮＳＧ
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
【０００９】図１９ではレジスト膜によるマスクをトレ
ンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化
膜２５をドライエッチングして部分的に除去し、チャネ
ル領域２４が露出したトレンチ開口部２６を間口約０．
７μｍに形成する。
ンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化
膜２５をドライエッチングして部分的に除去し、チャネ
ル領域２４が露出したトレンチ開口部２６を間口約０．
７μｍに形成する。
【００１０】図２０では、ＣＶＤ酸化膜２５をマスクと
してトレンチ開口部２６のシリコン半導体基板をＣＦ系
およびＨＢｒ系ガスによりドライエッチングし、チャネ
ル層２４を貫通してドレイン領域２２まで達する約２．
０μｍの深さのトレンチ２７を形成する。
してトレンチ開口部２６のシリコン半導体基板をＣＦ系
およびＨＢｒ系ガスによりドライエッチングし、チャネ
ル層２４を貫通してドレイン領域２２まで達する約２．
０μｍの深さのトレンチ２７を形成する。
【００１１】図２１ではダミー酸化をしてトレンチ２７
内壁とチャネル層２４表面に酸化膜（図示せず）を形成
してドライエッチングの際のエッチングダメージを除去
し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチン
グにより除去する。
内壁とチャネル層２４表面に酸化膜（図示せず）を形成
してドライエッチングの際のエッチングダメージを除去
し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチン
グにより除去する。
【００１２】図２２では、ゲート酸化膜２８を形成す
る。すなわち、全面を熱酸化してゲート酸化膜２８を例
えば厚み約７００Åに形成する。
る。すなわち、全面を熱酸化してゲート酸化膜２８を例
えば厚み約７００Åに形成する。
【００１３】図２３では、トレンチ２７に埋設されるゲ
ート電極３２を形成する。すなわち、全面にノンドープ
のポリシリコン層２９を付着し、リンを高濃度に注入・
拡散して高導電率化を図り、ゲート電極３２を形成す
る。その後全面に付着したポリシリコン層２９をマスク
なしでドライエッチして、トレンチ２７に埋設したゲー
ト電極３２を残す。
ート電極３２を形成する。すなわち、全面にノンドープ
のポリシリコン層２９を付着し、リンを高濃度に注入・
拡散して高導電率化を図り、ゲート電極３２を形成す
る。その後全面に付着したポリシリコン層２９をマスク
なしでドライエッチして、トレンチ２７に埋設したゲー
ト電極３２を残す。
【００１４】図２４ではレジスト膜ＰＲによるマスクに
より選択的にボロンをドーズ量５．０×１０14でイオン
注入し、Ｐ+型のボディ領域３３を形成した後、レジス
ト膜ＰＲを除去する。
より選択的にボロンをドーズ量５．０×１０14でイオン
注入し、Ｐ+型のボディ領域３３を形成した後、レジス
ト膜ＰＲを除去する。
【００１５】図２５では、新たなレジスト膜ＰＲで予定
のソース領域３４およびゲート電極３２を露出する様に
マスクして、砒素をドーズ量５．０×１０15でイオン注
入し、Ｎ+型のソース領域３４をトレンチ２７に隣接す
るチャネル層２４表面に形成した後、レジスト膜ＰＲを
除去する。
のソース領域３４およびゲート電極３２を露出する様に
マスクして、砒素をドーズ量５．０×１０15でイオン注
入し、Ｎ+型のソース領域３４をトレンチ２７に隣接す
るチャネル層２４表面に形成した後、レジスト膜ＰＲを
除去する。
【００１６】図２６では、全面にＢＰＳＧ（Ｂｏｒｏｎ
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により付着して、層間絶縁膜３５を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３２上に層間絶縁膜３５を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３４およびボディ領域３３にコンタクトするソース電極
３６を形成する。
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により付着して、層間絶縁膜３５を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３２上に層間絶縁膜３５を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３４およびボディ領域３３にコンタクトするソース電極
３６を形成する。
【００１７】
【発明が解決しようとする課題】かかる従来のＭＯＳＦ
ＥＴではトレンチ内に埋設したポリシリコンに不純物を
高濃度で導入してゲート電極の低抵抗化を図っていた
が、不純物濃度を高くしすぎると、ゲート電極からゲー
ト酸化膜を通過してチャネル領域へ不純物が混入して悪
影響をおよぼしたり、チップ上に同時に形成される保護
用のツェナーダイオードの耐圧が下がるなどデバイスへ
の悪影響やプロセス的な問題があり、不純物の高濃度化
にも限界が生じる。従って現状ではゲート電極のこれ以
上の低抵抗化は困難であり、スイッチング速度の向上に
も限界があった。
ＥＴではトレンチ内に埋設したポリシリコンに不純物を
高濃度で導入してゲート電極の低抵抗化を図っていた
が、不純物濃度を高くしすぎると、ゲート電極からゲー
ト酸化膜を通過してチャネル領域へ不純物が混入して悪
影響をおよぼしたり、チップ上に同時に形成される保護
用のツェナーダイオードの耐圧が下がるなどデバイスへ
の悪影響やプロセス的な問題があり、不純物の高濃度化
にも限界が生じる。従って現状ではゲート電極のこれ以
上の低抵抗化は困難であり、スイッチング速度の向上に
も限界があった。
【００１８】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、ドレイン領域となる一導電型の半導体基板
と、該半導体基板表面に設けた逆導電型のチャネル層
と、該チャネル層を貫通し前記半導体基板まで到達する
トレンチと、該トレンチの表面に設けたゲート絶縁膜
と、前記トレンチに埋め込まれたゲート電極と、前記チ
ャネル層表面の前記トレンチに隣接して設けた一導電型
のソース領域とを具備する絶縁ゲート型半導体装置にお
いて、前記ゲート電極の少なくとも一部に金属を用いる
ことを特徴とするものである。これによりデバイスの悪
影響やプロセス的な問題を回避してゲート低抵抗化を実
現し、スイッチング速度の向上に大きく寄与する絶縁ゲ
ート型半導体装置を提供できる。
みてなされ、ドレイン領域となる一導電型の半導体基板
と、該半導体基板表面に設けた逆導電型のチャネル層
と、該チャネル層を貫通し前記半導体基板まで到達する
トレンチと、該トレンチの表面に設けたゲート絶縁膜
と、前記トレンチに埋め込まれたゲート電極と、前記チ
ャネル層表面の前記トレンチに隣接して設けた一導電型
のソース領域とを具備する絶縁ゲート型半導体装置にお
いて、前記ゲート電極の少なくとも一部に金属を用いる
ことを特徴とするものである。これによりデバイスの悪
影響やプロセス的な問題を回避してゲート低抵抗化を実
現し、スイッチング速度の向上に大きく寄与する絶縁ゲ
ート型半導体装置を提供できる。
【００１９】
【発明の実施の形態】本発明の実施の形態を図１から図
１６を参照して詳細に説明する。本発明のトレンチ型パ
ワーＭＯＳＦＥＴの構造をＮチャネル型を例に図１に示
す。
１６を参照して詳細に説明する。本発明のトレンチ型パ
ワーＭＯＳＦＥＴの構造をＮチャネル型を例に図１に示
す。
【００２０】図１ではトレンチ型パワーＭＯＳＦＥＴで
は、ドレイン領域となる一導電型の半導体基板と、半導
体基板表面に設けた逆導電型のチャネル層と、チャネル
層を貫通し前記半導体基板まで到達するトレンチと、ト
レンチの表面に設けたゲート絶縁膜と、前記トレンチに
埋め込まれたゲート電極と、前記チャネル層表面の前記
トレンチに隣接して設けた一導電型のソース領域で構成
される。
は、ドレイン領域となる一導電型の半導体基板と、半導
体基板表面に設けた逆導電型のチャネル層と、チャネル
層を貫通し前記半導体基板まで到達するトレンチと、ト
レンチの表面に設けたゲート絶縁膜と、前記トレンチに
埋め込まれたゲート電極と、前記チャネル層表面の前記
トレンチに隣接して設けた一導電型のソース領域で構成
される。
【００２１】半導体基板は、Ｎ+型のシリコン半導体基
板１の上にＮ-型のエピタキシャル層を積層したドレイ
ン領域２からなる。チャネル層４は、半導体基板表面に
Ｐ型のイオンを注入して設けられる。トレンチ７は、チ
ャネル層４を貫通し、ドレイン領域２まで到達してい
る。ゲート酸化膜８は、トレンチ７内壁を熱酸化して約
７００Åの厚みに形成される。ゲート電極１２は、トレ
ンチ７に金属を埋設して形成される。ボディ領域１３
は、隣り合う２つのセルのほぼ中間にＰ型のイオンを注
入して形成させる。
板１の上にＮ-型のエピタキシャル層を積層したドレイ
ン領域２からなる。チャネル層４は、半導体基板表面に
Ｐ型のイオンを注入して設けられる。トレンチ７は、チ
ャネル層４を貫通し、ドレイン領域２まで到達してい
る。ゲート酸化膜８は、トレンチ７内壁を熱酸化して約
７００Åの厚みに形成される。ゲート電極１２は、トレ
ンチ７に金属を埋設して形成される。ボディ領域１３
は、隣り合う２つのセルのほぼ中間にＰ型のイオンを注
入して形成させる。
【００２２】ソース領域１４は、トレンチ７に隣接した
チャネル層４表面にはＮ+型のイオンを注入して形成さ
れる。また、チャネル層４のソース領域１４からトレン
チ７に沿って、チャネル領域（図示せず）が形成され
る。層間絶縁膜１５は少なくともトレンチ７上に形成さ
れ、ゲート電極１２と、ソース電極１６のショートを防
いでいる。ソース電極１６は、ソース領域１４およびボ
ディ領域１３にコンタクトし、半導体基板表面に形成さ
れる。
チャネル層４表面にはＮ+型のイオンを注入して形成さ
れる。また、チャネル層４のソース領域１４からトレン
チ７に沿って、チャネル領域（図示せず）が形成され
る。層間絶縁膜１５は少なくともトレンチ７上に形成さ
れ、ゲート電極１２と、ソース電極１６のショートを防
いでいる。ソース電極１６は、ソース領域１４およびボ
ディ領域１３にコンタクトし、半導体基板表面に形成さ
れる。
【００２３】本発明の特徴とする点はトレンチ７に埋め
込まれたゲート電極１２を金属あるいは金属とポリシリ
コンを組み合わせた材料で形成することである。これに
よりポリシリコンの不純物濃度を上げずにゲート抵抗が
低減できる。
込まれたゲート電極１２を金属あるいは金属とポリシリ
コンを組み合わせた材料で形成することである。これに
よりポリシリコンの不純物濃度を上げずにゲート抵抗が
低減できる。
【００２４】図２から図６にゲート電極１２の構造の詳
細な断面図をトレンチ部分７を拡大して示す。
細な断面図をトレンチ部分７を拡大して示す。
【００２５】図２はゲート電極１２を金属のみで形成し
た実施の形態を示す。全面に例えばタングステンやチタ
ンナイトライドなどの金属１０をスパッタまたは蒸着な
どの方法によりトレンチ幅の２分の１以上の厚みで堆積
する。具体的にはトレンチ幅が約０．７μｍなので０．
３５μｍ以上の厚みになるように堆積する。これにより
トレンチ７には金属が埋め込まれる。その後、半導体基
板表面の金属１０を、ミリングによるエッチングもしく
はＣＭＰ（Chemical m echanical polish）などでエ
ッチバックし、トレンチ７に埋設されたゲート電極１２
を形成する。
た実施の形態を示す。全面に例えばタングステンやチタ
ンナイトライドなどの金属１０をスパッタまたは蒸着な
どの方法によりトレンチ幅の２分の１以上の厚みで堆積
する。具体的にはトレンチ幅が約０．７μｍなので０．
３５μｍ以上の厚みになるように堆積する。これにより
トレンチ７には金属が埋め込まれる。その後、半導体基
板表面の金属１０を、ミリングによるエッチングもしく
はＣＭＰ（Chemical m echanical polish）などでエ
ッチバックし、トレンチ７に埋設されたゲート電極１２
を形成する。
【００２６】図３はゲート電極１２をポリシリコンの上
に金属を堆積して形成した実施の形態を示す。全面にノ
ンドープのポリシリコン１１を０．１μｍの厚みに堆積
し、リンを注入、拡散した後、その上から例えばタング
ステンやチタンナイトライドなどの金属１０をスパッタ
または蒸着などの方法によりトレンチ７が埋まるように
堆積する。具体的にはトレンチ幅が約０．７μｍでトレ
ンチ内のポリシリコンの厚みが両側から０．１μｍなの
で０．２５μｍ以上の厚みになるように堆積する。これ
によりトレンチ７には金属とポリシリコンが埋め込まれ
る。その後、半導体基板表面の金属１０およびポリシリ
コン１１を、ミリングによるエッチングもしくはＣＭＰ
（Chemical mechanical polish）などでエッチバック
し、トレンチ７に埋設されたゲート電極１２を形成す
る。
に金属を堆積して形成した実施の形態を示す。全面にノ
ンドープのポリシリコン１１を０．１μｍの厚みに堆積
し、リンを注入、拡散した後、その上から例えばタング
ステンやチタンナイトライドなどの金属１０をスパッタ
または蒸着などの方法によりトレンチ７が埋まるように
堆積する。具体的にはトレンチ幅が約０．７μｍでトレ
ンチ内のポリシリコンの厚みが両側から０．１μｍなの
で０．２５μｍ以上の厚みになるように堆積する。これ
によりトレンチ７には金属とポリシリコンが埋め込まれ
る。その後、半導体基板表面の金属１０およびポリシリ
コン１１を、ミリングによるエッチングもしくはＣＭＰ
（Chemical mechanical polish）などでエッチバック
し、トレンチ７に埋設されたゲート電極１２を形成す
る。
【００２７】図４はゲート電極１２を金属の上にポリシ
リコンを堆積して形成した実施の形態を示す。全面に例
えばタングステンやチタンナイトライドなどの金属１０
をスパッタまたは蒸着などの方法により約０．１μｍの
厚みに堆積し、その上からトレンチ７が埋まるようにノ
ンドープのポリシリコン１１を堆積し、リンを注入、拡
散する。具体的にはトレンチ幅が約０．７μｍでトレン
チ内の金属の厚みが両側から０．１μｍなので０．２５
μｍ以上の厚みになるように堆積する。これによりトレ
ンチ７には金属とポリシリコンが埋め込まれる。その
後、半導体基板表面の金属１０およびポリシリコン１１
を、ミリングによるエッチングもしくはＣＭＰ（Chemic
al mechanical polish）などでエッチバックし、トレ
ンチ７に埋設されたゲート電極１２を形成する。
リコンを堆積して形成した実施の形態を示す。全面に例
えばタングステンやチタンナイトライドなどの金属１０
をスパッタまたは蒸着などの方法により約０．１μｍの
厚みに堆積し、その上からトレンチ７が埋まるようにノ
ンドープのポリシリコン１１を堆積し、リンを注入、拡
散する。具体的にはトレンチ幅が約０．７μｍでトレン
チ内の金属の厚みが両側から０．１μｍなので０．２５
μｍ以上の厚みになるように堆積する。これによりトレ
ンチ７には金属とポリシリコンが埋め込まれる。その
後、半導体基板表面の金属１０およびポリシリコン１１
を、ミリングによるエッチングもしくはＣＭＰ（Chemic
al mechanical polish）などでエッチバックし、トレ
ンチ７に埋設されたゲート電極１２を形成する。
【００２８】図５はゲート電極１２をポリシリコンを金
属で挟んで形成した実施の形態を示す。全面に例えばタ
ングステンやチタンナイトライドなどの金属１０をスパ
ッタまたは蒸着などの方法により０．１μｍの厚みに堆
積する。その上からノンドープのポリシリコン１１を
０．１μｍの厚みに堆積し、リンを注入、拡散させる。
さらにその上から０．１５μｍ以上の厚みに再び金属１
０を堆積する。これによりトレンチ７には金属およびポ
リシリコンが埋め込まれる。その後、半導体基板表面の
金属１０およびポリシリコン１１を、ミリングによるエ
ッチングもしくはＣＭＰ（Ch emical mecanical poli
sh）などでエッチバックし、トレンチ７に埋設されたゲ
ート電極１２を形成する。
属で挟んで形成した実施の形態を示す。全面に例えばタ
ングステンやチタンナイトライドなどの金属１０をスパ
ッタまたは蒸着などの方法により０．１μｍの厚みに堆
積する。その上からノンドープのポリシリコン１１を
０．１μｍの厚みに堆積し、リンを注入、拡散させる。
さらにその上から０．１５μｍ以上の厚みに再び金属１
０を堆積する。これによりトレンチ７には金属およびポ
リシリコンが埋め込まれる。その後、半導体基板表面の
金属１０およびポリシリコン１１を、ミリングによるエ
ッチングもしくはＣＭＰ（Ch emical mecanical poli
sh）などでエッチバックし、トレンチ７に埋設されたゲ
ート電極１２を形成する。
【００２９】図６はゲート電極１２を金属をポリシリコ
ンで挟んで形成した実施の形態を示す。全面にノンドー
プのポリシリコン１１を０．１μｍの厚みに堆積し、リ
ンを注入、拡散させる。その上から例えばタングステン
やチタンナイトライドなどの金属１０をスパッタまたは
蒸着などの方法により０．１μｍの厚みに堆積する。さ
らにその上から０．１５μｍ以上の厚みに再びポリシリ
コン１１を堆積する。これによりトレンチ７には金属お
よびポリシリコンが埋め込まれる。その後、半導体基板
表面の金属１０およびポリシリコン１１を、ミリングに
よるエッチングもしくはＣＭＰ（Chemical mecanical
polish）などでエッチバックし、トレンチ７に埋設さ
れたゲート電極１２を形成する。
ンで挟んで形成した実施の形態を示す。全面にノンドー
プのポリシリコン１１を０．１μｍの厚みに堆積し、リ
ンを注入、拡散させる。その上から例えばタングステン
やチタンナイトライドなどの金属１０をスパッタまたは
蒸着などの方法により０．１μｍの厚みに堆積する。さ
らにその上から０．１５μｍ以上の厚みに再びポリシリ
コン１１を堆積する。これによりトレンチ７には金属お
よびポリシリコンが埋め込まれる。その後、半導体基板
表面の金属１０およびポリシリコン１１を、ミリングに
よるエッチングもしくはＣＭＰ（Chemical mecanical
polish）などでエッチバックし、トレンチ７に埋設さ
れたゲート電極１２を形成する。
【００３０】以上のように、ゲート電極に金属または金
属とポリシリコンを組み合わせた材料を用いることによ
り、ポリシリコンの比抵抗より、金属の比抵抗が小さい
ので、ゲート抵抗の抵抗率を約５０％低減できる。次に
図７から図１６を参照して本発明のトレンチ型パワーＭ
ＯＳＦＥＴの製造方法を説明する。
属とポリシリコンを組み合わせた材料を用いることによ
り、ポリシリコンの比抵抗より、金属の比抵抗が小さい
ので、ゲート抵抗の抵抗率を約５０％低減できる。次に
図７から図１６を参照して本発明のトレンチ型パワーＭ
ＯＳＦＥＴの製造方法を説明する。
【００３１】本発明のトレンチ型パワーＭＯＳＦＥＴ
は、一導電型の半導体基板表面に逆導電型のチャネル層
を形成する工程と、前記チャネル層を貫通し前記半導体
基板まで到達するトレンチを形成する工程と、前記トレ
ンチの少なくとも前記チャネル層上に前記ゲート絶縁膜
を形成する工程と、前記トレンチに埋設される金属を用
いたゲート電極を形成する工程と、前記チャネル層表面
で前記トレンチに隣接して一導電型のソース領域を形成
する工程から構成される。
は、一導電型の半導体基板表面に逆導電型のチャネル層
を形成する工程と、前記チャネル層を貫通し前記半導体
基板まで到達するトレンチを形成する工程と、前記トレ
ンチの少なくとも前記チャネル層上に前記ゲート絶縁膜
を形成する工程と、前記トレンチに埋設される金属を用
いたゲート電極を形成する工程と、前記チャネル層表面
で前記トレンチに隣接して一導電型のソース領域を形成
する工程から構成される。
【００３２】図７は一導電型の半導体基板表面に逆導電
型のチャネル層を形成する工程を示す。Ｎ+型シリコン
半導体基板１にＮ-型のエピタキシャル層を積層してド
レイン領域２を設ける。このドレイン領域２の表面には
酸化膜３を形成し、予定のチャネル層４の部分の酸化膜
３をエッチングして除去する。この酸化膜３をマスクと
して全面にドーズ量として例えば１．０×１０13でボロ
ンを注入した後、拡散してＰ型のチャネル層４を形成す
る。
型のチャネル層を形成する工程を示す。Ｎ+型シリコン
半導体基板１にＮ-型のエピタキシャル層を積層してド
レイン領域２を設ける。このドレイン領域２の表面には
酸化膜３を形成し、予定のチャネル層４の部分の酸化膜
３をエッチングして除去する。この酸化膜３をマスクと
して全面にドーズ量として例えば１．０×１０13でボロ
ンを注入した後、拡散してＰ型のチャネル層４を形成す
る。
【００３３】図８から図１１は、チャネル層を貫通し半
導体基板まで到達するトレンチを形成する工程を示す。
導体基板まで到達するトレンチを形成する工程を示す。
【００３４】図８では、全面にＣＶＤ法によりＮＳＧ
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜５を３０００Åの厚さに生成する。
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜５を３０００Åの厚さに生成する。
【００３５】図９では、レジスト膜によるマスクをかけ
てＣＶＤ酸化膜５をドライエッチングにより部分的に除
去し、チャネル層４が露出したトレンチ開口部６を間口
約０．７μｍに形成する。
てＣＶＤ酸化膜５をドライエッチングにより部分的に除
去し、チャネル層４が露出したトレンチ開口部６を間口
約０．７μｍに形成する。
【００３６】図１０では、トレンチ開口部６よりＣＶＤ
酸化膜５をマスクとしてシリコン半導体基板をＣＦ系お
よびＨＢｒ系ガスによりドライエッチングし、チャネル
層４を貫通し、ドレイン領域２まで達する約２．０μｍ
の深さのトレンチ７を形成する。
酸化膜５をマスクとしてシリコン半導体基板をＣＦ系お
よびＨＢｒ系ガスによりドライエッチングし、チャネル
層４を貫通し、ドレイン領域２まで達する約２．０μｍ
の深さのトレンチ７を形成する。
【００３７】図１１では、全面をダミー酸化して形成し
たダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同時に
除去してトレンチ７内のエッチングダメージを取り除
く。
たダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同時に
除去してトレンチ７内のエッチングダメージを取り除
く。
【００３８】図１２では、トレンチの少なくともチャネ
ル層上にゲート絶縁膜を形成する工程を示す。全面を１
０００℃以上で熱酸化して、厚み約７００Åのゲート酸
化膜８を形成する。
ル層上にゲート絶縁膜を形成する工程を示す。全面を１
０００℃以上で熱酸化して、厚み約７００Åのゲート酸
化膜８を形成する。
【００３９】図１３では本発明の特徴である、トレンチ
に埋設される金属あるいは金属とポリシリコンを組み合
わせた材料でゲート電極を形成する工程を示す。全面に
金属または、金属とポリシリコンを組み合わせた材料の
ゲート電極層９を積層して、トレンチ７内に埋設された
ゲート電極１２を形成する。その後、半導体基板表面の
ゲート電極層９をミリングによるエッチングもしくはＣ
ＭＰ（Chemical mechanical polish）などでエッチバ
ックし、トレンチ７に埋設されたゲート電極１２を形成
する。
に埋設される金属あるいは金属とポリシリコンを組み合
わせた材料でゲート電極を形成する工程を示す。全面に
金属または、金属とポリシリコンを組み合わせた材料の
ゲート電極層９を積層して、トレンチ７内に埋設された
ゲート電極１２を形成する。その後、半導体基板表面の
ゲート電極層９をミリングによるエッチングもしくはＣ
ＭＰ（Chemical mechanical polish）などでエッチバ
ックし、トレンチ７に埋設されたゲート電極１２を形成
する。
【００４０】図１４はボディ領域１３を形成する工程を
示す。トレンチ７の間のチャネル層４を除いてレジスト
膜ＰＲでマスクして、選択的にボロンをドーズ量５．０
×１０14でイオン注入し、Ｐ+型のボディ領域１３を形
成し、その後レジスト膜ＰＲを除去する。ボディ領域１
３はドレイン領域２とチャネル層４で形成される基板の
電位安定化のために形成される。
示す。トレンチ７の間のチャネル層４を除いてレジスト
膜ＰＲでマスクして、選択的にボロンをドーズ量５．０
×１０14でイオン注入し、Ｐ+型のボディ領域１３を形
成し、その後レジスト膜ＰＲを除去する。ボディ領域１
３はドレイン領域２とチャネル層４で形成される基板の
電位安定化のために形成される。
【００４１】図１５は、チャネル層表面でトレンチに隣
接して一導電型のソース領域を形成する工程を示す。新
たにレジスト膜ＰＲでトレンチ７および隣接したチャネ
ル層４を除いてマスクして、選択的に砒素をドーズ量
５．０×１０15でイオン注入し、Ｎ+型のソース領域１
４を形成し、その後、レジスト膜ＰＲを除去する。これ
によりドレイン領域２とソース領域１４の間のトレンチ
７側面がチャネル領域（図示せず）となる。
接して一導電型のソース領域を形成する工程を示す。新
たにレジスト膜ＰＲでトレンチ７および隣接したチャネ
ル層４を除いてマスクして、選択的に砒素をドーズ量
５．０×１０15でイオン注入し、Ｎ+型のソース領域１
４を形成し、その後、レジスト膜ＰＲを除去する。これ
によりドレイン領域２とソース領域１４の間のトレンチ
７側面がチャネル領域（図示せず）となる。
【００４２】図１６は、ソース電極１６を形成する工程
を示す。ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣＶＤ法に
より付着し、層間絶縁膜１５を形成し、レジスト膜をマ
スクにして少なくともゲート電極１２上に残るように部
分的にエッチングする。続いて、アルミニウムをスパッ
タ装置で全面に付着してボディ領域１３とソース領域１
４にコンタクトしたソース電極１６を形成する。
を示す。ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣＶＤ法に
より付着し、層間絶縁膜１５を形成し、レジスト膜をマ
スクにして少なくともゲート電極１２上に残るように部
分的にエッチングする。続いて、アルミニウムをスパッ
タ装置で全面に付着してボディ領域１３とソース領域１
４にコンタクトしたソース電極１６を形成する。
【００４３】
【発明の効果】本発明の構造に依れば、ゲート電極１２
に金属を用いているので、ポリシリコンの不純物濃度を
上げずにゲート抵抗を低減できる。具体的にはポリシリ
コンの比抵抗より金属の比抵抗が小さいので、ゲート電
極１２に金属のみを用いる場合も、金属とポリシリコン
を用いる場合も抵抗の低減率は５０％以上となる。従っ
て、ゲート電極の不純物を高濃度にすることによるデバ
イスへの影響や、プロセス的な問題を回避して、ゲート
抵抗を低減し、それによりスイッチング速度を５０％以
上向上できる利点を有する。
に金属を用いているので、ポリシリコンの不純物濃度を
上げずにゲート抵抗を低減できる。具体的にはポリシリ
コンの比抵抗より金属の比抵抗が小さいので、ゲート電
極１２に金属のみを用いる場合も、金属とポリシリコン
を用いる場合も抵抗の低減率は５０％以上となる。従っ
て、ゲート電極の不純物を高濃度にすることによるデバ
イスへの影響や、プロセス的な問題を回避して、ゲート
抵抗を低減し、それによりスイッチング速度を５０％以
上向上できる利点を有する。
【図１】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図３】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図４】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図５】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図６】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１５】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１６】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１７】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１８】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２１】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２２】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２３】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２４】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２５】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２６】従来の絶縁ゲート型半導体装置およびその製
造方法を説明する断面図である。
造方法を説明する断面図である。
Claims (6)
- 【請求項１】 ドレイン領域となる一導電型の半導体基
板と、該半導体基板表面に設けた逆導電型のチャネル層
と、該チャネル層を貫通し前記半導体基板まで到達する
トレンチと、該トレンチの表面に設けたゲート絶縁膜
と、前記トレンチに埋め込まれたゲート電極と、前記チ
ャネル層表面の前記トレンチに隣接して設けた一導電型
のソース領域とを具備する絶縁ゲート型半導体装置にお
いて、前記ゲート電極の少なくとも一部に金属を用いる
ことを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】 前記ゲート電極は金属のみで形成される
ことを特徴とする請求項１に記載の絶縁ゲート型半導体
装置。 - 【請求項３】 前記ゲート電極は金属の上にポリシリコ
ンを堆積して形成されることを特徴とする請求項１に記
載の絶縁ゲート型半導体装置。 - 【請求項４】 前記ゲート電極はポリシリコンの上に金
属を堆積して形成されることを特徴とする請求項１に記
載の絶縁ゲート型半導体装置。 - 【請求項５】 前記ゲート電極はポリシリコンを金属で
挟んで形成されることを特徴とする請求項１に記載の絶
縁ゲート型半導体装置。 - 【請求項６】 前記ゲート電極は金属をポリシリコンで
挟んで形成されることを特徴とする請求項１に記載の絶
縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000137471A JP2001320051A (ja) | 2000-05-10 | 2000-05-10 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000137471A JP2001320051A (ja) | 2000-05-10 | 2000-05-10 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001320051A true JP2001320051A (ja) | 2001-11-16 |
Family
ID=18645241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000137471A Pending JP2001320051A (ja) | 2000-05-10 | 2000-05-10 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001320051A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180310A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体装置 |
| JP2008034793A (ja) * | 2006-07-31 | 2008-02-14 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| JP2010109136A (ja) * | 2008-10-30 | 2010-05-13 | Sony Corp | 固体撮像装置、その製造方法および撮像装置 |
| JP2010118701A (ja) * | 2003-03-05 | 2010-05-27 | Advanced Analogic Technologies Inc | トレンチゲート縦型ｍｏｓｆｅｔ |
| WO2014136801A1 (ja) * | 2013-03-05 | 2014-09-12 | ローム株式会社 | 半導体装置 |
| WO2014136802A1 (ja) * | 2013-03-05 | 2014-09-12 | ローム株式会社 | 半導体装置 |
-
2000
- 2000-05-10 JP JP2000137471A patent/JP2001320051A/ja active Pending
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8952315B2 (en) | 2008-10-30 | 2015-02-10 | Sony Corporation | Solid-state imaging device having a vertical transistor with a dual polysilicon gate |
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| WO2014136802A1 (ja) * | 2013-03-05 | 2014-09-12 | ローム株式会社 | 半導体装置 |
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| US10804356B2 (en) | 2013-03-05 | 2020-10-13 | Rohm Co., Ltd. | Semiconductor device with voltage resistant structure |
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| US11967627B2 (en) | 2013-03-05 | 2024-04-23 | Rohm Co, Ltd. | Wide band gap semiconductor device with surface insulating film |
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