JP2001274396A - 絶縁ゲート型半導体装置の製造方法 - Google Patents
絶縁ゲート型半導体装置の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】パワーＭＯＳＦＥＴのセル密度を向上させるに
はトレンチ形成の微細化が必須であるが、トレンチ開口
部の加工寸法は露光装置の光学限界までであり、微細化
には新規設備の導入が必要であった。 【解決手段】ＣＶＤ酸化膜５上にトレンチ開口部６を除
いてマスクをかけてエッチングしてトレンチ開口部６を
形成後、さらに第２のＣＶＤ酸化膜を形成し、この第２
のＣＶＤ酸化膜の異方性ＲＩＥによりサイドウォール膜
８を形成する。ＣＶＤ酸化膜５及びサイトウォール膜８
をマスクにドライエッチングによりチャネル層４を貫通
し、ドレイン領域２に達するトレンチの形成により、新
規設備を導入することなく従来の約２分の１の微細なパ
ターン形成を可能にし、パワーＭＯＳＦＥＴのセル密度
を２倍に向上できる。
はトレンチ形成の微細化が必須であるが、トレンチ開口
部の加工寸法は露光装置の光学限界までであり、微細化
には新規設備の導入が必要であった。 【解決手段】ＣＶＤ酸化膜５上にトレンチ開口部６を除
いてマスクをかけてエッチングしてトレンチ開口部６を
形成後、さらに第２のＣＶＤ酸化膜を形成し、この第２
のＣＶＤ酸化膜の異方性ＲＩＥによりサイドウォール膜
８を形成する。ＣＶＤ酸化膜５及びサイトウォール膜８
をマスクにドライエッチングによりチャネル層４を貫通
し、ドレイン領域２に達するトレンチの形成により、新
規設備を導入することなく従来の約２分の１の微細なパ
ターン形成を可能にし、パワーＭＯＳＦＥＴのセル密度
を２倍に向上できる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置の製造方法に係り、セルフアラインにより微細なト
レンチを形成できる絶縁ゲート型半導体装置の製造方法
に関する。
装置の製造方法に係り、セルフアラインにより微細なト
レンチを形成できる絶縁ゲート型半導体装置の製造方法
に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池などの二次電池が求められるように
なってきた。このリチュウムイオン電池の充放電のバッ
テリーマネージメントを行う保護回路は携帯端末の軽量
化のニーズにより、より小型で負荷ショートにも十分に
耐えうるものでなくてはならない。かかる保護回路はリ
チュウムイオン電池の容器内に内蔵されるために小型化
が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ
ｏｎ Ｂｏａｒｄ)技術が駆使され、小型化の要求に応
えてきた。しかし一方ではリチュウムイオン電池に直列
にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳ
ＦＥＴのオン抵抗も極めて小さくするニーズがあり、こ
れが携帯電話では通話時間や待機時間を長くするために
不可欠の要素である。
チュウムイオン電池などの二次電池が求められるように
なってきた。このリチュウムイオン電池の充放電のバッ
テリーマネージメントを行う保護回路は携帯端末の軽量
化のニーズにより、より小型で負荷ショートにも十分に
耐えうるものでなくてはならない。かかる保護回路はリ
チュウムイオン電池の容器内に内蔵されるために小型化
が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ
ｏｎ Ｂｏａｒｄ)技術が駆使され、小型化の要求に応
えてきた。しかし一方ではリチュウムイオン電池に直列
にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳ
ＦＥＴのオン抵抗も極めて小さくするニーズがあり、こ
れが携帯電話では通話時間や待機時間を長くするために
不可欠の要素である。
【０００３】このためにチップを製造する上で微細加工
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代ではセ
ルの微細化によりセル密度は７２００万個／平方インチ
まで向上できた。
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代ではセ
ルの微細化によりセル密度は７２００万個／平方インチ
まで向上できた。
【０００４】このようにセルをトレンチ構造にすること
によりセル密度の向上を図ることで、低オン抵抗化はあ
る程度実現されてきたが、トレンチの微細化にも限度が
あり、さらなる低オン抵抗化を実現する点については不
十分と言える。
によりセル密度の向上を図ることで、低オン抵抗化はあ
る程度実現されてきたが、トレンチの微細化にも限度が
あり、さらなる低オン抵抗化を実現する点については不
十分と言える。
【０００５】従来のトレンチ型パワーＭＯＳＦＥＴの製
造工程をＮチャネル型を例に図１１から図２０に示す。
造工程をＮチャネル型を例に図１１から図２０に示す。
【０００６】図１１では、Ｎ+型シリコン半導体基板２
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。その表面に酸化膜２３を形成した後、
予定のチャネル層２４の部分の酸化膜２３をエッチング
する。この酸化膜２３をマスクとして全面にドーズ量
１．０×１０13でボロンを注入した後、拡散してＰ型の
チャネル層２４を形成する。
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。その表面に酸化膜２３を形成した後、
予定のチャネル層２４の部分の酸化膜２３をエッチング
する。この酸化膜２３をマスクとして全面にドーズ量
１．０×１０13でボロンを注入した後、拡散してＰ型の
チャネル層２４を形成する。
【０００７】図１２から図１５にトレンチを形成する工
程を示す。
程を示す。
【０００８】図１２では全面にＣＶＤ法によりＮＳＧ
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
【０００９】図１３ではＣＶＤ酸化膜２５上にフォトレ
ジストでパターンを形成し、トレンチ開口部２６となる
部分を除いて選択的にＣＶＤ酸化膜２５をドライエッチ
ングにより部分的に除去し、チャネル層２４が露出した
トレンチ開口部２６を間口約１．０μｍに形成する。こ
こで、このＣＶＤ酸化膜２５は熱酸化膜でもよい。
ジストでパターンを形成し、トレンチ開口部２６となる
部分を除いて選択的にＣＶＤ酸化膜２５をドライエッチ
ングにより部分的に除去し、チャネル層２４が露出した
トレンチ開口部２６を間口約１．０μｍに形成する。こ
こで、このＣＶＤ酸化膜２５は熱酸化膜でもよい。
【００１０】図１４では、ＣＶＤ酸化膜２５をマスクと
してトレンチ開口部２６のシリコン半導体基板をＣＦ系
およびＨＢｒ系のガスによりドライエッチングし、チャ
ネル層２４を貫通して、ドレイン領域２２まで達する約
２．０μｍの深さのトレンチ２７を形成する。
してトレンチ開口部２６のシリコン半導体基板をＣＦ系
およびＨＢｒ系のガスによりドライエッチングし、チャ
ネル層２４を貫通して、ドレイン領域２２まで達する約
２．０μｍの深さのトレンチ２７を形成する。
【００１１】図１５ではダミー酸化をしてトレンチ２７
内壁とチャネル層２４表面に酸化膜（図示せず）を形成
してドライエッチングの際のエッチングダメージを除去
した後、この酸化膜とＣＶＤ酸化膜２５をエッチングに
より除去する。
内壁とチャネル層２４表面に酸化膜（図示せず）を形成
してドライエッチングの際のエッチングダメージを除去
した後、この酸化膜とＣＶＤ酸化膜２５をエッチングに
より除去する。
【００１２】図１６では、ゲート絶縁膜３１を形成す
る。すなわち、全面を熱酸化してゲート酸化膜３１を厚
み約７００Åに形成する。
る。すなわち、全面を熱酸化してゲート酸化膜３１を厚
み約７００Åに形成する。
【００１３】図１７では、トレンチ２７に埋設されるゲ
ート電極３３を形成する。すなわち全面にノンドープの
ポリシリコン層３２を付着し、リンを高濃度に注入・拡
散し、高導電率化を図り、ゲート電極３３を形成する。
その後全面に付着したポリシリコン層３２をマスクなし
でドライエッチしてトレンチ２７に埋設したゲート電極
３３を残す。
ート電極３３を形成する。すなわち全面にノンドープの
ポリシリコン層３２を付着し、リンを高濃度に注入・拡
散し、高導電率化を図り、ゲート電極３３を形成する。
その後全面に付着したポリシリコン層３２をマスクなし
でドライエッチしてトレンチ２７に埋設したゲート電極
３３を残す。
【００１４】図１８ではレジスト膜ＰＲによるマスクを
形成し、選択的にボロンをドーズ量５．０×１０14でイ
オン注入し、Ｐ+型のボディ領域３４を形成してレジス
ト膜ＰＲを除去する。
形成し、選択的にボロンをドーズ量５．０×１０14でイ
オン注入し、Ｐ+型のボディ領域３４を形成してレジス
ト膜ＰＲを除去する。
【００１５】図１９では、新たなレジスト膜ＰＲで予定
のソース領域３５およびゲート電極３３を露出する様に
マスクを形成し、選択的に砒素をドーズ量５．０×１０
15でイオン注入し、Ｎ+型のソース領域３５をトレンチ
２７に隣接するチャネル層２４表面に形成しレジスト膜
ＰＲを除去する。
のソース領域３５およびゲート電極３３を露出する様に
マスクを形成し、選択的に砒素をドーズ量５．０×１０
15でイオン注入し、Ｎ+型のソース領域３５をトレンチ
２７に隣接するチャネル層２４表面に形成しレジスト膜
ＰＲを除去する。
【００１６】図２０では、全面にＢＰＳＧ（Ｂｏｒｏｎ
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形
成する。その後レジスト膜をマスクにして少なくともゲ
ート電極３３上に層間絶縁膜３６を残す。その後、アル
ミニウムまたはその合金をスパッタ装置で全面に付着さ
せてソース領域３５およびボディ領域３４にコンタクト
するソース電極３７を形成する。
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形
成する。その後レジスト膜をマスクにして少なくともゲ
ート電極３３上に層間絶縁膜３６を残す。その後、アル
ミニウムまたはその合金をスパッタ装置で全面に付着さ
せてソース領域３５およびボディ領域３４にコンタクト
するソース電極３７を形成する。
【００１７】
【発明が解決しようとする課題】かかる従来のトレンチ
形成では、ＣＶＤ酸化膜２５上にフォトレジスト工程で
パターンを形成し、ＣＶＤ酸化膜２５をエッチングして
トレンチ形成用のマスクを形成していた。つまり、露光
装置の露光限界がトレンチの微細加工の限界であり、こ
れ以上の微細化を行うには新規設備の導入が必要であっ
た。
形成では、ＣＶＤ酸化膜２５上にフォトレジスト工程で
パターンを形成し、ＣＶＤ酸化膜２５をエッチングして
トレンチ形成用のマスクを形成していた。つまり、露光
装置の露光限界がトレンチの微細加工の限界であり、こ
れ以上の微細化を行うには新規設備の導入が必要であっ
た。
【００１８】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、トレンチ開口部にセルフアラインによりサ
イドウォール膜を形成して、そのサイドウォール膜をマ
スクにしてシリコン半導体基板をエッチングしてトレン
チを形成するもので、これにより新規設備導入なしに従
来より微細なトレンチの形成を可能とするものである。
みてなされ、トレンチ開口部にセルフアラインによりサ
イドウォール膜を形成して、そのサイドウォール膜をマ
スクにしてシリコン半導体基板をエッチングしてトレン
チを形成するもので、これにより新規設備導入なしに従
来より微細なトレンチの形成を可能とするものである。
【００１９】
【発明の実施の形態】本発明の実施の形態をＮチャネル
型を例に図１から図１０を参照して詳細に説明する。
型を例に図１から図１０を参照して詳細に説明する。
【００２０】図１では、チャネル層４を形成する工程を
示す。Ｎ+型シリコン半導体基板１にＮ-型のエピタキシ
ャル層を積層してドレイン領域２を設ける。このエピタ
キシャル層の表面には酸化膜３を形成し、予定のチャネ
ル層４の部分の酸化膜３をエッチングして除去する。こ
の酸化膜３をマスクとして全面にドーズ量１．０×１０
13でボロンを注入した後、拡散してＰ型のチャネル層４
を形成する。
示す。Ｎ+型シリコン半導体基板１にＮ-型のエピタキシ
ャル層を積層してドレイン領域２を設ける。このエピタ
キシャル層の表面には酸化膜３を形成し、予定のチャネ
ル層４の部分の酸化膜３をエッチングして除去する。こ
の酸化膜３をマスクとして全面にドーズ量１．０×１０
13でボロンを注入した後、拡散してＰ型のチャネル層４
を形成する。
【００２１】図２にはトレンチ開口部６を形成する工程
を示す。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐ
ｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）の第１のＣＶＤ
酸化膜５を厚さ３０００Åに生成する。このＣＶＤ酸化
膜５上にフォトレジストでトレンチのパターンを形成
し、予定のトレンチ開口部６を除いてマスクをかけ、Ｃ
ＶＤ酸化膜５をドライエッチングにより部分的に除去
し、チャネル層４が露出したトレンチ開口部６を間口約
１．０μｍに形成する。ここで、ＣＶＤ酸化膜５は熱酸
化膜でもよい。
を示す。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐ
ｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）の第１のＣＶＤ
酸化膜５を厚さ３０００Åに生成する。このＣＶＤ酸化
膜５上にフォトレジストでトレンチのパターンを形成
し、予定のトレンチ開口部６を除いてマスクをかけ、Ｃ
ＶＤ酸化膜５をドライエッチングにより部分的に除去
し、チャネル層４が露出したトレンチ開口部６を間口約
１．０μｍに形成する。ここで、ＣＶＤ酸化膜５は熱酸
化膜でもよい。
【００２２】図３および図４は本発明の特徴であるトレ
ンチ開口部６にサイドウォール膜８を形成する工程を示
す。
ンチ開口部６にサイドウォール膜８を形成する工程を示
す。
【００２３】図３ではサイドウォール膜形成のために、
トレンチ開口部６を有する第１のＣＶＤ酸化膜５上の全
面にさらにＬＰ−ＣＶＤ法またはＬＰ−ＴＥＯＳ法によ
り厚さ５０００Åの第２のＣＶＤ酸化膜７を堆積させ
る。
トレンチ開口部６を有する第１のＣＶＤ酸化膜５上の全
面にさらにＬＰ−ＣＶＤ法またはＬＰ−ＴＥＯＳ法によ
り厚さ５０００Åの第２のＣＶＤ酸化膜７を堆積させ
る。
【００２４】図４では、第２のＣＶＤ酸化膜７を異方性
ＲＩＥ（Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）に
よりマスクなしで全面をエッチングして除去する。この
異方性ＲＩＥでは横方向のエッチングが少なく、垂直方
向にエッチングできるため、表面に露出した第１のＣＶ
Ｄ酸化膜５上のトレンチ開口部６にセルフアライン的に
サイドウォール膜８が形成される。このとき、第１のＣ
ＶＤ酸化膜５の厚みが３０００Åであるのでサイドウォ
ール膜８の幅は左右ともに約３０００Åとなり、１．０
μｍの幅があったトレンチ開口部６は約０．４μｍの開
口幅まで縮小される。
ＲＩＥ（Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）に
よりマスクなしで全面をエッチングして除去する。この
異方性ＲＩＥでは横方向のエッチングが少なく、垂直方
向にエッチングできるため、表面に露出した第１のＣＶ
Ｄ酸化膜５上のトレンチ開口部６にセルフアライン的に
サイドウォール膜８が形成される。このとき、第１のＣ
ＶＤ酸化膜５の厚みが３０００Åであるのでサイドウォ
ール膜８の幅は左右ともに約３０００Åとなり、１．０
μｍの幅があったトレンチ開口部６は約０．４μｍの開
口幅まで縮小される。
【００２５】図５では、トレンチを形成する工程を示
す。ＣＶＤ酸化膜５とサイドウォール膜８をマスクにし
て、シリコン半導体基板をＣＦ系またはＨＢｒ系ガスに
よりエッチングし、チャネル層４を貫通し、ドレイン領
域２まで達する深さが約２．０μｍのトレンチ９を形成
する。このトレンチ９はサイドウォール膜８によって約
０．４μｍの微細な幅に形成される。
す。ＣＶＤ酸化膜５とサイドウォール膜８をマスクにし
て、シリコン半導体基板をＣＦ系またはＨＢｒ系ガスに
よりエッチングし、チャネル層４を貫通し、ドレイン領
域２まで達する深さが約２．０μｍのトレンチ９を形成
する。このトレンチ９はサイドウォール膜８によって約
０．４μｍの微細な幅に形成される。
【００２６】図６ではゲート酸化膜１１を形成する工程
を示す。全面をダミー酸化し、トレンチ９内壁とチャネ
ル層４表面に酸化膜（図示せず）を形成してドライエッ
チングの際のエッチングダメージを除去する。この酸化
膜とＣＶＤ酸化膜５をエッチングにより除去した後、全
面を更に１０００℃以上で熱酸化して厚み約７００Åの
ゲート酸化膜１１を形成する。
を示す。全面をダミー酸化し、トレンチ９内壁とチャネ
ル層４表面に酸化膜（図示せず）を形成してドライエッ
チングの際のエッチングダメージを除去する。この酸化
膜とＣＶＤ酸化膜５をエッチングにより除去した後、全
面を更に１０００℃以上で熱酸化して厚み約７００Åの
ゲート酸化膜１１を形成する。
【００２７】図７ではゲート電極１３を形成する工程を
示す。全面にノンドープのポリシリコン層１２をトレン
チ開口幅の2分の１以上である約５０００Å以上の厚み
で堆積し、リンを高濃度にドープした後、拡散させて高
導電率化を図る。その後、全面に付着したポリシリコン
層１２をマスクなしでエッチバックして除去することに
より、トレンチ９に埋設されたゲート電極１３を形成す
る。
示す。全面にノンドープのポリシリコン層１２をトレン
チ開口幅の2分の１以上である約５０００Å以上の厚み
で堆積し、リンを高濃度にドープした後、拡散させて高
導電率化を図る。その後、全面に付着したポリシリコン
層１２をマスクなしでエッチバックして除去することに
より、トレンチ９に埋設されたゲート電極１３を形成す
る。
【００２８】図８は、ボディ領域１４を形成する工程を
示す。トレンチ９間のチャネル層４を除いてレジスト膜
ＰＲによって、選択的にボロンをドーズ量５．０×１０
14でイオン注入し、Ｐ+型のボディ領域１４を形成した
後、レジスト膜ＰＲを除去する。ボディ領域１４はドレ
イン領域２とチャネル層４で形成される基板の電位安定
化のために形成される。
示す。トレンチ９間のチャネル層４を除いてレジスト膜
ＰＲによって、選択的にボロンをドーズ量５．０×１０
14でイオン注入し、Ｐ+型のボディ領域１４を形成した
後、レジスト膜ＰＲを除去する。ボディ領域１４はドレ
イン領域２とチャネル層４で形成される基板の電位安定
化のために形成される。
【００２９】図９では、ソース領域１５を形成する工程
を示す。新たにレジスト膜ＰＲでトレンチ９および隣接
したチャネル層４を除いてマスクし、選択的に砒素をド
ーズ量５．０×１０15でイオン注入し、Ｎ+型のソース
領域１５を形成した後、レジスト膜ＰＲを除去する。こ
れによりドレイン領域２とソース領域１５間のトレンチ
９側面がチャネル領域（図示せず）となる。
を示す。新たにレジスト膜ＰＲでトレンチ９および隣接
したチャネル層４を除いてマスクし、選択的に砒素をド
ーズ量５．０×１０15でイオン注入し、Ｎ+型のソース
領域１５を形成した後、レジスト膜ＰＲを除去する。こ
れによりドレイン領域２とソース領域１５間のトレンチ
９側面がチャネル領域（図示せず）となる。
【００３０】図１０では、ソース電極１７を形成する工
程を示す。ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などを全面にＣＶＤ
法などにより堆積し、層間絶縁膜１６を形成し、レジス
ト膜をマスクにして少なくともゲート電極１３上に残る
ように部分的にエッチングする。続いてアルミニウムま
たはその合金をスパッタ装置で全面に付着して、ボディ
領域１４とソース領域１５にコンタクトしたソース電極
１７を形成する。
程を示す。ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などを全面にＣＶＤ
法などにより堆積し、層間絶縁膜１６を形成し、レジス
ト膜をマスクにして少なくともゲート電極１３上に残る
ように部分的にエッチングする。続いてアルミニウムま
たはその合金をスパッタ装置で全面に付着して、ボディ
領域１４とソース領域１５にコンタクトしたソース電極
１７を形成する。
【００３１】
【発明の効果】本発明に依れば、従来工程と比較してサ
イドウォール膜８を形成する工程を加えるだけで、新規
設備を導入することなく従来より微細な開口幅のトレン
チ９を形成することができる。具体的には従来１．０μ
ｍであったトレンチ開口寸法が約０．４μｍとなり従来
のトレンチ開口部の半分以下となる。これにより従来の
実動作領域の面積でセル密度を約２倍に向上できる。従
ってパワーＭＯＳＦＥＴの集積度を高め、より低オン抵
抗化が図られた高性能デバイスの提供が可能となる。
イドウォール膜８を形成する工程を加えるだけで、新規
設備を導入することなく従来より微細な開口幅のトレン
チ９を形成することができる。具体的には従来１．０μ
ｍであったトレンチ開口寸法が約０．４μｍとなり従来
のトレンチ開口部の半分以下となる。これにより従来の
実動作領域の面積でセル密度を約２倍に向上できる。従
ってパワーＭＯＳＦＥＴの集積度を高め、より低オン抵
抗化が図られた高性能デバイスの提供が可能となる。
【図１】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１５】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１６】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１７】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１８】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
Claims (4)
- 【請求項１】 ドレイン領域となる一導電型の半導体基
板表面に逆導電型のチャネル層を形成する工程と、 前記半導体基板表面に第１の絶縁膜を形成し、トレンチ
開口部を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成し、該第２の
絶縁膜を異方性エッチングして前記トレンチ開口部にサ
イドウォール膜を形成する工程と、 前記第１の絶縁膜および前記サイドウォール膜をマスク
として前記チャネル層を貫通するトレンチを形成する工
程と、 前記トレンチの内壁にゲート絶縁膜を形成する工程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 前記チャネル層表面で前記トレンチに隣接して一導電型
のソース領域を形成する工程とを具備することを特徴と
する絶縁ゲート型半導体装置の製造方法。 - 【請求項２】 前記トレンチの開口幅を前記トレンチ開
口部の開口幅の半分以下に形成することを特徴とする請
求項１に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項３】 前記第１の絶縁膜はＣＶＤ酸化膜または
熱酸化膜により形成されることを特徴とする請求項１に
記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項４】 前記第２の絶縁膜はＣＶＤ酸化膜により
形成されることを特徴とする請求項１に記載の絶縁ゲー
ト型半導体装置の製造方法。
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