JP2001274396A - 絶縁ゲート型半導体装置の製造方法 - Google Patents
絶縁ゲート型半導体装置の製造方法Info
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Abstract
はトレンチ形成の微細化が必須であるが、トレンチ開口
部の加工寸法は露光装置の光学限界までであり、微細化
には新規設備の導入が必要であった。 【解決手段】CVD酸化膜5上にトレンチ開口部6を除
いてマスクをかけてエッチングしてトレンチ開口部6を
形成後、さらに第2のCVD酸化膜を形成し、この第2
のCVD酸化膜の異方性RIEによりサイドウォール膜
8を形成する。CVD酸化膜5及びサイトウォール膜8
をマスクにドライエッチングによりチャネル層4を貫通
し、ドレイン領域2に達するトレンチの形成により、新
規設備を導入することなく従来の約2分の1の微細なパ
ターン形成を可能にし、パワーMOSFETのセル密度
を2倍に向上できる。
Description
装置の製造方法に係り、セルフアラインにより微細なト
レンチを形成できる絶縁ゲート型半導体装置の製造方法
に関する。
チュウムイオン電池などの二次電池が求められるように
なってきた。このリチュウムイオン電池の充放電のバッ
テリーマネージメントを行う保護回路は携帯端末の軽量
化のニーズにより、より小型で負荷ショートにも十分に
耐えうるものでなくてはならない。かかる保護回路はリ
チュウムイオン電池の容器内に内蔵されるために小型化
が求められ、チップ部品を多用したCOB(Chip
on Board)技術が駆使され、小型化の要求に応
えてきた。しかし一方ではリチュウムイオン電池に直列
にパワーMOSFETを接続するのでこのパワーMOS
FETのオン抵抗も極めて小さくするニーズがあり、こ
れが携帯電話では通話時間や待機時間を長くするために
不可欠の要素である。
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は740万個/平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第1世代ではセル密度は2500万個/平方インチと
大幅に向上した。さらにトレンチ構造の第2世代ではセ
ルの微細化によりセル密度は7200万個/平方インチ
まで向上できた。
によりセル密度の向上を図ることで、低オン抵抗化はあ
る程度実現されてきたが、トレンチの微細化にも限度が
あり、さらなる低オン抵抗化を実現する点については不
十分と言える。
造工程をNチャネル型を例に図11から図20に示す。
1にN-型のエピタキシャル層を積層してドレイン領域
22を形成する。その表面に酸化膜23を形成した後、
予定のチャネル層24の部分の酸化膜23をエッチング
する。この酸化膜23をマスクとして全面にドーズ量
1.0×1013でボロンを注入した後、拡散してP型の
チャネル層24を形成する。
程を示す。
(Non−doped Silicate Glas
s)のCVD酸化膜25を厚さ3000Åに生成する。
ジストでパターンを形成し、トレンチ開口部26となる
部分を除いて選択的にCVD酸化膜25をドライエッチ
ングにより部分的に除去し、チャネル層24が露出した
トレンチ開口部26を間口約1.0μmに形成する。こ
こで、このCVD酸化膜25は熱酸化膜でもよい。
してトレンチ開口部26のシリコン半導体基板をCF系
およびHBr系のガスによりドライエッチングし、チャ
ネル層24を貫通して、ドレイン領域22まで達する約
2.0μmの深さのトレンチ27を形成する。
内壁とチャネル層24表面に酸化膜(図示せず)を形成
してドライエッチングの際のエッチングダメージを除去
した後、この酸化膜とCVD酸化膜25をエッチングに
より除去する。
る。すなわち、全面を熱酸化してゲート酸化膜31を厚
み約700Åに形成する。
ート電極33を形成する。すなわち全面にノンドープの
ポリシリコン層32を付着し、リンを高濃度に注入・拡
散し、高導電率化を図り、ゲート電極33を形成する。
その後全面に付着したポリシリコン層32をマスクなし
でドライエッチしてトレンチ27に埋設したゲート電極
33を残す。
形成し、選択的にボロンをドーズ量5.0×1014でイ
オン注入し、P+型のボディ領域34を形成してレジス
ト膜PRを除去する。
のソース領域35およびゲート電極33を露出する様に
マスクを形成し、選択的に砒素をドーズ量5.0×10
15でイオン注入し、N+型のソース領域35をトレンチ
27に隣接するチャネル層24表面に形成しレジスト膜
PRを除去する。
Phosphorus Silicate Glas
s)層をCVD法により付着して、層間絶縁膜36を形
成する。その後レジスト膜をマスクにして少なくともゲ
ート電極33上に層間絶縁膜36を残す。その後、アル
ミニウムまたはその合金をスパッタ装置で全面に付着さ
せてソース領域35およびボディ領域34にコンタクト
するソース電極37を形成する。
形成では、CVD酸化膜25上にフォトレジスト工程で
パターンを形成し、CVD酸化膜25をエッチングして
トレンチ形成用のマスクを形成していた。つまり、露光
装置の露光限界がトレンチの微細加工の限界であり、こ
れ以上の微細化を行うには新規設備の導入が必要であっ
た。
みてなされ、トレンチ開口部にセルフアラインによりサ
イドウォール膜を形成して、そのサイドウォール膜をマ
スクにしてシリコン半導体基板をエッチングしてトレン
チを形成するもので、これにより新規設備導入なしに従
来より微細なトレンチの形成を可能とするものである。
型を例に図1から図10を参照して詳細に説明する。
示す。N+型シリコン半導体基板1にN-型のエピタキシ
ャル層を積層してドレイン領域2を設ける。このエピタ
キシャル層の表面には酸化膜3を形成し、予定のチャネ
ル層4の部分の酸化膜3をエッチングして除去する。こ
の酸化膜3をマスクとして全面にドーズ量1.0×10
13でボロンを注入した後、拡散してP型のチャネル層4
を形成する。
を示す。全面にCVD法によりNSG(Non−dop
ed Silicate Glass)の第1のCVD
酸化膜5を厚さ3000Åに生成する。このCVD酸化
膜5上にフォトレジストでトレンチのパターンを形成
し、予定のトレンチ開口部6を除いてマスクをかけ、C
VD酸化膜5をドライエッチングにより部分的に除去
し、チャネル層4が露出したトレンチ開口部6を間口約
1.0μmに形成する。ここで、CVD酸化膜5は熱酸
化膜でもよい。
ンチ開口部6にサイドウォール膜8を形成する工程を示
す。
トレンチ開口部6を有する第1のCVD酸化膜5上の全
面にさらにLP−CVD法またはLP−TEOS法によ
り厚さ5000Åの第2のCVD酸化膜7を堆積させ
る。
RIE(Reactive IonEtching)に
よりマスクなしで全面をエッチングして除去する。この
異方性RIEでは横方向のエッチングが少なく、垂直方
向にエッチングできるため、表面に露出した第1のCV
D酸化膜5上のトレンチ開口部6にセルフアライン的に
サイドウォール膜8が形成される。このとき、第1のC
VD酸化膜5の厚みが3000Åであるのでサイドウォ
ール膜8の幅は左右ともに約3000Åとなり、1.0
μmの幅があったトレンチ開口部6は約0.4μmの開
口幅まで縮小される。
す。CVD酸化膜5とサイドウォール膜8をマスクにし
て、シリコン半導体基板をCF系またはHBr系ガスに
よりエッチングし、チャネル層4を貫通し、ドレイン領
域2まで達する深さが約2.0μmのトレンチ9を形成
する。このトレンチ9はサイドウォール膜8によって約
0.4μmの微細な幅に形成される。
を示す。全面をダミー酸化し、トレンチ9内壁とチャネ
ル層4表面に酸化膜(図示せず)を形成してドライエッ
チングの際のエッチングダメージを除去する。この酸化
膜とCVD酸化膜5をエッチングにより除去した後、全
面を更に1000℃以上で熱酸化して厚み約700Åの
ゲート酸化膜11を形成する。
示す。全面にノンドープのポリシリコン層12をトレン
チ開口幅の2分の1以上である約5000Å以上の厚み
で堆積し、リンを高濃度にドープした後、拡散させて高
導電率化を図る。その後、全面に付着したポリシリコン
層12をマスクなしでエッチバックして除去することに
より、トレンチ9に埋設されたゲート電極13を形成す
る。
示す。トレンチ9間のチャネル層4を除いてレジスト膜
PRによって、選択的にボロンをドーズ量5.0×10
14でイオン注入し、P+型のボディ領域14を形成した
後、レジスト膜PRを除去する。ボディ領域14はドレ
イン領域2とチャネル層4で形成される基板の電位安定
化のために形成される。
を示す。新たにレジスト膜PRでトレンチ9および隣接
したチャネル層4を除いてマスクし、選択的に砒素をド
ーズ量5.0×1015でイオン注入し、N+型のソース
領域15を形成した後、レジスト膜PRを除去する。こ
れによりドレイン領域2とソース領域15間のトレンチ
9側面がチャネル領域(図示せず)となる。
程を示す。BPSG(BoronPhosphorus
Silicate Glass)などを全面にCVD
法などにより堆積し、層間絶縁膜16を形成し、レジス
ト膜をマスクにして少なくともゲート電極13上に残る
ように部分的にエッチングする。続いてアルミニウムま
たはその合金をスパッタ装置で全面に付着して、ボディ
領域14とソース領域15にコンタクトしたソース電極
17を形成する。
イドウォール膜8を形成する工程を加えるだけで、新規
設備を導入することなく従来より微細な開口幅のトレン
チ9を形成することができる。具体的には従来1.0μ
mであったトレンチ開口寸法が約0.4μmとなり従来
のトレンチ開口部の半分以下となる。これにより従来の
実動作領域の面積でセル密度を約2倍に向上できる。従
ってパワーMOSFETの集積度を高め、より低オン抵
抗化が図られた高性能デバイスの提供が可能となる。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
を説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
説明する断面図である。
Claims (4)
- 【請求項1】 ドレイン領域となる一導電型の半導体基
板表面に逆導電型のチャネル層を形成する工程と、 前記半導体基板表面に第1の絶縁膜を形成し、トレンチ
開口部を形成する工程と、 前記第1の絶縁膜上に第2の絶縁膜を形成し、該第2の
絶縁膜を異方性エッチングして前記トレンチ開口部にサ
イドウォール膜を形成する工程と、 前記第1の絶縁膜および前記サイドウォール膜をマスク
として前記チャネル層を貫通するトレンチを形成する工
程と、 前記トレンチの内壁にゲート絶縁膜を形成する工程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 前記チャネル層表面で前記トレンチに隣接して一導電型
のソース領域を形成する工程とを具備することを特徴と
する絶縁ゲート型半導体装置の製造方法。 - 【請求項2】 前記トレンチの開口幅を前記トレンチ開
口部の開口幅の半分以下に形成することを特徴とする請
求項1に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項3】 前記第1の絶縁膜はCVD酸化膜または
熱酸化膜により形成されることを特徴とする請求項1に
記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項4】 前記第2の絶縁膜はCVD酸化膜により
形成されることを特徴とする請求項1に記載の絶縁ゲー
ト型半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000085537A JP2001274396A (ja) | 2000-03-27 | 2000-03-27 | 絶縁ゲート型半導体装置の製造方法 |
US09/817,118 US6429078B2 (en) | 2000-03-27 | 2001-03-27 | Method of manufacturing insulating-gate semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000085537A JP2001274396A (ja) | 2000-03-27 | 2000-03-27 | 絶縁ゲート型半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001274396A true JP2001274396A (ja) | 2001-10-05 |
Family
ID=18601863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000085537A Pending JP2001274396A (ja) | 2000-03-27 | 2000-03-27 | 絶縁ゲート型半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6429078B2 (ja) |
JP (1) | JP2001274396A (ja) |
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US8634861B2 (en) | 2004-12-22 | 2014-01-21 | Nokia Corporation | Apparatus and methods for providing enhanced contact list information for mobile stations including mobile telephones |
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JP2009224543A (ja) * | 2008-03-17 | 2009-10-01 | Sony Corp | 半導体装置の製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5972754A (en) * | 1998-06-10 | 1999-10-26 | Mosel Vitelic, Inc. | Method for fabricating MOSFET having increased effective gate length |
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2000
- 2000-03-27 JP JP2000085537A patent/JP2001274396A/ja active Pending
-
2001
- 2001-03-27 US US09/817,118 patent/US6429078B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US20010024851A1 (en) | 2001-09-27 |
US6429078B2 (en) | 2002-08-06 |
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