JP3754266B2 - 絶縁ゲート型半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 48
- 238000000034 method Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 30
- 239000012535 impurity Substances 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 81
- 239000010410 layer Substances 0.000 description 80
- 210000000746 body region Anatomy 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000005368 silicate glass Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 4
- 229910001416 lithium ion Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特に不純物濃度が均一なチャネル領域を有するトレンチ構造の絶縁ゲート型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。具体的には、チャネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチであったが、チャネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上した。さらにトレンチ構造の第２世代では、微細化によりセル密度は７２００万個／平方インチまで向上できた。
【０００４】
このようにセルをトレンチ構造にすることによりセル密度の向上を図り、低オン抵抗化はある程度実現されてきたが、トレンチ構造の場合、チャネル層もトレンチの深さにあわせて厚みを持たせる必要があり、イオン注入と熱拡散によりチャネル層を形成するためにチャネル層表面からトレンチ深さ方向にかけて不純物濃度にばらつきが生じ、さらに、トレンチを形成してその側壁に熱酸化膜を生成するために、トレンチ側面のチャネル領域では不純物濃度のばらつきがさらに大きくなる問題点があった。
【０００５】
図２８に従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
【０００６】
Ｎ+型のシリコン半導体基板２１の上にＮ-型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填された例えばポリシリコンなどよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ+型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ+型のボディ領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディ領域３４にコンタクトするソース電極３７を設ける。
【０００７】
図１９から図２８を参照して、従来のトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００８】
図１９では、Ｎ+型シリコン半導体基板２１にＮ-型のエピタキシャル層を積層してドレイン領域２２を形成する。表面に酸化膜２３を形成した後、予定のチャネル層２４の部分の酸化膜２３をエッチングする。この酸化膜２３をマスクとして全面にドーズ量１．０×１０12 〜 13ｃｍ-2、加速エネルギー３０ＫｅＶでボロンを注入した後、拡散してＰ型で厚み約１．５μｍのチャネル層２４を形成する。
【０００９】
図２０から図２３にトレンチを形成する工程を示す。
【００１０】
図２０では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
【００１１】
図２１ではレジスト膜によるマスクをトレンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化膜２５をドライエッチングして部分的に除去し、チャネル領域２４が露出したトレンチ開口部２６を間口約１．０μｍに形成する。
【００１２】
図２２では、ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達する約２．０μｍの深さのトレンチ２７を形成する。
【００１３】
図２３ではダミー酸化をしてトレンチ２７内壁とチャネル層２４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。
【００１４】
図２４では、ゲート酸化膜３１を形成する。すなわち、全面を熱酸化してゲート酸化膜３１を例えば厚み約７００Åに形成する。
【００１５】
図２５では、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層３２を付着し、リンを高濃度に注入・拡散して高導電率化を図り、ゲート電極３３を形成する。その後全面に付着したポリシリコン層３２をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【００１６】
図２６ではレジスト膜ＰＲによるマスクにより選択的にボロンをドーズ量５．０×１０14でイオン注入し、Ｐ+型のボディ領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１７】
図２７では、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をドーズ量５．０×１０15でイオン注入し、Ｎ+型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１８】
図２８では、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディ領域３４にコンタクトするソース電極３７を形成する。
【００１９】
【発明が解決しようとする課題】
かかる従来のＭＯＳＦＥＴではチャネル層２４を形成した後、トレンチ２７を形成し、トレンチ２７内壁を熱酸化してゲート酸化膜３１を形成していた。チャネル層２４はトレンチ２７深さにあわせて例えば約１．５μｍの厚みを持たせる必要があり、イオン注入でチャネル層２４を形成するため、チャネル層２４表面から深さ方向にかけて不純物濃度勾配を生じる。また、トレンチ２７形成後のダミー酸化およびゲート酸化膜３１を形成する際の熱酸化で、トレンチ２７に接するチャネル層２４では不純物のボロンがディプリートにより減少するため、トレンチ２７周辺では不純物濃度が低くなり、さらに大きなばらつきとなる。これにより、ＭＯＳＦＥＴのスレッショルド電圧が熱処理の影響を受けてトレンチ２７内壁に沿って不均一となる問題点を有していた。
【００２０】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、ドレイン領域となる一導電型の半導体基板と、前記半導体基板に設けたトレンチと、該トレンチの表面に設けたゲート絶縁膜と、前記トレンチ側面に沿って設けた逆導電型のチャネル層と、前記トレンチに埋め込まれた半導体材料からなるゲート電極と、前記トレンチに隣接して設けた一導電型のソース領域とを具備するもので、トレンチ側面でチャネル領域として使用したい部分に不純物濃度が均一なチャネル層を形成することができる。
【００２１】
また、一導電型の半導体基板にトレンチを形成する工程と、前記トレンチの内壁に前記ゲート酸化膜を形成する工程と、前記トレンチ側面に斜めにイオンを注入し、前記トレンチ側面に沿って不純物濃度が均一なチャネル層を形成する工程と、前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程とを具備するもので、ゲート酸化膜形成後に、チャネル層を形成するため、トレンチ周辺のチャネル層が熱酸化の影響を受けず、セルフアラインに不純物濃度が均一なチャネル層を形成することができる。
【００２２】
従って、セルフアラインに不純物濃度が均一なチャネル層を形成でき、それによりスレッショルド電圧が均一となる絶縁ゲート型半導体装置およびその製造方法を提供できる。
【００２３】
【発明の実施の形態】
本発明の第一の実施の形態を図１から図１０を参照して詳細に説明する。
【００２４】
ここでは、トレンチ型パワーＭＯＳＦＥＴの構造をＮチャネル型を例に図１０に示す。
【００２５】
図１０では、トレンチ型パワーＭＯＳＦＥＴはドレイン領域となる一導電型の半導体基板と、前記半導体基板に設けたトレンチと、該トレンチの表面に設けたゲート絶縁膜と、前記トレンチ側面に沿って設けた逆導電型のチャネル層と、前記トレンチに埋め込まれた半導体材料からなるゲート電極と、前記トレンチに隣接して設けた一導電型のソース領域で構成される。
【００２６】
半導体基板は、Ｎ+型のシリコン半導体基板１の上にＮ-型のエピタキシャル層からなるドレイン領域２からなり、トレンチ７は底部に厚い埋め込み酸化膜９を有し、ドレイン領域２まで到達している。ゲート酸化膜１０は、トレンチ７の他の内壁を被覆し、熱酸化により例えば、約７００Åの厚みに形成される。チャネル層１１は、埋め込み酸化膜９をマスクにしてトレンチ７側壁に沿ってＰ型のイオンを注入することにより、不純物濃度が均一に形成される。ゲート電極１３は、トレンチ７に埋設されたポリシリコンよりなる。ソース領域１５はトレンチ７に隣接したチャネル層１１にＮ+型のイオンを注入して形成される。ボディ領域１４は隣り合う２つのセルのソース領域１５間のチャネル層１１表面にＰ+型のイオンを注入して設ける。チャネル領域（図示せず）は、チャネル層１１のソース領域１５からトレンチ７に沿って伸び、層間絶縁膜１６は少なくともトレンチ７上に設けられ、ソース電極１７は、ソース領域１５およびボディ領域１４にコンタクトして、層間絶縁膜１６の上に設ける。
【００２７】
本発明の特徴とする点はチャネル層１１にある。チャネル層１１はトレンチ７側壁を被覆するゲート酸化膜１０を介して、斜めにイオン注入して形成されるので、チャネル層１１のゲート酸化膜１０に隣接した表面の不純物濃度はトレンチ７の深さ方向に従って均一にできる。このため、ＭＯＳＦＥＴのスレッショルド電圧はチャネル層１１全体に渡って均一にすることができる。
【００２８】
図１８に他のトレンチ型パワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
図１８では、トレンチ７底部に埋め込み酸化膜９を形成せず、トレンチ７内壁は薄いゲート酸化膜１０で覆われている。それ以外は図１０に示す第一の実施形態と同じ構造である。
【００２９】
次に図１から図１０を参照して本発明のトレンチ型パワーＭＯＳＦＥＴの第一の実施の形態による製造方法をＮチャネル型を例に説明する。
【００３０】
本発明の第一の方法によるトレンチ型パワーＭＯＳＦＥＴは一導電型の半導体基板にトレンチを形成する工程と、前記半導体基板上に厚い絶縁膜を設けて、前記トレンチを前記絶縁膜で埋設した後、前記絶縁膜をエッチングして前記トレンチ底部に前記絶縁膜をゲート絶縁膜より厚く残して埋め込み絶縁膜を形成する工程と、前記トレンチの内壁に前記ゲート絶縁膜を形成する工程と、前記トレンチ側面に斜めにイオンを注入し、前記トレンチ側面に沿って不純物濃度が均一なチャネル層を形成する工程と、前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程から構成される。
【００３１】
図１および図２は一導電型の半導体基板にトレンチ７を形成する工程を示す。
【００３２】
図１では、Ｎ+型シリコン半導体基板１にＮ-型のエピタキシャル層を積層してドレイン領域２を設ける。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を３０００Åの厚さに生成した後、レジスト膜によるマスクをかけてＣＶＤ酸化膜５をドライエッチングにより部分的に除去する。その後ドレイン領域２が露出したトレンチ開口部６を、例えば間口約１．０μｍに形成する。
【００３３】
続いて図２では、トレンチ開口部６よりＣＶＤ酸化膜５をマスクとしてシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、約２．０μｍの深さのトレンチ７を形成する。
【００３４】
図３および図４は、半導体基板上に厚い酸化膜を設けて、トレンチ７を酸化膜で埋設した後、酸化膜をエッチングしてトレンチ７底部に酸化膜をゲート酸化膜１０より厚く残して埋め込み酸化膜９を形成する工程を示す。
【００３５】
図３では、まず、全面をダミー酸化して形成したダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同時に除去してトレンチ７内のエッチングダメージを取り除いた後、全面に新たにＣＶＤ酸化膜８を形成する。この時のＣＶＤ酸化膜８の厚みはトレンチ７の開口寸法の少なくとも２分の１以上になるように堆積し、これによりトレンチ７の内部はＣＶＤ酸化膜８で完全に埋設する事になる。具体的には開口部の寸法が約１．０μｍのときＣＶＤ酸化膜８は５０００Å以上堆積させる。
【００３６】
図４ではトレンチ７の底部にＣＶＤ酸化膜８が１０００Å以上残るように、ドライエッチまたはウェットエッチによりＣＶＤ酸化膜８を除去する。具体的には本発明のトレンチ深さは２．０μｍなので１．８μｍのエッチングすると、半導体基板上のＣＶＤ酸化膜８が完全に除去され、トレンチ７の底部には、２０００Åの厚みの埋め込み酸化膜９が残ることになり、後にトレンチ７側面にチャネル層１１を形成する際のマスクとして使用される。
【００３７】
図５はトレンチ７の内壁にゲート酸化膜１０を形成する工程を示す。すなわち全面を１０００℃以上で熱酸化して、半導体基板表面と、トレンチ内壁に例えば、厚み約７００Åのゲート酸化膜１０を形成する。
【００３８】
図６では、本発明の特徴である、トレンチ７側面に斜めにイオンを注入し、トレンチ７側面に沿って不純物濃度が均一なチャネル層１１を形成する工程を示す。
【００３９】
全面にボロンを、トレンチ７側面に対して斜めになるように注入角を設定して注入する。このときの注入条件はドーズ量１．０×１０12 〜 13ｃｍ-2、加速エネルギー３０ＫｅＶとする。トレンチ７の底部には埋め込み酸化膜９が形成されているため、これがマスクとなり、ドレイン領域表面２からトレンチ７側壁に沿ってチャネル層１１が形成される。また、ダミー酸化およびゲート酸化膜１０形成後にチャネル層１１を形成するため、熱酸化の影響を受けず、チャネル層１１中のボロンのディプリートによる減少がなくなる。従って、この方法によると、トレンチ７側壁でチャネル領域として利用したい部分に集中して形成することができ、従来と同じ条件のイオン注入でも不純物濃度が均一なチャネル層１１を形成できる。
【００４０】
図７では、トレンチ７に埋設される半導体材料からなるゲート電極１３を形成する工程を示す。全面にノンドープのポリシリコン層１２を例えば約５０００Å（トレンチ開口寸法の２分の１）以上の厚みにＣＶＤ法で堆積し、リンを高濃度にドープした後、拡散させて高導電率化を図り、ポリシリコン層１２をエッチバックしてトレンチ７に埋設されたゲート電極１３を形成する。
【００４１】
図８はボディ領域１４を形成する工程を示す。トレンチ７の間のチャネル層１１を除いてレジスト膜ＰＲのマスクにより、選択的に、ボロンをドーズ量５．０×１０14でイオン注入し、Ｐ+型のボディ領域１４を形成し、その後レジスト膜ＰＲを除去する。ボディ領域１４はドレイン領域２とチャネル層１１で形成される基板の電位安定化のために形成される。
【００４２】
図９は、チャネル層１１表面でトレンチ７に隣接して一導電型のソース領域１５を形成する工程を示す。新たにレジスト膜ＰＲでトレンチ７および隣接したチャネル層１１を除いてマスクして、選択的に砒素をドーズ量５．０×１０15でイオン注入し、Ｎ+型のソース領域１５を形成し、その後、レジスト膜ＰＲを除去する。これによりドレイン領域２とソース領域１５の間のトレンチ７側面がチャネル領域（図示せず）となる。
【００４３】
図１０は、ソース電極１７を形成する工程を示す。例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣＶＤ法により堆積し、層間絶縁膜１６を形成し、レジスト膜をマスクにして少なくともゲート電極１３上に残るように部分的にエッチングする。続いて、アルミニウムまたはその合金をスパッタ装置で全面に堆積してボディ領域１４とソース領域１５にコンタクトしたソース電極１７を形成する。
【００４４】
本発明の第二の実施の形態による製造方法を図１１から図１８を参照してＮチャネル型を例に説明する。
【００４５】
本発明の第二の方法によるトレンチ型パワーＭＯＳＦＥＴは一導電型の半導体基板にトレンチを形成する工程と、前記トレンチの内壁に前記ゲート絶縁膜を形成する工程と、前記トレンチ側面に斜めにイオンを注入し、前記トレンチ側面に沿って不純物濃度が均一なチャネル層を形成する工程と、前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程から構成される。
【００４６】
図１１および図１２は一導電型の半導体基板にトレンチ７を形成する工程を示す。
【００４７】
図１１では、Ｎ+型シリコン半導体基板１にＮ-型のエピタキシャル層を積層してドレイン領域２を設ける。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を３０００Åの厚さに生成した後、レジスト膜によるマスクをかけてＣＶＤ酸化膜５をドライエッチングにより部分的に除去する。その後ドレイン領域２が露出したトレンチ開口部６を、例えば間口約１．０μｍに形成する。
【００４８】
続いて図１２では、トレンチ開口部６よりＣＶＤ酸化膜５をマスクとしてシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、約２．０μｍの深さのトレンチ７を形成する。
【００４９】
図１３はトレンチ７の内壁にゲート酸化膜１０を形成する工程を示す。全面をダミー酸化して形成したダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同時に除去してトレンチ７内のエッチングダメージを取り除いた後、全面を１０００℃以上で熱酸化して、半導体基板表面と、トレンチ７内壁に例えば、厚み約７００Åのゲート酸化膜１０を形成する。
【００５０】
図１４では、本発明の特徴である、トレンチ７側面に斜めにイオンを注入し、トレンチ７側面に沿って不純物濃度が均一なチャネル層１１を形成する工程を示す。全面にボロンを、トレンチ７側面に対して大きな角度をつけて斜めになるように注入角を設定して注入する。このときの注入条件はドーズ量１．０×１０12 〜 13ｃｍ-2、加速エネルギー３０ＫｅＶとする。注入角度が大きいので、トレンチ７自身による陰がマスクとなり、ドレイン領域２表面からトレンチ７側壁に沿ってチャネル層１１が形成される。また、ダミー酸化およびゲート酸化膜１０形成後にチャネル層１１を形成するため、熱酸化の影響を受けず、チャネル層１１中のボロンのディプリートによる減少がなくなる。従って、この方法によると、トレンチ７側面でチャネル領域として利用したい部分に集中して形成することができ、従来と同じ条件のイオン注入でも不純物濃度が均一なチャネル層１１を形成できる。
【００５１】
図１５では、トレンチ７に埋設される半導体材料からなるゲート電極１３を形成する工程を示す。全面にノンドープのポリシリコン層１２を例えば約５０００Å（トレンチ開口寸法の２分の１）以上の厚みにＣＶＤ法で付着し、リンを高濃度にドープした後、拡散させて高導電率化を図り、ポリシリコン層１２をエッチバックしてトレンチ７に埋設されたゲート電極１３を形成する。
【００５２】
図１６はボディ領域１４を形成する工程を示す。トレンチ７の間のチャネル層１１を除いてレジスト膜ＰＲのマスクにより、選択的に、ボロンをドーズ量５．０×１０14でイオン注入し、Ｐ+型のボディ領域１４を形成し、その後レジスト膜ＰＲを除去する。ボディ領域１４はドレイン領域２とチャネル層１１で形成される基板の電位安定化のために形成される。
【００５３】
図１７は、チャネル層１１表面でトレンチ７に隣接して一導電型のソース領域１５を形成する工程を示す。新たにレジスト膜ＰＲでトレンチ７および隣接したチャネル層１１を除いてマスクして、選択的に砒素をドーズ量５．０×１０15でイオン注入し、Ｎ+型のソース領域１５を形成し、その後、レジスト膜ＰＲを除去する。これによりドレイン領域２とソース領域１５の間のトレンチ７側面がチャネル領域（図示せず）となる。
【００５４】
図１８は、ソース電極１７を形成する工程を示す。例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣＶＤ法により堆積し、層間絶縁膜１６を形成し、レジスト膜をマスクにして少なくともゲート電極１３上に残るように部分的にエッチングする。続いて、アルミニウムまたはその合金をスパッタ装置で全面に堆積してボディ領域１４とソース領域１５にコンタクトしたソース電極１７を形成する。
【００５５】
【発明の効果】
本発明の構造に依れば、トレンチ７側面でチャネル領域として利用したい部分に形成することができるので、従来のようにトレンチ深さに応じた厚いチャネル層を形成する必要がなくなる。すなわち、チャネル層１１はトレンチ７側壁を被覆するゲート酸化膜１０を介して、斜めにイオン注入して形成されるので、チャネル層１１のゲート酸化膜１０に隣接した表面の不純物濃度はトレンチ７の深さ方向に従って均一とできる。このため、ＭＯＳＦＥＴのスレッショルド電圧はチャネル層１１全体に渡って均一とできる。また第一の方法の場合、副次的な効果としては、トレンチ７の底部に厚い埋め込み酸化膜９を形成するため、ゲート−ドレイン間の帰還容量が低減できる。このとき、チャネル層１１に接するトレンチ７側壁のゲート酸化膜１０は従来通り薄く形成されているので、埋め込み酸化膜９によるスレッショルド電圧への影響はなく、パワーＭＯＳＦＥＴのスイッチング速度の向上や、トランジスタの性能の向上にも寄与する。
【００５６】
また、本発明の製造方法に依れば、トレンチ７側面のチャネル層１１がダミー酸化およびゲート酸化膜１０形成時の熱酸化や、拡散のための熱処理の影響を受けないため、より不純物濃度が均一にできる。また、従来の設備で実施が可能な上、第一の製造方法に依れば、酸化膜のエッチバックによって形成したトレンチ７内部の埋め込み酸化膜９をマスクとすることで、チャネル層形成のためのレジスト工程が必要なくなり、セルフアラインでチャネル層１１を形成でき、また第二の製造方法に依れば、埋め込み酸化膜９がなくてもイオン注入の角度を大きくするだけでトレンチ７自身がマスクとなり、セルフアラインでチャネル層１１が形成できるので、工程数が削減し、コストダウンにもなる利点を有する。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１８】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２２】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２３】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２４】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２５】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２６】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２７】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２８】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特に不純物濃度が均一なチャネル領域を有するトレンチ構造の絶縁ゲート型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。具体的には、チャネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチであったが、チャネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上した。さらにトレンチ構造の第２世代では、微細化によりセル密度は７２００万個／平方インチまで向上できた。
【０００４】
このようにセルをトレンチ構造にすることによりセル密度の向上を図り、低オン抵抗化はある程度実現されてきたが、トレンチ構造の場合、チャネル層もトレンチの深さにあわせて厚みを持たせる必要があり、イオン注入と熱拡散によりチャネル層を形成するためにチャネル層表面からトレンチ深さ方向にかけて不純物濃度にばらつきが生じ、さらに、トレンチを形成してその側壁に熱酸化膜を生成するために、トレンチ側面のチャネル領域では不純物濃度のばらつきがさらに大きくなる問題点があった。
【０００５】
図２８に従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
【０００６】
Ｎ+型のシリコン半導体基板２１の上にＮ-型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填された例えばポリシリコンなどよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ+型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ+型のボディ領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディ領域３４にコンタクトするソース電極３７を設ける。
【０００７】
図１９から図２８を参照して、従来のトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００８】
図１９では、Ｎ+型シリコン半導体基板２１にＮ-型のエピタキシャル層を積層してドレイン領域２２を形成する。表面に酸化膜２３を形成した後、予定のチャネル層２４の部分の酸化膜２３をエッチングする。この酸化膜２３をマスクとして全面にドーズ量１．０×１０12 〜 13ｃｍ-2、加速エネルギー３０ＫｅＶでボロンを注入した後、拡散してＰ型で厚み約１．５μｍのチャネル層２４を形成する。
【０００９】
図２０から図２３にトレンチを形成する工程を示す。
【００１０】
図２０では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
【００１１】
図２１ではレジスト膜によるマスクをトレンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化膜２５をドライエッチングして部分的に除去し、チャネル領域２４が露出したトレンチ開口部２６を間口約１．０μｍに形成する。
【００１２】
図２２では、ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達する約２．０μｍの深さのトレンチ２７を形成する。
【００１３】
図２３ではダミー酸化をしてトレンチ２７内壁とチャネル層２４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。
【００１４】
図２４では、ゲート酸化膜３１を形成する。すなわち、全面を熱酸化してゲート酸化膜３１を例えば厚み約７００Åに形成する。
【００１５】
図２５では、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層３２を付着し、リンを高濃度に注入・拡散して高導電率化を図り、ゲート電極３３を形成する。その後全面に付着したポリシリコン層３２をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【００１６】
図２６ではレジスト膜ＰＲによるマスクにより選択的にボロンをドーズ量５．０×１０14でイオン注入し、Ｐ+型のボディ領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１７】
図２７では、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をドーズ量５．０×１０15でイオン注入し、Ｎ+型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１８】
図２８では、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディ領域３４にコンタクトするソース電極３７を形成する。
【００１９】
【発明が解決しようとする課題】
かかる従来のＭＯＳＦＥＴではチャネル層２４を形成した後、トレンチ２７を形成し、トレンチ２７内壁を熱酸化してゲート酸化膜３１を形成していた。チャネル層２４はトレンチ２７深さにあわせて例えば約１．５μｍの厚みを持たせる必要があり、イオン注入でチャネル層２４を形成するため、チャネル層２４表面から深さ方向にかけて不純物濃度勾配を生じる。また、トレンチ２７形成後のダミー酸化およびゲート酸化膜３１を形成する際の熱酸化で、トレンチ２７に接するチャネル層２４では不純物のボロンがディプリートにより減少するため、トレンチ２７周辺では不純物濃度が低くなり、さらに大きなばらつきとなる。これにより、ＭＯＳＦＥＴのスレッショルド電圧が熱処理の影響を受けてトレンチ２７内壁に沿って不均一となる問題点を有していた。
【００２０】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、ドレイン領域となる一導電型の半導体基板と、前記半導体基板に設けたトレンチと、該トレンチの表面に設けたゲート絶縁膜と、前記トレンチ側面に沿って設けた逆導電型のチャネル層と、前記トレンチに埋め込まれた半導体材料からなるゲート電極と、前記トレンチに隣接して設けた一導電型のソース領域とを具備するもので、トレンチ側面でチャネル領域として使用したい部分に不純物濃度が均一なチャネル層を形成することができる。
【００２１】
また、一導電型の半導体基板にトレンチを形成する工程と、前記トレンチの内壁に前記ゲート酸化膜を形成する工程と、前記トレンチ側面に斜めにイオンを注入し、前記トレンチ側面に沿って不純物濃度が均一なチャネル層を形成する工程と、前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程とを具備するもので、ゲート酸化膜形成後に、チャネル層を形成するため、トレンチ周辺のチャネル層が熱酸化の影響を受けず、セルフアラインに不純物濃度が均一なチャネル層を形成することができる。
【００２２】
従って、セルフアラインに不純物濃度が均一なチャネル層を形成でき、それによりスレッショルド電圧が均一となる絶縁ゲート型半導体装置およびその製造方法を提供できる。
【００２３】
【発明の実施の形態】
本発明の第一の実施の形態を図１から図１０を参照して詳細に説明する。
【００２４】
ここでは、トレンチ型パワーＭＯＳＦＥＴの構造をＮチャネル型を例に図１０に示す。
【００２５】
図１０では、トレンチ型パワーＭＯＳＦＥＴはドレイン領域となる一導電型の半導体基板と、前記半導体基板に設けたトレンチと、該トレンチの表面に設けたゲート絶縁膜と、前記トレンチ側面に沿って設けた逆導電型のチャネル層と、前記トレンチに埋め込まれた半導体材料からなるゲート電極と、前記トレンチに隣接して設けた一導電型のソース領域で構成される。
【００２６】
半導体基板は、Ｎ+型のシリコン半導体基板１の上にＮ-型のエピタキシャル層からなるドレイン領域２からなり、トレンチ７は底部に厚い埋め込み酸化膜９を有し、ドレイン領域２まで到達している。ゲート酸化膜１０は、トレンチ７の他の内壁を被覆し、熱酸化により例えば、約７００Åの厚みに形成される。チャネル層１１は、埋め込み酸化膜９をマスクにしてトレンチ７側壁に沿ってＰ型のイオンを注入することにより、不純物濃度が均一に形成される。ゲート電極１３は、トレンチ７に埋設されたポリシリコンよりなる。ソース領域１５はトレンチ７に隣接したチャネル層１１にＮ+型のイオンを注入して形成される。ボディ領域１４は隣り合う２つのセルのソース領域１５間のチャネル層１１表面にＰ+型のイオンを注入して設ける。チャネル領域（図示せず）は、チャネル層１１のソース領域１５からトレンチ７に沿って伸び、層間絶縁膜１６は少なくともトレンチ７上に設けられ、ソース電極１７は、ソース領域１５およびボディ領域１４にコンタクトして、層間絶縁膜１６の上に設ける。
【００２７】
本発明の特徴とする点はチャネル層１１にある。チャネル層１１はトレンチ７側壁を被覆するゲート酸化膜１０を介して、斜めにイオン注入して形成されるので、チャネル層１１のゲート酸化膜１０に隣接した表面の不純物濃度はトレンチ７の深さ方向に従って均一にできる。このため、ＭＯＳＦＥＴのスレッショルド電圧はチャネル層１１全体に渡って均一にすることができる。
【００２８】
図１８に他のトレンチ型パワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
図１８では、トレンチ７底部に埋め込み酸化膜９を形成せず、トレンチ７内壁は薄いゲート酸化膜１０で覆われている。それ以外は図１０に示す第一の実施形態と同じ構造である。
【００２９】
次に図１から図１０を参照して本発明のトレンチ型パワーＭＯＳＦＥＴの第一の実施の形態による製造方法をＮチャネル型を例に説明する。
【００３０】
本発明の第一の方法によるトレンチ型パワーＭＯＳＦＥＴは一導電型の半導体基板にトレンチを形成する工程と、前記半導体基板上に厚い絶縁膜を設けて、前記トレンチを前記絶縁膜で埋設した後、前記絶縁膜をエッチングして前記トレンチ底部に前記絶縁膜をゲート絶縁膜より厚く残して埋め込み絶縁膜を形成する工程と、前記トレンチの内壁に前記ゲート絶縁膜を形成する工程と、前記トレンチ側面に斜めにイオンを注入し、前記トレンチ側面に沿って不純物濃度が均一なチャネル層を形成する工程と、前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程から構成される。
【００３１】
図１および図２は一導電型の半導体基板にトレンチ７を形成する工程を示す。
【００３２】
図１では、Ｎ+型シリコン半導体基板１にＮ-型のエピタキシャル層を積層してドレイン領域２を設ける。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を３０００Åの厚さに生成した後、レジスト膜によるマスクをかけてＣＶＤ酸化膜５をドライエッチングにより部分的に除去する。その後ドレイン領域２が露出したトレンチ開口部６を、例えば間口約１．０μｍに形成する。
【００３３】
続いて図２では、トレンチ開口部６よりＣＶＤ酸化膜５をマスクとしてシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、約２．０μｍの深さのトレンチ７を形成する。
【００３４】
図３および図４は、半導体基板上に厚い酸化膜を設けて、トレンチ７を酸化膜で埋設した後、酸化膜をエッチングしてトレンチ７底部に酸化膜をゲート酸化膜１０より厚く残して埋め込み酸化膜９を形成する工程を示す。
【００３５】
図３では、まず、全面をダミー酸化して形成したダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同時に除去してトレンチ７内のエッチングダメージを取り除いた後、全面に新たにＣＶＤ酸化膜８を形成する。この時のＣＶＤ酸化膜８の厚みはトレンチ７の開口寸法の少なくとも２分の１以上になるように堆積し、これによりトレンチ７の内部はＣＶＤ酸化膜８で完全に埋設する事になる。具体的には開口部の寸法が約１．０μｍのときＣＶＤ酸化膜８は５０００Å以上堆積させる。
【００３６】
図４ではトレンチ７の底部にＣＶＤ酸化膜８が１０００Å以上残るように、ドライエッチまたはウェットエッチによりＣＶＤ酸化膜８を除去する。具体的には本発明のトレンチ深さは２．０μｍなので１．８μｍのエッチングすると、半導体基板上のＣＶＤ酸化膜８が完全に除去され、トレンチ７の底部には、２０００Åの厚みの埋め込み酸化膜９が残ることになり、後にトレンチ７側面にチャネル層１１を形成する際のマスクとして使用される。
【００３７】
図５はトレンチ７の内壁にゲート酸化膜１０を形成する工程を示す。すなわち全面を１０００℃以上で熱酸化して、半導体基板表面と、トレンチ内壁に例えば、厚み約７００Åのゲート酸化膜１０を形成する。
【００３８】
図６では、本発明の特徴である、トレンチ７側面に斜めにイオンを注入し、トレンチ７側面に沿って不純物濃度が均一なチャネル層１１を形成する工程を示す。
【００３９】
全面にボロンを、トレンチ７側面に対して斜めになるように注入角を設定して注入する。このときの注入条件はドーズ量１．０×１０12 〜 13ｃｍ-2、加速エネルギー３０ＫｅＶとする。トレンチ７の底部には埋め込み酸化膜９が形成されているため、これがマスクとなり、ドレイン領域表面２からトレンチ７側壁に沿ってチャネル層１１が形成される。また、ダミー酸化およびゲート酸化膜１０形成後にチャネル層１１を形成するため、熱酸化の影響を受けず、チャネル層１１中のボロンのディプリートによる減少がなくなる。従って、この方法によると、トレンチ７側壁でチャネル領域として利用したい部分に集中して形成することができ、従来と同じ条件のイオン注入でも不純物濃度が均一なチャネル層１１を形成できる。
【００４０】
図７では、トレンチ７に埋設される半導体材料からなるゲート電極１３を形成する工程を示す。全面にノンドープのポリシリコン層１２を例えば約５０００Å（トレンチ開口寸法の２分の１）以上の厚みにＣＶＤ法で堆積し、リンを高濃度にドープした後、拡散させて高導電率化を図り、ポリシリコン層１２をエッチバックしてトレンチ７に埋設されたゲート電極１３を形成する。
【００４１】
図８はボディ領域１４を形成する工程を示す。トレンチ７の間のチャネル層１１を除いてレジスト膜ＰＲのマスクにより、選択的に、ボロンをドーズ量５．０×１０14でイオン注入し、Ｐ+型のボディ領域１４を形成し、その後レジスト膜ＰＲを除去する。ボディ領域１４はドレイン領域２とチャネル層１１で形成される基板の電位安定化のために形成される。
【００４２】
図９は、チャネル層１１表面でトレンチ７に隣接して一導電型のソース領域１５を形成する工程を示す。新たにレジスト膜ＰＲでトレンチ７および隣接したチャネル層１１を除いてマスクして、選択的に砒素をドーズ量５．０×１０15でイオン注入し、Ｎ+型のソース領域１５を形成し、その後、レジスト膜ＰＲを除去する。これによりドレイン領域２とソース領域１５の間のトレンチ７側面がチャネル領域（図示せず）となる。
【００４３】
図１０は、ソース電極１７を形成する工程を示す。例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣＶＤ法により堆積し、層間絶縁膜１６を形成し、レジスト膜をマスクにして少なくともゲート電極１３上に残るように部分的にエッチングする。続いて、アルミニウムまたはその合金をスパッタ装置で全面に堆積してボディ領域１４とソース領域１５にコンタクトしたソース電極１７を形成する。
【００４４】
本発明の第二の実施の形態による製造方法を図１１から図１８を参照してＮチャネル型を例に説明する。
【００４５】
本発明の第二の方法によるトレンチ型パワーＭＯＳＦＥＴは一導電型の半導体基板にトレンチを形成する工程と、前記トレンチの内壁に前記ゲート絶縁膜を形成する工程と、前記トレンチ側面に斜めにイオンを注入し、前記トレンチ側面に沿って不純物濃度が均一なチャネル層を形成する工程と、前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程から構成される。
【００４６】
図１１および図１２は一導電型の半導体基板にトレンチ７を形成する工程を示す。
【００４７】
図１１では、Ｎ+型シリコン半導体基板１にＮ-型のエピタキシャル層を積層してドレイン領域２を設ける。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を３０００Åの厚さに生成した後、レジスト膜によるマスクをかけてＣＶＤ酸化膜５をドライエッチングにより部分的に除去する。その後ドレイン領域２が露出したトレンチ開口部６を、例えば間口約１．０μｍに形成する。
【００４８】
続いて図１２では、トレンチ開口部６よりＣＶＤ酸化膜５をマスクとしてシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、約２．０μｍの深さのトレンチ７を形成する。
【００４９】
図１３はトレンチ７の内壁にゲート酸化膜１０を形成する工程を示す。全面をダミー酸化して形成したダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同時に除去してトレンチ７内のエッチングダメージを取り除いた後、全面を１０００℃以上で熱酸化して、半導体基板表面と、トレンチ７内壁に例えば、厚み約７００Åのゲート酸化膜１０を形成する。
【００５０】
図１４では、本発明の特徴である、トレンチ７側面に斜めにイオンを注入し、トレンチ７側面に沿って不純物濃度が均一なチャネル層１１を形成する工程を示す。全面にボロンを、トレンチ７側面に対して大きな角度をつけて斜めになるように注入角を設定して注入する。このときの注入条件はドーズ量１．０×１０12 〜 13ｃｍ-2、加速エネルギー３０ＫｅＶとする。注入角度が大きいので、トレンチ７自身による陰がマスクとなり、ドレイン領域２表面からトレンチ７側壁に沿ってチャネル層１１が形成される。また、ダミー酸化およびゲート酸化膜１０形成後にチャネル層１１を形成するため、熱酸化の影響を受けず、チャネル層１１中のボロンのディプリートによる減少がなくなる。従って、この方法によると、トレンチ７側面でチャネル領域として利用したい部分に集中して形成することができ、従来と同じ条件のイオン注入でも不純物濃度が均一なチャネル層１１を形成できる。
【００５１】
図１５では、トレンチ７に埋設される半導体材料からなるゲート電極１３を形成する工程を示す。全面にノンドープのポリシリコン層１２を例えば約５０００Å（トレンチ開口寸法の２分の１）以上の厚みにＣＶＤ法で付着し、リンを高濃度にドープした後、拡散させて高導電率化を図り、ポリシリコン層１２をエッチバックしてトレンチ７に埋設されたゲート電極１３を形成する。
【００５２】
図１６はボディ領域１４を形成する工程を示す。トレンチ７の間のチャネル層１１を除いてレジスト膜ＰＲのマスクにより、選択的に、ボロンをドーズ量５．０×１０14でイオン注入し、Ｐ+型のボディ領域１４を形成し、その後レジスト膜ＰＲを除去する。ボディ領域１４はドレイン領域２とチャネル層１１で形成される基板の電位安定化のために形成される。
【００５３】
図１７は、チャネル層１１表面でトレンチ７に隣接して一導電型のソース領域１５を形成する工程を示す。新たにレジスト膜ＰＲでトレンチ７および隣接したチャネル層１１を除いてマスクして、選択的に砒素をドーズ量５．０×１０15でイオン注入し、Ｎ+型のソース領域１５を形成し、その後、レジスト膜ＰＲを除去する。これによりドレイン領域２とソース領域１５の間のトレンチ７側面がチャネル領域（図示せず）となる。
【００５４】
図１８は、ソース電極１７を形成する工程を示す。例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣＶＤ法により堆積し、層間絶縁膜１６を形成し、レジスト膜をマスクにして少なくともゲート電極１３上に残るように部分的にエッチングする。続いて、アルミニウムまたはその合金をスパッタ装置で全面に堆積してボディ領域１４とソース領域１５にコンタクトしたソース電極１７を形成する。
【００５５】
【発明の効果】
本発明の構造に依れば、トレンチ７側面でチャネル領域として利用したい部分に形成することができるので、従来のようにトレンチ深さに応じた厚いチャネル層を形成する必要がなくなる。すなわち、チャネル層１１はトレンチ７側壁を被覆するゲート酸化膜１０を介して、斜めにイオン注入して形成されるので、チャネル層１１のゲート酸化膜１０に隣接した表面の不純物濃度はトレンチ７の深さ方向に従って均一とできる。このため、ＭＯＳＦＥＴのスレッショルド電圧はチャネル層１１全体に渡って均一とできる。また第一の方法の場合、副次的な効果としては、トレンチ７の底部に厚い埋め込み酸化膜９を形成するため、ゲート−ドレイン間の帰還容量が低減できる。このとき、チャネル層１１に接するトレンチ７側壁のゲート酸化膜１０は従来通り薄く形成されているので、埋め込み酸化膜９によるスレッショルド電圧への影響はなく、パワーＭＯＳＦＥＴのスイッチング速度の向上や、トランジスタの性能の向上にも寄与する。
【００５６】
また、本発明の製造方法に依れば、トレンチ７側面のチャネル層１１がダミー酸化およびゲート酸化膜１０形成時の熱酸化や、拡散のための熱処理の影響を受けないため、より不純物濃度が均一にできる。また、従来の設備で実施が可能な上、第一の製造方法に依れば、酸化膜のエッチバックによって形成したトレンチ７内部の埋め込み酸化膜９をマスクとすることで、チャネル層形成のためのレジスト工程が必要なくなり、セルフアラインでチャネル層１１を形成でき、また第二の製造方法に依れば、埋め込み酸化膜９がなくてもイオン注入の角度を大きくするだけでトレンチ７自身がマスクとなり、セルフアラインでチャネル層１１が形成できるので、工程数が削減し、コストダウンにもなる利点を有する。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１８】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２２】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２３】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２４】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２５】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２６】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２７】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２８】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
Claims (9)
- 一導電型の半導体基板にトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜形成後、前記トレンチの側面に対してイオンを斜めに注入し、隣り合う前記トレンチ間と前記トレンチ側面に沿った領域とでトレンチ深さ方向の深さが異なり、かつ前記ゲート絶縁膜近傍の前記トレンチ側面に沿って深さ方向の不純物濃度が均一なチャネル層を形成する工程と、
前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、
前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 - 一導電型の半導体基板にトレンチを形成する工程と、
前記半導体基板上に厚い絶縁膜を設けて、前記トレンチを前記絶縁膜で埋設した後、前記絶縁膜をエッチングして前記トレンチ底部に前記絶縁膜をゲート絶縁膜より厚く残して、埋め込み絶縁膜を形成する工程と、
前記トレンチの内壁に前記ゲート絶縁膜を形成する工程と、
前記トレンチの側面にイオンを注入し、前記トレンチ側面に沿って不純物濃度が均一なチャネル層を形成する工程と、
前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、
前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 - 前記イオンはトレンチ側面に対して斜めに注入されることを特徴とする請求項２に記載の絶縁ゲート型半導体装置の製造方法。
- 前記イオン注入時に前記埋め込み酸化膜を前記イオン注入のマスクとして用いることを特徴とする請求項２に記載の絶縁ゲート型半導体装置の製造方法。
- 前記チャネル層は、前記トレンチ側面および前記半導体基板全面にマスクなしでイオン注入することを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置の製造方法。
- 前記ゲート絶縁膜を形成後に、前記チャネル層を形成することを特徴とする請求項２に記載の絶縁ゲート型半導体装置の製造方法。
- 前記トレンチを埋設する前記絶縁膜はＣＶＤ酸化膜で形成されることを特徴とする請求項２に記載の絶縁ゲート型半導体装置の製造方法。
- 前記トレンチを埋設する前記絶縁膜は熱酸化膜で形成されることを特徴とする請求項２に記載の絶縁ゲート型半導体装置の製造方法。
- 前記ゲート電極はポリシリコンにより形成されることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000091051A JP3754266B2 (ja) | 2000-03-29 | 2000-03-29 | 絶縁ゲート型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000091051A JP3754266B2 (ja) | 2000-03-29 | 2000-03-29 | 絶縁ゲート型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284588A JP2001284588A (ja) | 2001-10-12 |
| JP3754266B2 true JP3754266B2 (ja) | 2006-03-08 |
Family
ID=18606566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000091051A Expired - Fee Related JP3754266B2 (ja) | 2000-03-29 | 2000-03-29 | 絶縁ゲート型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3754266B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136335B2 (en) | 2011-04-12 | 2015-09-15 | Denso Corporation | Semiconductor device having a trench gate structure and manufacturing method of the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4059510B2 (ja) * | 2004-10-22 | 2008-03-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP4440188B2 (ja) * | 2005-01-19 | 2010-03-24 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP2009272480A (ja) | 2008-05-08 | 2009-11-19 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP5483693B2 (ja) * | 2009-12-17 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| CN103367436B (zh) * | 2012-04-03 | 2017-08-08 | 朱江 | 一种沟槽肖特基mos半导体装置及其制造方法 |
| TW201404152A (zh) | 2012-05-11 | 2014-01-16 | Sony Corp | 攝像裝置及攝像方法、電子機器及程式 |
| WO2014061367A1 (ja) | 2012-10-18 | 2014-04-24 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP7417499B2 (ja) | 2020-09-14 | 2024-01-18 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
-
2000
- 2000-03-29 JP JP2000091051A patent/JP3754266B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136335B2 (en) | 2011-04-12 | 2015-09-15 | Denso Corporation | Semiconductor device having a trench gate structure and manufacturing method of the same |
| US9171906B2 (en) | 2011-04-12 | 2015-10-27 | Denso Corporation | Semiconductor device having a trench gate structure and manufacturing method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001284588A (ja) | 2001-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040130 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040422 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050823 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050912 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051026 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051213 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A072 | Dismissal of procedure |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |