JPH053300A - 半導体装置 - Google Patents
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- JPH053300A JPH053300A JP3283903A JP28390391A JPH053300A JP H053300 A JPH053300 A JP H053300A JP 3283903 A JP3283903 A JP 3283903A JP 28390391 A JP28390391 A JP 28390391A JP H053300 A JPH053300 A JP H053300A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 239000012535 impurity Substances 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000009792 diffusion process Methods 0.000 claims description 29
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 24
- 229910052698 phosphorus Inorganic materials 0.000 claims description 24
- 239000011574 phosphorus Substances 0.000 claims description 24
- 229910052785 arsenic Inorganic materials 0.000 claims description 23
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 8
- 238000003860 storage Methods 0.000 claims description 7
- 230000001747 exhibiting effect Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 239000011229 interlayer Substances 0.000 description 20
- 239000003990 capacitor Substances 0.000 description 19
- 238000005530 etching Methods 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000010438 heat treatment Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- 235000012239 silicon dioxide Nutrition 0.000 description 12
- 239000000377 silicon dioxide Substances 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 239000005368 silicate glass Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 コンタクトホールの直下に形成された不純物
層と半導体基板との接合部やｐ−ｎ接合部での電界の集
中を防ぐ半導体装置を提供すること。 【構成】 ｐ（ｎ）型の半導体基板１上に絶縁層２を形
成し、その絶縁層２の所定位置にコンタクトホールＣを
形成する。このコンタクトホールＣに対向する半導体基
板１には半導体基板１とは異なる導電性の不純物領域を
コンタクトホールＣ側からｎ+ （ｐ+ ） 層７、ｎ
- （ｐ- ）層８の順に２重に設ける。
層と半導体基板との接合部やｐ−ｎ接合部での電界の集
中を防ぐ半導体装置を提供すること。 【構成】 ｐ（ｎ）型の半導体基板１上に絶縁層２を形
成し、その絶縁層２の所定位置にコンタクトホールＣを
形成する。このコンタクトホールＣに対向する半導体基
板１には半導体基板１とは異なる導電性の不純物領域を
コンタクトホールＣ側からｎ+ （ｐ+ ） 層７、ｎ
- （ｐ- ）層８の順に２重に設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にダイナミックＲＡＭを構成するＭＯＳトランジスタと
キャパシタセルとを持ったＭＯＳ型半導体記憶装置に適
用して有用な半導体装置に関する。
にダイナミックＲＡＭを構成するＭＯＳトランジスタと
キャパシタセルとを持ったＭＯＳ型半導体記憶装置に適
用して有用な半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳ型ダイナミックＲＡＭを構成する
ＭＯＳトランジスタ１個に対し、スタックトキャパシタ
セル（stacked capacitor cell）１個をもったＭＯＳ型
半導体記憶装置が知られている。
ＭＯＳトランジスタ１個に対し、スタックトキャパシタ
セル（stacked capacitor cell）１個をもったＭＯＳ型
半導体記憶装置が知られている。
【０００３】例えば特開平０１−１１９０５４号公報に
は、シリコン基板を複数の領域に素子分離し、その各領
域にＭＯＳトランジスタとスタックトキャパシタセルと
を含むメモリセルの形成されたＭＯＳ型半導体記憶装置
が記載されている。このＭＯＳ型半導体記憶装置の製造
においては、まず、あらかじめ素子分離された例えばＰ
型シリコン基板の主表面にゲート絶縁膜を介してゲート
電極を形成し、そのゲート電極をマスクとして例えばヒ
素のようなｎ型不純物をシリコン基板の所定領域（複
数）に上記ゲート絶縁膜を通して高濃度にイオン注入し
た後、熱処理により不純物を拡散し、電気的に活性化し
てＭＯＳトランジスタのソース、ドレインを形成する。
は、シリコン基板を複数の領域に素子分離し、その各領
域にＭＯＳトランジスタとスタックトキャパシタセルと
を含むメモリセルの形成されたＭＯＳ型半導体記憶装置
が記載されている。このＭＯＳ型半導体記憶装置の製造
においては、まず、あらかじめ素子分離された例えばＰ
型シリコン基板の主表面にゲート絶縁膜を介してゲート
電極を形成し、そのゲート電極をマスクとして例えばヒ
素のようなｎ型不純物をシリコン基板の所定領域（複
数）に上記ゲート絶縁膜を通して高濃度にイオン注入し
た後、熱処理により不純物を拡散し、電気的に活性化し
てＭＯＳトランジスタのソース、ドレインを形成する。
【０００４】次に、前記ゲート電極とゲート絶縁膜をカ
バーするように全面に層間絶縁膜を形成し、この層間絶
縁膜とゲート絶縁膜の所定部分をエッチング除去して、
コンタクトホールを形成する。次いで、例えばヒ素やリ
ンのようなｎ型不純物のドープされた多結晶シリコン膜
を、前記コンタクトホールを含み前記層間絶縁膜をカバ
ーするよう形成することにより、スタックドキャパシタ
セルの下部電極（電荷蓄積層）となる導電層が構成され
る。この場合、ドレーン領域を予め充分に大きく形成し
て、前記コンタクトホールにドレーン領域が露出するよ
うにするか、または多結晶シリコン膜にｎ型不純物をド
ープするとき、コンタクトホールの直下のシリコン基板
にｎ型不純物が拡散して形成される高不純物濃度の拡散
層がドレーン領域とオーバーラップするようにして、ド
レーン領域と下部電極層との電気的コンタクトが得られ
る。この下部電極の導電層の上に順次、誘電体膜、キャ
パシタセルの上部電極となる、例えばヒ素やリンのよう
なｎ型不純物のドープされた多結晶シリコン膜の導電層
を形成して、スタックドキャパシタが形成される。この
スタックドキャパシタと前記ＭＯＳトランジスタにより
ＭＯＳ型半導体のメモリセルが形成される。
バーするように全面に層間絶縁膜を形成し、この層間絶
縁膜とゲート絶縁膜の所定部分をエッチング除去して、
コンタクトホールを形成する。次いで、例えばヒ素やリ
ンのようなｎ型不純物のドープされた多結晶シリコン膜
を、前記コンタクトホールを含み前記層間絶縁膜をカバ
ーするよう形成することにより、スタックドキャパシタ
セルの下部電極（電荷蓄積層）となる導電層が構成され
る。この場合、ドレーン領域を予め充分に大きく形成し
て、前記コンタクトホールにドレーン領域が露出するよ
うにするか、または多結晶シリコン膜にｎ型不純物をド
ープするとき、コンタクトホールの直下のシリコン基板
にｎ型不純物が拡散して形成される高不純物濃度の拡散
層がドレーン領域とオーバーラップするようにして、ド
レーン領域と下部電極層との電気的コンタクトが得られ
る。この下部電極の導電層の上に順次、誘電体膜、キャ
パシタセルの上部電極となる、例えばヒ素やリンのよう
なｎ型不純物のドープされた多結晶シリコン膜の導電層
を形成して、スタックドキャパシタが形成される。この
スタックドキャパシタと前記ＭＯＳトランジスタにより
ＭＯＳ型半導体のメモリセルが形成される。
【０００５】
【発明が解決しようとする課題】このようにして形成さ
れたＭＯＳ型半導体記憶装置においては、コンタクトホ
ールの直下に形成された高不純物濃度の拡散層とシリコ
ン基板との接合部または、ｐ−ｎ接合部に電界が集中し
て、その間のリーク電流が増加する傾向がある。この結
果、従来のＭＯＳ型半導体記憶装置は、メモリセルのデ
ータ保持期間が短くなるため、データ読み出し時にメモ
リセルの電荷蓄積状態（charged state ）と電荷非蓄積
状態（discharged state) との判別が困難になり、読み
出しエラーが生じやすいという問題をもっている。
れたＭＯＳ型半導体記憶装置においては、コンタクトホ
ールの直下に形成された高不純物濃度の拡散層とシリコ
ン基板との接合部または、ｐ−ｎ接合部に電界が集中し
て、その間のリーク電流が増加する傾向がある。この結
果、従来のＭＯＳ型半導体記憶装置は、メモリセルのデ
ータ保持期間が短くなるため、データ読み出し時にメモ
リセルの電荷蓄積状態（charged state ）と電荷非蓄積
状態（discharged state) との判別が困難になり、読み
出しエラーが生じやすいという問題をもっている。
【０００６】本発明は上記課題を解決するためになされ
たもので、コンタクトホールの直下に形成された不純物
層と半導体基板との接合部ｐ−ｎ接合部での電界の集中
を防ぐ半導体装置を提供することを目的としている。
たもので、コンタクトホールの直下に形成された不純物
層と半導体基板との接合部ｐ−ｎ接合部での電界の集中
を防ぐ半導体装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、第１の導電性を有する半導体基板と、この
半導体基板上に形成され、所定位置に上記半導体基板に
達する孔を有する絶縁層と、この絶縁層の孔に対向する
上記半導体基板の位置に形成され、上記半導体基板の導
電性とは異なる第２の導電性を有するために必要な不純
物を含んでいる第１の不純物領域と、この第１の不純物
領域と連なりつつ上記第１の不純物領域よりも上記半導
体基板の内部に形成され、上記第１の不純物領域と同じ
導電性を有し、上記第１の不純物領域と同じ導電性を示
すために必要な不純物を上記第１の不純物領域よりも低
濃度に含んでいる第２の不純物領域とを備えた構成とし
た。
するために、第１の導電性を有する半導体基板と、この
半導体基板上に形成され、所定位置に上記半導体基板に
達する孔を有する絶縁層と、この絶縁層の孔に対向する
上記半導体基板の位置に形成され、上記半導体基板の導
電性とは異なる第２の導電性を有するために必要な不純
物を含んでいる第１の不純物領域と、この第１の不純物
領域と連なりつつ上記第１の不純物領域よりも上記半導
体基板の内部に形成され、上記第１の不純物領域と同じ
導電性を有し、上記第１の不純物領域と同じ導電性を示
すために必要な不純物を上記第１の不純物領域よりも低
濃度に含んでいる第２の不純物領域とを備えた構成とし
た。
【０００８】
【作用】本発明は、上記構成により、半導体基板のコン
タクトホールとの対向位置に、コンタクトホール側か
ら、高濃度の不純物層、低濃度の不純物層の順に多重拡
散層を設けることにより、接合部における電界の集中を
緩和している。
タクトホールとの対向位置に、コンタクトホール側か
ら、高濃度の不純物層、低濃度の不純物層の順に多重拡
散層を設けることにより、接合部における電界の集中を
緩和している。
【０００９】
【実施例】以下に本発明の一実施例を図面を参照して説
明する。図１〜図１１はＭＯＳ半導体記憶装置の製造の
各段階における断面図をしめす。
明する。図１〜図１１はＭＯＳ半導体記憶装置の製造の
各段階における断面図をしめす。
【００１０】図１は、Ｐ型のシリコン基板（半導体基
板）１の主表面に例えば二酸化シリコン膜のようなフィ
ールド酸化膜（図示せず）を形成して複数の素子部分に
分離した、その１つの素子部分を示すものである。シリ
コン基板はＰ型に代えて、Ｎ型の基板であってもよい。
板）１の主表面に例えば二酸化シリコン膜のようなフィ
ールド酸化膜（図示せず）を形成して複数の素子部分に
分離した、その１つの素子部分を示すものである。シリ
コン基板はＰ型に代えて、Ｎ型の基板であってもよい。
【００１１】このように素子分離を行った後、このフィ
ールド酸化膜により囲まれた活性領域の主表面に熱酸化
法により例えば膜厚１００Å〜３００Å程度の二酸化シ
リコン膜のような絶縁性材料によりゲート絶縁膜（絶縁
層）２を形成する。
ールド酸化膜により囲まれた活性領域の主表面に熱酸化
法により例えば膜厚１００Å〜３００Å程度の二酸化シ
リコン膜のような絶縁性材料によりゲート絶縁膜（絶縁
層）２を形成する。
【００１２】次に、図２に示すように例えばＣＶＤ法に
より全面に例えば膜厚が１５００〜５０００Å程度の多
結晶シリコン膜を形成し、この多結晶シリコン膜にリン
やヒ素やホウ素のような不純物をイオン注入法や気相拡
散法により例えば１０19〜１０21／cm3 程度の濃度にド
ープして低抵抗化した後、図３に示すようにこの多結晶
シリコン膜をエッチングによりパターニングしてＭＯＳ
トランジスタのゲート電極１２を形成する。なお、この
ゲート電極１２は例えばポリサイド膜（不純物がドープ
された多結晶シリコン膜上に高融点金属シリサイド膜を
重ねた複合膜）により形成することも可能であり、この
場合には上述の不純物がドープされた多結晶シリコン膜
上にスパッタ法やＣＶＤ法により例えばタングステンシ
リサイド膜のような高融点金属シリサイド膜を形成した
後にこれらの高融点金属シリサイド膜及び多結晶シリコ
ン膜をパターニングすることによりゲート電極１２を形
成する。
より全面に例えば膜厚が１５００〜５０００Å程度の多
結晶シリコン膜を形成し、この多結晶シリコン膜にリン
やヒ素やホウ素のような不純物をイオン注入法や気相拡
散法により例えば１０19〜１０21／cm3 程度の濃度にド
ープして低抵抗化した後、図３に示すようにこの多結晶
シリコン膜をエッチングによりパターニングしてＭＯＳ
トランジスタのゲート電極１２を形成する。なお、この
ゲート電極１２は例えばポリサイド膜（不純物がドープ
された多結晶シリコン膜上に高融点金属シリサイド膜を
重ねた複合膜）により形成することも可能であり、この
場合には上述の不純物がドープされた多結晶シリコン膜
上にスパッタ法やＣＶＤ法により例えばタングステンシ
リサイド膜のような高融点金属シリサイド膜を形成した
後にこれらの高融点金属シリサイド膜及び多結晶シリコ
ン膜をパターニングすることによりゲート電極１２を形
成する。
【００１３】次に図４に符号１５で示すように、ゲート
電極１２と、例えばホトリソグラフを形成されたイオン
注入マスクであるレジスト膜１３をマスクとしてシリコ
ン基板１中のＭＯＳトランジスタのソース ドレーンを
形成すべき互い隔離した領域に選択的に例えばヒ素のよ
うなｎ型不純物を高濃度にイオン注入し、その後、必要
に応じて注入不純物の拡散及び電気的活性化のための熱
処理を行うことにより、例えばｎ+ 型のソース領域３及
びドレイン領域４をこのゲート電極１２に対して自己整
合的に形成する。これらのソース領域３及びドレイン領
域４の表面濃度は例えば１０18〜１０21／cm3 程度であ
る。ゲート電極１２とこれらのソース領域３及びドレイ
ン領域４とにより、その間にｎチャンネルをもったトラ
ンスファーゲート（アクセストランジスタ）としてのｎ
チャンネルＭＯＳトランジスタが形成される。
電極１２と、例えばホトリソグラフを形成されたイオン
注入マスクであるレジスト膜１３をマスクとしてシリコ
ン基板１中のＭＯＳトランジスタのソース ドレーンを
形成すべき互い隔離した領域に選択的に例えばヒ素のよ
うなｎ型不純物を高濃度にイオン注入し、その後、必要
に応じて注入不純物の拡散及び電気的活性化のための熱
処理を行うことにより、例えばｎ+ 型のソース領域３及
びドレイン領域４をこのゲート電極１２に対して自己整
合的に形成する。これらのソース領域３及びドレイン領
域４の表面濃度は例えば１０18〜１０21／cm3 程度であ
る。ゲート電極１２とこれらのソース領域３及びドレイ
ン領域４とにより、その間にｎチャンネルをもったトラ
ンスファーゲート（アクセストランジスタ）としてのｎ
チャンネルＭＯＳトランジスタが形成される。
【００１４】次に、図５に示すように例えばＣＶＤ法に
より全面に層間絶縁膜５を形成する。この層間絶縁膜５
としては、例えば二酸化シリコン膜、リンシリケートガ
ラス膜、ホウ素リンシリケートガラス膜、ヒ素シリケー
トガラス膜などを用いることができる。
より全面に層間絶縁膜５を形成する。この層間絶縁膜５
としては、例えば二酸化シリコン膜、リンシリケートガ
ラス膜、ホウ素リンシリケートガラス膜、ヒ素シリケー
トガラス膜などを用いることができる。
【００１５】次に、図６に示すように層間絶縁膜５及び
ゲート酸化膜２の所定部分をエッチング除去して、シリ
コン基板１の前記ドレイン領域４に隣接する部分に達す
るコンタクトホールＣを形成する。この後、図７に符号
１６で示すようにコンタクトホールＣを通じてシリコン
基板１中にリン及びヒ素を順次イオン注入する。このよ
うにしてシリコン基板１中に形成されたイオン注入層を
符号１４で示す。ここで、これらのヒ素及びリンのドー
ズ量は、好適にはリンの不純物濃度がヒ素の不純物濃度
よりも１桁乃至２桁程度低くなるように選ばれる。具体
的には、ヒ素のドーズ量は例えば１０14〜１０16／cm2
程度であり、リンのドーズ量は例えば１０12〜１０14／
cm2 程度である。また、このイオン注入のエネルギーは
２０〜６０ＫｅＶ程度である。
ゲート酸化膜２の所定部分をエッチング除去して、シリ
コン基板１の前記ドレイン領域４に隣接する部分に達す
るコンタクトホールＣを形成する。この後、図７に符号
１６で示すようにコンタクトホールＣを通じてシリコン
基板１中にリン及びヒ素を順次イオン注入する。このよ
うにしてシリコン基板１中に形成されたイオン注入層を
符号１４で示す。ここで、これらのヒ素及びリンのドー
ズ量は、好適にはリンの不純物濃度がヒ素の不純物濃度
よりも１桁乃至２桁程度低くなるように選ばれる。具体
的には、ヒ素のドーズ量は例えば１０14〜１０16／cm2
程度であり、リンのドーズ量は例えば１０12〜１０14／
cm2 程度である。また、このイオン注入のエネルギーは
２０〜６０ＫｅＶ程度である。
【００１６】次に、図７に示すようにこれらの注入され
たヒ素及びリンの拡散及び電気的活性化のための熱処理
を行う。ここで、この熱処理の条件は、温度は例えば８
５０〜９５０℃程度、時間は例えば３０〜６０分程度で
ある。この場合、これらのヒ素及びリンの拡散係数には
差があり、リンの拡散係数はヒ素の拡散係数よりも大き
いことから、リンはシリコン基板１中をヒ素よりも速
く、従って深く拡散する。また、上述のようにリンのド
ーズ量はヒ素のドーズ量よりも低い。この結果、図８に
示すように、浅く且つ高不純物濃度、即ち、ｎ+ 型の拡
散層（第１の不純物領域）７と、深く且つ低不純物濃
度、即ち、ｎ- 型の拡散層（第２の不純物領域）８とか
らなる二重拡散層が形成される。尚、ドレーン領域に不
純物の二重拡散層を構成することについては特開昭６３
ー００５７３号、特開平２ー１１７１７６号に開示され
ている。
たヒ素及びリンの拡散及び電気的活性化のための熱処理
を行う。ここで、この熱処理の条件は、温度は例えば８
５０〜９５０℃程度、時間は例えば３０〜６０分程度で
ある。この場合、これらのヒ素及びリンの拡散係数には
差があり、リンの拡散係数はヒ素の拡散係数よりも大き
いことから、リンはシリコン基板１中をヒ素よりも速
く、従って深く拡散する。また、上述のようにリンのド
ーズ量はヒ素のドーズ量よりも低い。この結果、図８に
示すように、浅く且つ高不純物濃度、即ち、ｎ+ 型の拡
散層（第１の不純物領域）７と、深く且つ低不純物濃
度、即ち、ｎ- 型の拡散層（第２の不純物領域）８とか
らなる二重拡散層が形成される。尚、ドレーン領域に不
純物の二重拡散層を構成することについては特開昭６３
ー００５７３号、特開平２ー１１７１７６号に開示され
ている。
【００１７】なお、この二重拡散層は、例えばまずリン
をイオン注入した後に上記条件と同様な条件で熱処理を
行ってまず深く且つ低不純物濃度の拡散層８を形成し、
続いてヒ素をイオン注入した後に上記条件と同様な条件
で熱処理を行って浅く且つ高不純物濃度の拡散層７を形
成することによっても形成することができる。また、ソ
ース領域３及びドレイン領域４を形成するための不純物
の拡散及び電気的活性化のための熱処理を、この二重拡
散層形成のためのヒ素及びリンの拡散及び電気活性化の
ための熱処理と兼用してもよい。
をイオン注入した後に上記条件と同様な条件で熱処理を
行ってまず深く且つ低不純物濃度の拡散層８を形成し、
続いてヒ素をイオン注入した後に上記条件と同様な条件
で熱処理を行って浅く且つ高不純物濃度の拡散層７を形
成することによっても形成することができる。また、ソ
ース領域３及びドレイン領域４を形成するための不純物
の拡散及び電気的活性化のための熱処理を、この二重拡
散層形成のためのヒ素及びリンの拡散及び電気活性化の
ための熱処理と兼用してもよい。
【００１８】次に、必要に応じて上記熱処理の際に上記
コンタクトホールＣの部分のシリコン基板１の表面の形
成された酸化膜を例えばフッ化水素系のエッチング液に
よりエッチング除去する。または、ＲＩＥ法（リアクテ
ィブイオンエッチング法）による異方性エッチングによ
り除去する。
コンタクトホールＣの部分のシリコン基板１の表面の形
成された酸化膜を例えばフッ化水素系のエッチング液に
よりエッチング除去する。または、ＲＩＥ法（リアクテ
ィブイオンエッチング法）による異方性エッチングによ
り除去する。
【００１９】次に、図９に示すように例えばＣＶＤ法に
より全面に例えば膜厚が５００〜３０００Å程度の多結
晶シリコン膜９を形成する。この多結晶シリコン膜９は
以下の工程によってスタックトキャパシタの下部電極と
なるものである。次に、この多結晶シリコン膜９にリン
やヒ素のような不純物を例えばドーズ量１０14〜１０16
／cm2 程度、エネルギー３０ＫｅＶ〜６０ＫｅＶの条件
でイオン注入する。次に、例えば窒素雰囲気中において
例えば８００〜９５０℃で３０〜６０分程度熱処理を行
うことにより、この多結晶シリコン膜９の全体に注入不
純物濃度は、例えば１０19〜１０21／cm3 程度となる。
なお、この多結晶シリコン膜への不純物ドーブは気相拡
散法により行うことも可能である。
より全面に例えば膜厚が５００〜３０００Å程度の多結
晶シリコン膜９を形成する。この多結晶シリコン膜９は
以下の工程によってスタックトキャパシタの下部電極と
なるものである。次に、この多結晶シリコン膜９にリン
やヒ素のような不純物を例えばドーズ量１０14〜１０16
／cm2 程度、エネルギー３０ＫｅＶ〜６０ＫｅＶの条件
でイオン注入する。次に、例えば窒素雰囲気中において
例えば８００〜９５０℃で３０〜６０分程度熱処理を行
うことにより、この多結晶シリコン膜９の全体に注入不
純物濃度は、例えば１０19〜１０21／cm3 程度となる。
なお、この多結晶シリコン膜への不純物ドーブは気相拡
散法により行うことも可能である。
【００２０】次に、図１０に示すようにこの熱処理の際
に多結晶シリコン膜９の表面に形成された酸化膜を例え
ばフッ化水素系のエッチング液によりエッチング除去し
た後、この多結晶シリコン膜９をエッチングによりパタ
ーニングしてスタックトキャパシタの下部電極（電荷蓄
積層）９を形成する。
に多結晶シリコン膜９の表面に形成された酸化膜を例え
ばフッ化水素系のエッチング液によりエッチング除去し
た後、この多結晶シリコン膜９をエッチングによりパタ
ーニングしてスタックトキャパシタの下部電極（電荷蓄
積層）９を形成する。
【００２１】次に、この下部電極９上に誘電体膜１０を
形成する。この誘電体膜１０としては、例えば、膜厚が
５〜２０Å程度の二酸化シリコン膜と、膜厚が５０〜１
００Å程度の窒化シリコン膜と、膜厚が５〜２０Å程度
の二酸化シリコン膜との三層膜（ＯＮＯ膜）を用いる。
この場合、下層の二酸化シリコン膜としては、下部電極
９を構成する多結晶シリコン膜を熱酸化することにより
形成された二酸化シリコン膜を用いる。また、窒化シリ
コン膜は例えばＣＶＤ法により形成する。更に、上層の
二酸化シリコン膜は、窒化シリコン膜を酸素雰囲気又は
水蒸気雰囲気中において例えば８００〜９５０℃で３０
〜６０分程度熱処理することにより形成する。
形成する。この誘電体膜１０としては、例えば、膜厚が
５〜２０Å程度の二酸化シリコン膜と、膜厚が５０〜１
００Å程度の窒化シリコン膜と、膜厚が５〜２０Å程度
の二酸化シリコン膜との三層膜（ＯＮＯ膜）を用いる。
この場合、下層の二酸化シリコン膜としては、下部電極
９を構成する多結晶シリコン膜を熱酸化することにより
形成された二酸化シリコン膜を用いる。また、窒化シリ
コン膜は例えばＣＶＤ法により形成する。更に、上層の
二酸化シリコン膜は、窒化シリコン膜を酸素雰囲気又は
水蒸気雰囲気中において例えば８００〜９５０℃で３０
〜６０分程度熱処理することにより形成する。
【００２２】次に、例えばＣＶＤ法により全面に例えば
膜厚が１０００〜３０００Å程度の多結晶シリコン膜を
形成し、この多結晶シリコン膜にリンやヒ素のような不
純物を例えばドーズ量１０14〜１０16／cm2 程度、エネ
ルギー３０ＫｅＶ〜６０ＫｅＶの条件でイオン注入した
後、例えば窒素雰囲気中において例えば８００〜９００
℃で３０〜６０分程度熱処理を行うことにより、この多
結晶シリコン膜の全体に注入不純物を拡散させる。この
場合の多結晶シリコン膜の不純物濃度は例えば１０20〜
１０21／cm3 程度である。なお、この多結晶シリコン膜
への不純物ドープは気相拡散法により行うことも可能で
ある。
膜厚が１０００〜３０００Å程度の多結晶シリコン膜を
形成し、この多結晶シリコン膜にリンやヒ素のような不
純物を例えばドーズ量１０14〜１０16／cm2 程度、エネ
ルギー３０ＫｅＶ〜６０ＫｅＶの条件でイオン注入した
後、例えば窒素雰囲気中において例えば８００〜９００
℃で３０〜６０分程度熱処理を行うことにより、この多
結晶シリコン膜の全体に注入不純物を拡散させる。この
場合の多結晶シリコン膜の不純物濃度は例えば１０20〜
１０21／cm3 程度である。なお、この多結晶シリコン膜
への不純物ドープは気相拡散法により行うことも可能で
ある。
【００２３】この後、この熱処理の際に多結晶シリコン
膜の表面に形成された酸化膜を例えばフッ化水素系のエ
ッチング液によりエッチング除去した後、この多結晶シ
リコン膜をエッチングによりパターニングしてスタック
トキャパシタの上部電極（セルプレート）１１を形成す
る。この上部電極１１と誘電体膜１０と下部電極９とに
よりスタックキャパシタが形成される。
膜の表面に形成された酸化膜を例えばフッ化水素系のエ
ッチング液によりエッチング除去した後、この多結晶シ
リコン膜をエッチングによりパターニングしてスタック
トキャパシタの上部電極（セルプレート）１１を形成す
る。この上部電極１１と誘電体膜１０と下部電極９とに
よりスタックキャパシタが形成される。
【００２４】この後、詳細な説明は省略するが公知の方
法で、例えばＣＶＤ法による層間絶縁膜の形成、コンタ
クトホールの形成、スパッタ法などによる例えば膜厚５
０００〜１００００Å程度のアルミニウム膜のような金
属膜の形成、この金属膜のパターニングによる制御線の
形成などを行った後、例えばプラズマＣＶＤ法により例
えば窒化シリコン膜のようなパッシベーション膜を形成
し、目的とするＭＯＳダイナミックＲＡＭを完成させ
る。
法で、例えばＣＶＤ法による層間絶縁膜の形成、コンタ
クトホールの形成、スパッタ法などによる例えば膜厚５
０００〜１００００Å程度のアルミニウム膜のような金
属膜の形成、この金属膜のパターニングによる制御線の
形成などを行った後、例えばプラズマＣＶＤ法により例
えば窒化シリコン膜のようなパッシベーション膜を形成
し、目的とするＭＯＳダイナミックＲＡＭを完成させ
る。
【００２５】以上のように、この実施例によれば、スタ
ックトキャパシタの下部電極９のシリコン基板１に対す
るコンタクト部に浅く且つ高不純物濃度の拡散層７と深
く且つ低不純物濃度の拡散層８とからなる二重拡散層を
形成しているので、この深く且つ低不純物濃度の拡散層
８によりこの二重拡散層とシリコン基板１との接合部の
電界を緩和することができ、従ってこの二重拡散層とシ
リコン基板１との間のリーク電流を低減することができ
る。これによって、メモリセルのデータ保持時間が長く
なることから、データ読み出し時に電荷蓄積状態と非電
荷蓄電状態との判別を確実に行うことができ、従ってデ
ータの読み出しエラーを防止することができる。
ックトキャパシタの下部電極９のシリコン基板１に対す
るコンタクト部に浅く且つ高不純物濃度の拡散層７と深
く且つ低不純物濃度の拡散層８とからなる二重拡散層を
形成しているので、この深く且つ低不純物濃度の拡散層
８によりこの二重拡散層とシリコン基板１との接合部の
電界を緩和することができ、従ってこの二重拡散層とシ
リコン基板１との間のリーク電流を低減することができ
る。これによって、メモリセルのデータ保持時間が長く
なることから、データ読み出し時に電荷蓄積状態と非電
荷蓄電状態との判別を確実に行うことができ、従ってデ
ータの読み出しエラーを防止することができる。
【００２６】次に、スタックトキャパシタの容量を更に
増加させるための実施例を図１１を参照して説明する。
増加させるための実施例を図１１を参照して説明する。
【００２７】図１１は本発明の一実施例によるＭＯＳダ
イナミックＲＡＭを示す。二重拡散層の形成までは上記
実施例と同様である。
イナミックＲＡＭを示す。二重拡散層の形成までは上記
実施例と同様である。
【００２８】図１１において層間絶縁膜５上には、表面
が平坦な第２の層間絶縁膜６が形成されている。この第
２の層間絶縁膜６としては、例えば、第１の層間絶縁膜
５に対して選択エッチング可能でしかもリフローを行わ
せることが可能なものが用いられる。具体的には、この
第２の層間絶縁膜６としては、例えば膜厚が１０００〜
５０００Å程度のリン又はホウ素がドープされた二酸化
シリコン（リンシリケートガラス膜、ホウ素シリケート
ガラス膜、ホウ素リンシリケートガラス膜）を用いるこ
とができる。ここで、リンがドープされた二酸化シリコ
ン膜中のリン濃度はＰ2 Ｏ5 濃度に換算して例えば５〜
１６重量％、ホウ素濃度はＢ2 Ｏ3 濃度に換算して例え
ば５〜１５重量％程度である。ここで、この第２の層間
絶縁膜６には、後述の下部電極９に対応する部分に、こ
の下部電極９よりも寸法が小さく、従って面積が小さい
開口６ａが形成されている。
が平坦な第２の層間絶縁膜６が形成されている。この第
２の層間絶縁膜６としては、例えば、第１の層間絶縁膜
５に対して選択エッチング可能でしかもリフローを行わ
せることが可能なものが用いられる。具体的には、この
第２の層間絶縁膜６としては、例えば膜厚が１０００〜
５０００Å程度のリン又はホウ素がドープされた二酸化
シリコン（リンシリケートガラス膜、ホウ素シリケート
ガラス膜、ホウ素リンシリケートガラス膜）を用いるこ
とができる。ここで、リンがドープされた二酸化シリコ
ン膜中のリン濃度はＰ2 Ｏ5 濃度に換算して例えば５〜
１６重量％、ホウ素濃度はＢ2 Ｏ3 濃度に換算して例え
ば５〜１５重量％程度である。ここで、この第２の層間
絶縁膜６には、後述の下部電極９に対応する部分に、こ
の下部電極９よりも寸法が小さく、従って面積が小さい
開口６ａが形成されている。
【００２９】スタックトキャパシタの下部電極（電荷蓄
積層）９は、例えばリンやヒ素のような不純物が１０19
〜１０21／cm3 程度の濃度にドープされた例えば膜厚が
５００〜３０００Å程度の多結晶シリコン膜により形成
される。ここで、この下部電極９は、ゲート酸化膜２及
び第１の層間絶縁膜５に形成されたコンタクトホールＣ
を通じてアクセストランジスタのドレイン領域４に接続
されている。また、この下部電極９は、第２の層間絶縁
膜６の開口６ａの内部における第１の層間絶縁膜５の表
面と、この開口６ａの側壁と、この開口６ａの周辺部の
第２の層間絶縁膜６の平坦な表面とに沿って形成されて
おり、その端部はこの第２の層間絶縁膜６上に延在して
いる。
積層）９は、例えばリンやヒ素のような不純物が１０19
〜１０21／cm3 程度の濃度にドープされた例えば膜厚が
５００〜３０００Å程度の多結晶シリコン膜により形成
される。ここで、この下部電極９は、ゲート酸化膜２及
び第１の層間絶縁膜５に形成されたコンタクトホールＣ
を通じてアクセストランジスタのドレイン領域４に接続
されている。また、この下部電極９は、第２の層間絶縁
膜６の開口６ａの内部における第１の層間絶縁膜５の表
面と、この開口６ａの側壁と、この開口６ａの周辺部の
第２の層間絶縁膜６の平坦な表面とに沿って形成されて
おり、その端部はこの第２の層間絶縁膜６上に延在して
いる。
【００３０】スタックトキャパシタの下部電極９の上層
には誘電体膜１０が形成されている。この誘電体膜１０
としては、例えば、膜厚が５〜２０Å程度の二酸化シリ
コン膜と、膜厚が４０〜１００Å程度の窒化シリコン膜
と、膜厚が５〜２０Å程度の二酸化シリコン膜との三層
膜（ＯＮＯ膜）を用いることができる。更に、誘電体膜
１０の上層にはスタックトキャパシタの上部電極（セル
プレート）１１が形成されている。この上部電極１１
は、例えばリンやヒ素のような不純物が１０20〜１０21
／cm3 程度の濃度にドープされた例えば膜厚が１０００
〜３０００Å程度の多結晶シリコン膜により形成され
る。そして、この上部電極１１と誘電体膜１０と下部電
極９とにより、スタックトキャパシタが形成されてい
る。
には誘電体膜１０が形成されている。この誘電体膜１０
としては、例えば、膜厚が５〜２０Å程度の二酸化シリ
コン膜と、膜厚が４０〜１００Å程度の窒化シリコン膜
と、膜厚が５〜２０Å程度の二酸化シリコン膜との三層
膜（ＯＮＯ膜）を用いることができる。更に、誘電体膜
１０の上層にはスタックトキャパシタの上部電極（セル
プレート）１１が形成されている。この上部電極１１
は、例えばリンやヒ素のような不純物が１０20〜１０21
／cm3 程度の濃度にドープされた例えば膜厚が１０００
〜３０００Å程度の多結晶シリコン膜により形成され
る。そして、この上部電極１１と誘電体膜１０と下部電
極９とにより、スタックトキャパシタが形成されてい
る。
【００３１】以上のようにこの実施例によれば、スタッ
クトキャパシタの下部電極９の端部が、表面が平坦な第
２の層間絶縁膜６上に延在しているので、この下部電極
７を形成するためのエッチングをＲＩＥ法により行って
もエッチングが残りが生じることがなく、従って、隣接
するメモリセルの下部電極９同士のショートを防止する
ことができる。
クトキャパシタの下部電極９の端部が、表面が平坦な第
２の層間絶縁膜６上に延在しているので、この下部電極
７を形成するためのエッチングをＲＩＥ法により行って
もエッチングが残りが生じることがなく、従って、隣接
するメモリセルの下部電極９同士のショートを防止する
ことができる。
【００３２】また、ＲＩＥ法による異方性エッチング後
に等方性エッチングを追加する必要がなくなるので、横
方向エッチングによる下部電極９の面積の減少を防止す
ることができる。更に、下部電極９の面積は、第２の層
間絶縁膜６の開口６ａの側壁の面積分だけ従来に比べて
増加するので、スタックトキャパシタの蓄積電荷量を増
加させることができ、これにより、ソフトエラーが発生
し難く、信頼性の高いＭＯＳダイナミックＲＡＭを実現
することができる。
に等方性エッチングを追加する必要がなくなるので、横
方向エッチングによる下部電極９の面積の減少を防止す
ることができる。更に、下部電極９の面積は、第２の層
間絶縁膜６の開口６ａの側壁の面積分だけ従来に比べて
増加するので、スタックトキャパシタの蓄積電荷量を増
加させることができ、これにより、ソフトエラーが発生
し難く、信頼性の高いＭＯＳダイナミックＲＡＭを実現
することができる。
【００３３】
【発明の効果】以上説明したように本発明によれば、半
導体基板のコンタクトホールの対向する位置に、コンタ
クトホール側から高濃度の不純物層、低濃度の不純物層
の順に多重の拡散層を設けたので、コンタクトホールの
直下に形成された不純物層と半導体基板との接合部やｐ
−ｎ接合部での電界の集中を防ぐことができる。
導体基板のコンタクトホールの対向する位置に、コンタ
クトホール側から高濃度の不純物層、低濃度の不純物層
の順に多重の拡散層を設けたので、コンタクトホールの
直下に形成された不純物層と半導体基板との接合部やｐ
−ｎ接合部での電界の集中を防ぐことができる。
【図１】本発明の第１の実施例を示す半導体装置の主要
部の構想を製造工程順に示す断面図である。
部の構想を製造工程順に示す断面図である。
【図２】本発明の第１の実施例を示す半導体装置の主要
部の構想を製造工程順に示す断面図である。
部の構想を製造工程順に示す断面図である。
【図３】本発明の第１の実施例を示す半導体装置の主要
部の構想を製造工程順に示す断面図である。
部の構想を製造工程順に示す断面図である。
【図４】本発明の第１の実施例を示す半導体装置の主要
部の構想を製造工程順に示す断面図である。
部の構想を製造工程順に示す断面図である。
【図５】本発明の第１の実施例を示す半導体装置の主要
部の構想を製造工程順に示す断面図である。
部の構想を製造工程順に示す断面図である。
【図６】本発明の第１の実施例を示す半導体装置の主要
部の構想を製造工程順に示す断面図である。
部の構想を製造工程順に示す断面図である。
【図７】本発明の第１の実施例を示す半導体装置の主要
部の構想を製造工程順に示す断面図である。
部の構想を製造工程順に示す断面図である。
【図８】本発明の第１の実施例を示す半導体装置の主要
部の構想を製造工程順に示す断面図である。
部の構想を製造工程順に示す断面図である。
【図９】本発明の第１の実施例を示す半導体装置の主要
部の構想を製造工程順に示す断面図である。
部の構想を製造工程順に示す断面図である。
【図１０】本発明の第１の実施例を示す半導体装置の主
要部の構想を製造工程順に示す断面図である。
要部の構想を製造工程順に示す断面図である。
【図１１】本発明の第２の実施例を示す半導体装置の主
要部の構造を示す断面図である。
要部の構造を示す断面図である。
１ 半導体基板
２ 絶縁層
７ 第１の不純物領域
８ 第２の不純物領域
Claims (11)
- 【請求項１】 第１の導電性を有する半導体基板と、こ
の半導体基板上に形成され、所定位置に上記半導体基板
に達する孔を有する絶縁層と、この絶縁層の孔に対向す
る上記半導体基板の位置に形成され、上記半導体基板の
導電性とは異なる第２の導電性を有するために必要な不
純物を含んでいる第１の不純物領域と、この第１の不純
物領域と連なりつつ上記第１の不純物領域よりも上記半
導体基板の内部に形成され、上記第１の不純物領域と同
じ導電性を有し、上記第１の不純物領域と同じ導電性を
示すために必要な不純物を上記第１の不純物領域よりも
低濃度に含んでいる第２の不純物領域と、を備えた半導
体装置。 - 【請求項２】 上記第１の不純物領域および第２の不純
物領域は拡散型の不純物領域を含むことを特徴とする請
求項第１項記載の半導体装置。 - 【請求項３】 上記第１の不純物領域が上記絶縁層の孔
のところで電気的に接続するための電極を更に有するこ
とを特徴とする請求項第１項記載の半導体装置。 - 【請求項４】 上記第１の不純物領域が上記電極を介し
て接続する電荷蓄積手段を更に有することを特徴とする
請求項第３項記載の半導体装置。 - 【請求項５】 上記第１の不純物領域はヒ素を主たる不
純物として含み、上記第２の不純物領域はリンを主たる
不純物として含むことを特徴とする請求項第１項記載の
半導体装置。 - 【請求項６】 上記電極を介して上記第１の不純物領域
の側から上記電荷蓄積手段への電荷の蓄積と消去を切替
えるための切り換え手段を更に有することを特徴とする
請求項第４項記載の半導体装置。 - 【請求項７】 上記切り換え手段は電界効果型トランジ
スタを含むことを特徴とする請求項第６項記載の半導体
装置。 - 【請求項８】 第１の導電性を有する半導体基板と、こ
の半導体基板上に形成され、所定位置に上記半導体基板
に達する孔を有する絶縁層と、この絶縁層の孔に対向す
る上記半導体基板の位置に形成され、上記半導体基板の
導電性とは異なる第２の導電性を有するために必要な不
純物を含んでいる第１の不純物領域と、この第１の不純
物領域と連なりつつ上記第１の不純物領域よりも上記半
導体基板の内部に形成され、上記第１の不純物領域と同
じ導電性を有し、上記第１の不純物領域と同じ導電性を
示すために必要な不純物を上記第１の不純物領域よりも
低濃度に含んでいる第２の不純物領域と、上記絶縁層の
孔に形成され、上記第１の不純物領域と電気的に接続す
る電極と、この電極を介して上記第１の不純物領域と接
触し、電荷を蓄積するための電荷蓄積手段と、この電荷
蓄積手段への電荷の蓄積と消去を上記電極を介して上記
第１の不純物領域側から切替えるための切り換え手段
と、を備えた半導体装置。 - 【請求項９】 上記第１の不純物領域および第２の不純
物領域は拡散型の不純物領域を含むことを特徴とする請
求項第８項記載の半導体装置。 - 【請求項１０】 上記第１の不純物領域はヒ素を主たる
不純物として含み、上記第２の不純物領域はリンを主た
る不純物として含むことを特徴とする請求項第８項記載
の半導体装置。 - 【請求項１１】 上記切り換え手段は電界効果型トラン
ジスタを含むことを特徴とする請求項第８項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283903A JPH053300A (ja) | 1990-10-05 | 1991-10-04 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26774790 | 1990-10-05 | ||
| JP2-267747 | 1990-10-05 | ||
| JP3283903A JPH053300A (ja) | 1990-10-05 | 1991-10-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053300A true JPH053300A (ja) | 1993-01-08 |
Family
ID=26548023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3283903A Withdrawn JPH053300A (ja) | 1990-10-05 | 1991-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053300A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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